JP7830697B2 - Ｇｐｕ駆動データローディングのためのフレームワークのための装置、方法、プログラム、およびデバイス - Google Patents

Description

関連出願の相互参照
本出願は、２０２２年１２月２０日に出願された米国特許出願第１８／０８５，３６７号の優先権の利益を主張し、その内容全体が参照により本明細書に組み込まれる。

本開示は、一般に、コンピューティングデバイスにおいてデータをロードするための１つまたは複数の技法を含むグラフィックス処理装置（ＧＰＵ）に関する。

コンピューティングデバイスは、多くの場合、表示用のグラフィックデータをレンダリングするために、またはＧＰＵによって提供される大規模な処理の並列性を利用する非グラフィック関連機能を行うために、中央処理装置（ＣＰＵ）と組み合わせてグラフィックス処理装置（ＧＰＵ）を利用する。そのようなコンピューティングデバイスは、例えば、コンピュータワークステーション、スマートフォンなどの携帯電話、組み込みシステム、パーソナルコンピュータ、タブレットコンピュータ、およびビデオゲームコンソールを含んでよい。ＧＰＵは、グラフィカル関連機能および非グラフィカル関連機能のための処理コマンドを実行するために共に動作する１つまたは複数の処理段階を含む処理パイプライン内で命令および／またはデータを処理する。ＣＰＵは、ＧＰＵに１つまたは複数の処理コマンドを発行することによってＧＰＵの動作を制御してよい。現代のＣＰＵは、典型的には、複数のアプリケーションを同時に実行することが可能であり、その各々は、実行中にＧＰＵを利用する必要があり得る。

ＧＰＵは、グラフィックレンダリングを改善することを最初に意図していたが、ＧＰＵの並列コンピューティングの性質は、様々な処理アプリケーションを加速するのに有益であることが分かっている。別個のタスクを並行して行う能力、ならびに最新のＧＰＵのモジュール式アーキテクチャは、あらゆるグラフィックの必要性または非グラフィックの必要性に対して解決策を設計することができる様々な方法が存在する可能性があることを意味する。これは、レンダリング以外の目的のためにＧＰＵをより順応性があるように、かつプログラム可能にすることによってＧＰＵ能力を向上させた。今日、ＧＰＵ並列コンピューティングは、広範囲の異なる用途に使用されている。

アーキテクチャ的には、ＣＰＵは、一度にいくつかのソフトウェアスレッドを処理することができるキャッシュメモリを有する１つまたは複数のコアで構成される。このことは、ＣＰＵは一連の動作を一度に迅速に実行することができるため、ＣＰＵを連続処理に適したものにする。対照的に、ＧＰＵは、数千のスレッドを同時に処理することが可能であり得る数百のコアを含んでよい。このことは、ＧＰＵが一度に数千の演算を処理することができるため、ＧＰＵを並列処理に適したものにする。ＧＰＵ内の数百のコアは低電力であり、算術などの単純な同時計算を実行するのにより適している。したがって、ＧＰＵ並列コンピューティングは、ＧＰＵが複雑な問題を数千または数百万の別々のタスクに分割し、ＣＰＵのように１つずつではなく一度にすべてを処理することを可能にする。このことはまた、より多くのコアを有し、より多くの計算能力を有し、従って計算における並列性の可能性がより高いため、ＧＰＵをＣＰＵよりも強力にする。

典型的には、ＧＰＵは、ＣＰＵが記憶装置からデータをロードし、データをデコードし、デコードされたデータを、ＧＰＵがその処理を行うためのビデオメモリに転送するのを待つ。しかしながら、レンダリングされるコンテンツの複雑さが高まり、ＣＰＵ性能の制約が増すにつれて、グラフィックス処理またはコンピュータ処理を改善する必要性が高まっている。

以下では、そのような態様の基本的な理解を提供するために、１つまたは複数の態様の簡略化された概要を提示する。この概要は、考えられるすべての態様の広範な概要ではなく、すべての態様の重要な要素を特定することも、いずれかの、またはすべての態様の範囲を描写することも意図されていない。その唯一の目的は、後に提示されるより詳細な説明の前置きとして、１つまたは複数の態様のいくつかの概念を簡略化された形態で提示することである。

本開示は、コンピューティングデバイスにおけるデータローディングの方法および装置に関する。本開示に記載される主題の一態様は、コンピューティングデバイスにおいてデータをロードする方法において実施される。方法は、ＧＰＵにおいて、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するステップを含む。方法はまた、ＧＰＵを介して、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリにロードするステップを含む。方法は、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによってデータチャンクを並列にデコードするステップをさらに含む。データチャンクの各々は、他のデータチャンクとは独立にデコードされる。

本開示に記載された主題の他のさらなる態様は、コンピューティングデバイスにおけるデータローディングのための装置において実施することができる。装置は、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するように構成されたグラフィックス処理装置（ＧＰＵ）を含む。ＧＰＵはまた、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリにロードするように構成される。ＧＰＵは、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって、データチャンクを並列にデコードするようにさらに構成される。データチャンクの各々は、他のデータチャンクとは独立にデコードされる。

本開示に記載される主題の他のさらなる態様は、少なくとも１つのプロセッサによって実行されるとき、プロセッサに、アプリケーションプログラムの実行に基づいて、ロードするデータをグラフィックス処理装置（ＧＰＵ）において特定することを行うようにさせる命令を記憶する非一時的コンピュータ可読記憶媒体において実施することができる。プロセッサはまた、ＧＰＵを介して、エンコードされた形の特定されたデータのデータチャンクの、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリへのローディングを行うように構成される。プロセッサは、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって、データチャンクを並列にデコードするようにさらに構成される。データチャンクの各々は、他のデータチャンクとは独立にデコードされる。

本開示に記載の主題のさらに他のさらなる態様は、デバイスにおいて実施することができる。デバイスは、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するように構成されたコントローラを含む。コントローラはまた、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリにロードするように構成される。コントローラは、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって、データチャンクを並列にデコードするようにさらに構成される。データチャンクの各々は、他のデータチャンクとは独立にデコードされる。

前述の目的および関連する目的を達成するために、１つまたは複数の態様は、以下で十分に説明され、特許請求の範囲で特に指摘される特徴を含む。以下の説明および添付の図面は、１つまたは複数の態様のある例示的な特徴を詳細に説明する。しかしながら、これらの特徴は、様々な態様の原理が採用され得る様々な方法のほんの一部を示すものであり、この説明は、すべてのそのような態様およびそれらの均等物を含むことを意図している。

本開示に記載される主題の１つまたは複数の態様の詳細は、添付の図面および以下の説明に記載される。しかしながら、添付の図面は、本開示のいくつかの典型的な態様のみを示しており、従って、その範囲を限定するものと見なされるべきではない。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。

本開示の１つまたは複数の技術による、データローディングシステムの一例を例示するブロック図である。 本開示の１つまたは複数の技術による、データローディングシステムの一例を例示するブロック図である。 複数のプロセッサが扱うデータローディングパイプラインの一例の図である。 ＧＰＵ駆動レンダリングパイプラインの一例の図である。 本開示の１つまたは複数の技術による、ＧＰＵが扱うデータローディングパイプラインの一例の図である。 本開示の１つまたは複数の技術による、コンピューティングデバイスにおけるデータローディングの一例の方法のフローチャートである。

様々な図面における同様の参照番号および符号は、同様の要素を示す。

以下の説明は、本開示の革新的な態様を説明する目的で、いくつかの例示的な態様を対象とする。しかしながら、当業者は、本明細書の教示が多数の異なる方法で適用され得ることを容易に認識するであろう。

関連システムは、複数のプロセッサを使用してデータをロードするためのフレームワークを有する。最初の問題として、データは、ランタイムプロセスで消費されるデータの任意のブロックであってよい。例えば、データは、ビデオデータ、メッシュデータ、テクスチャデータ、機械学習訓練データ、テキストデータなどであってもよい。言い換えれば、データは、並列処理から利益を得る可能性がある任意のタイプのデータであってもよい。関連するシステムでは、ＧＰＵは、記憶装置からデータをロードし、デコードされた、または解凍されたデータがＧＰＵ使用のためにビデオメモリに転送され得る前にＧＰＵが消費し得る形にデータをデコードするようにＣＰＵに要求してよい。しかしながら、このプロセスは、ＧＰＵとＣＰＵの交換に起因して、プロセスの速度を落とすＣＰＵのボトルネックを作り出す。さらに、モバイルデバイスではＣＰＵがかなりの量の処理電力を消費するため、モバイルデバイスではＣＰＵのボトルネックが悪化する。

関連するＧＰＵ駆動レンダリングパイプラインにおいて、ＧＰＵは、記憶装置からビデオデータをロードし、ビデオデータをデコードするようにＣＰＵに要求することによって、レンダリングに必要なデータを受信する。しかしながら、このプロセスは、ＧＰＵパイプラインをストールさせ、レンダリングの速度を落とす。グラフィックスをレンダリングするために使用されるデータローディングフレームワークを有する多くの関連システムが存在する。通常、圧縮されたデータはシステムメモリにロードされ、ＧＰＵに送信される前にＣＰＵによって解凍され、これによりロード時間が増加する。

一例として、第１の関連システムは、デコーディングの有無にかかわらずファイルをメモリにロードしてよい。他の例として、第２の関連システムでは、ビデオデータは、データをロードするための特別なＡＰＩを提供するＫｒａｋｅｎアルゴリズムによって圧縮されなければならない。しかしながら、ＫｒａｋｅｎアルゴリズムからＧＰＵ消耗可能コンテンツにビデオデータをデコードするために専用チップが使用されなければならない。さらに他の例として、第３の関連システムでは、非同期ローディングのみが利用可能であり、エンコーディング部分またはデコーディング部分は存在しない。第３の関連システムはまた、記憶装置をメモリにマッピングするための新しいＡＰＩを有してもよく、これはドライブおよびＯＳを変更する必要があり、モバイルデバイスでは実用的ではない。

他の第４の関連システムは、非同期入出力（Ｉ／Ｏ）アプリケーションプログラミングインターフェース（ＡＰＩ）を使用してデータをテクスチャにストリーミングし、記憶装置から直接バッファリングするための高速リソースローディングを含む場合がある。さらに他の第５の関連システムは、ＧＰＵとデータセンタ内の他のデバイスとの間でデータを転送してもよい。しかしながら、第４の関連システムおよび第５の関連システムは両方とも、複数のプラットフォーム上および複数のハードウェア上で動作することはできない。さらに、上述の関連システムは、一般に、１つの固定された解凍アルゴリズムを有する、または解凍アルゴリズムを全く持たない。これは、関連するフレームワークが、解凍アルゴリズムを異なるシナリオにカスタマイズすることによって、または異なるタイプのデータに対して異なるデコーディングを採用することによって帯域幅を低減することができないことを意味する。現実世界のアプリケーションでは、異なるシナリオがそれらの最良の適切な圧縮技術を有する場合がある。

本開示の態様は、デスクトップ、モバイル、コンソール、サーバなどで使用することができるクロスプラットフォームＧＰＵ駆動データローディングフレームワークを利用する。さらに、開示された技術を実施するために、新しいオペレーティングシステム（ＯＳ）、新しいアプリケーションプログラミングインターフェース（ＡＰＩ）、または新しいハードウェアを修正または使用する必要はない。フレームワークは、典型的にはＣＰＵによって行われるプロセスをＧＰＵ上で行われるようにオフロードして、ＣＰＵのボトルネックをバイパスすることによって消費電力を低減し、性能を向上させる。データはまた、ＧＰＵによって消費される準備が整うまで圧縮された形で保持されてもよく、これはまた、データを転送するときの帯域幅を低減し、電力消費をさらに低減する。

本開示の態様は、特定のアルゴリズムに焦点を合わせる必要がないように順応性のあるフレームワークを利用する。代わりに、ＧＰＵ駆動データローディングフレームワークは、異なるシナリオに従ってエンコーディングアルゴリズム／デコーディングアルゴリズムをカスタマイズする順応性を提供する。これにより、開発者は、カスタマイズされたデコーディングアルゴリズムを利用して、ゼロから開始するのではなく、ＷＡＲＰベースの並列構築ブロックを作成することが可能になる。ブロック内で動作する関連するＧＰＵプログラムとは異なり、圧縮アルゴリズムまたは解凍アルゴリズムのためのこれらのＷＡＲＰベースの構築ブロックは、それらのアルゴリズムがＧＰＵによって並列に使用され得るように連続圧縮または連続解凍を修正するためにＷＡＲＰ内で動作するために最適化される。

システム、装置、コンピュータプログラム製品、および方法の様々な態様が、添付の図面を参照して以下により十分に説明される。しかしながら、本開示は、多くの異なる形で具体化されてもよく、本開示を通して提示される特定の構造または特定の機能に限定されると解釈されるべきではない。むしろ、これらの態様は、本開示が徹底的かつ完全であり、本開示の範囲を当業者に完全に伝えるように提供される。本明細書の教示に基づいて、当業者は、本開示の範囲が、本開示の他の態様とは独立に実施されるか、または本開示の他の態様と組み合わせられるかにかかわらず、本明細書に開示されたシステム、装置、コンピュータプログラム製品、および方法の任意の態様を網羅することが意図されていることを理解するはずである。例えば、本明細書に記載の任意の数の態様を使用して、装置が実装されてよい、または方法が実施されてよい。さらに、本開示の範囲は、他の構造、機能を使用して実施される、あるいは本明細書に記載の本開示の様々な態様に加えて、またはそれ以外の他の構造、機能を使用して実施されるそのような装置または方法を網羅することが意図されている。本明細書に開示される任意の態様は、請求項の１つまたは複数の要素によって具体化され得る。

様々な態様が本明細書に記載されているが、これらの態様の多くの変形および置換が本開示の範囲内に含まれる。本開示の態様のいくつかの潜在的な利益および利点が言及されているが、本開示の範囲は、特定の利益、使用、または目的に限定されることを意図するものではない。むしろ、本開示の態様は、異なる無線技術、システム構成、ネットワーク、および伝送プロトコルに広く適用可能であることが意図されており、それらのいくつかは、図面および以下の説明において例として示されている。詳細な説明および図面は、限定ではなく本開示の単なる例示であり、本開示の範囲は、添付の特許請求の範囲およびその均等物によって定義される。

いくつかの態様が、様々な装置および方法を参照して提示される。これらの装置および方法は、以下の詳細な説明に記載され、様々なブロック、構成要素、回路、プロセス、アルゴリズムなど（まとめて「要素」と呼ばれる）によって添付の図面に例示される。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組み合わせを使用して実装されてもよい。そのような要素がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課される設計制約に依存する。

例として、要素、または要素の任意の部分、または要素の任意の組み合わせは、１つまたは複数のプロセッサ（処理回路と呼ばれる場合がある）を含む「処理システム」として実装されてよい。処理システム内の１つまたは複数のプロセッサは、ソフトウェアを実行してよい。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、またはその他と呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアコンポーネント、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行のスレッド、手順、機能などを意味すると広く解釈することができる。アプリケーションという用語は、ソフトウェアを指してよい。本明細書に記載されるように、１つまたは複数の技術は、１つまたは複数の機能を行うように構成されているアプリケーション、すなわちソフトウェアを指してよい。そのような例では、アプリケーションは、メモリ、例えば、プロセッサのオンチップメモリ、システムメモリ、または任意の他のメモリに記憶されてもよい。プロセッサなどの本明細書に記載のハードウェアは、アプリケーションを実行するように構成されてよい。例えば、アプリケーションは、ハードウェアによって実行されるとき、ハードウェアに本明細書に記載の１つまたは複数の技術を行うようにさせるコードを含むものとして記載されてよい。一例として、ハードウェアは、メモリからコードにアクセスし、メモリからアクセスされたコードを実行して、本明細書に記載の１つまたは複数の技術を行ってよい。いくつかの例では、構成要素は本開示において特定される。そのような例では、構成要素は、ハードウェア、ソフトウェア、またはそれらの組み合わせであってもよい。構成要素は、別個の構成要素または単一の構成要素のサブ構成要素であってもよい。

したがって、本明細書に記載の１つまたは複数の例では、記載の機能は、ハードウェア、ソフトウェア、またはそれらの任意の組み合わせで実装されてもよい。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶またはエンコードされてよい。コンピュータ可読媒体は、コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、光ディスク記憶装置、磁気ディスク記憶装置、他の磁気記憶装置、前述のタイプのコンピュータ可読媒体の組み合わせ、またはコンピュータによってアクセスされ得る命令もしくはデータ構造の形のコンピュータ実行可能コードを記憶するために使用され得る任意の他の媒体を含むことができる。

最初の問題として、本明細書で使用される「ＧＰＵ」という用語は、必ずしもグラフィックス処理にのみ使用される処理装置を意味するものではないことに留意されたい。逆に、本明細書で説明されるＧＰＵは並列処理アクセラレータである。ＣＰＵは通常、一連の連続処理に最適化されたいくつかのコアからなるが、ＧＰＵは典型的には、複数のタスクを同時に処理するように設計された数千のより小さく、より効率的なコンピューティングコアを含み得る大規模並列アーキテクチャを有する。これにより、ＧＰＵは、高性能コンピューティング、ディープラーニングおよび人工知能、分析および他の処理アプリケーションを加速することを含む、グラフィック以外の多くの目的に使用することが可能になる。

並列アーキテクチャはまた、ＧＰＵが多数の同時計算を行うため、ＧＰＵをディープラーニングおよびニューラルネットワークに理想的なものにし、それによって従来のＣＰＵ技術を使用してニューラルネットワークを訓練するのにかかる時間を数日から数時間に短縮する。本明細書で説明するように、各ＧＰＵは、任意の高度な処理タスクに使用されてよく、大規模並列処理から恩恵を受ける複雑なタスクに特に有用である。

本開示は、最小限のＣＰＵ関与でＧＰＵ駆動データをロードするためにフレームワークを利用することによるコンピューティングデバイスにおけるデータローディングのための技術を含む。本開示の態様は、典型的にはＣＰＵによって連続して行われるローダプロセスおよびデコーダプロセスを、ＧＰＵによって並列に行われるようにオフロードする。このフレームワークにより、ＧＰＵは、記憶装置からビデオメモリにデータを直接ロードし、ＧＰＵ上でそれらをデコードしてよい。加えて、データはＧＰＵによって消費されるまで圧縮された形で保持されるため、転送するための帯域幅が低減され、電力消費がさらに低減される。エンコーディングアルゴリズムおよびデコーディングアルゴリズムはまた、既存のオペレーティングシステム（ＯＳ）、ＡＰＩ、またはハードウェアを修正する必要なしにカスタマイズ可能であり得る。ＣＰＵがバイパスされるため、開示されるデータローディングフレームワークは、より少ない電力消費を必要とし、より速い処理を提供する。他の例の利益は、本開示を通して説明される。

本明細書で使用される場合、「コンテンツ」という用語の例は、「グラフィックコンテンツ」、「画像」を指してよく、その逆も同様である。これは、それらの用語が形容詞、名詞、または他の品詞として使用されているかどうかにかかわらず当てはまる。いくつかの例では、本明細書で使用される場合、「グラフィックコンテンツ」という用語は、グラフィックス処理パイプラインの１つまたは複数のプロセスによって生成されたコンテンツを指す場合がある。いくつかの例では、本明細書で使用される場合、「グラフィックコンテンツ」という用語は、グラフィックス処理を行うように構成された処理装置によって生成されたコンテンツを指す場合がある。いくつかの例では、本明細書で使用される場合、「グラフィックコンテンツ」という用語は、グラフィックス処理装置によって生成されたコンテンツを指す場合がある。

本明細書で使用される場合、「ディスプレイコンテンツ」という用語は、ディスプレイ処理を行うように構成された処理装置によって生成されたコンテンツを指してよい。いくつかの例では、本明細書で使用される場合、「ディスプレイコンテンツ」という用語は、ディスプレイ処理装置によって生成されたコンテンツを指してもよい。グラフィックコンテンツは、ディスプレイコンテンツになるように処理されてもよい。例えば、グラフィックス処理装置は、フレームなどのグラフィックコンテンツをバッファ（フレームバッファと呼ばれることがある）に出力してよい。ディスプレイ処理装置は、バッファから１つまたは複数のフレームなどのグラフィックコンテンツを読み取り、１つまたは複数のディスプレイ処理技術を行ってディスプレイコンテンツを生成してよい。例えば、ディスプレイ処理装置は、フレームを生成するために１つまたは複数のレンダリングされた層に対して合成を行うように構成されてもよい。他の例として、ディスプレイ処理装置は、２つ以上の層を一緒に単一のフレームに構成する、融合する、またはそれ以外の方法で結合するように構成されてもよい。ディスプレイ処理装置は、フレームに対してスケーリングを行う、例えばアップスケーリングまたはダウンスケーリングを行うように構成され得る。いくつかの例では、フレームは層を指す場合がある。他の例では、フレームは、フレームを形成するために既に一緒に融合された２つ以上の層を指す場合があり、すなわち、フレームは２つ以上の層を含み、２つ以上の層を含むフレームはその後に融合されてもよい。

関連するシステムは、ＣＰＵおよびＧＰＵの両方によって行われるプロセスを利用するコンピューティングデバイスにおいてデータをロードする。ＣＰＵは、最初に、ディスクまたは記憶装置からデータをロードし、デコードし、任意選択で、ロードされたデータをＧＰＵが消費し得る形に解凍し、次いで、デコードまたは解凍されたデータをＧＰＵメモリに送信する。しかしながら、モバイルデバイスでは、ＣＰＵはかなりの量の電力を消費し、ＣＰＵ処理のボトルネックのために速度が遅くなる可能性がある。ロードプロセス全体を最小限のＣＰＵ関与でＧＰＵによって直接行うことができる場合、処理パイプラインははるかに高速であり、必要な電力消費が少なくなる。

したがって、本開示の実施形態は、コンピューティングデバイスにおけるデータローディングの方法、およびコンピューティングデバイスにおけるデータローディングのためのフレームワークを実装するための装置を含む。視覚的表現のためにビデオデータをレンダリングすることが一例として使用されているが、本開示の態様は、コンピューティングデバイスによってランタイムプロセスで使用され、並列処理から利益を得ることができる任意のデータをロードィングするために適用することができることに留意されたい。このフレームワークにより、ＧＰＵは、記憶装置からビデオメモリにデータをロードし、最小限のＣＰＵの関与でデータをデコードしてよい。本明細書に記載の主題は、１つまたは複数の利益または利点を実現するために実施することができる。例えば、ＧＰＵへのロードディングおよびデコーディングなどの、ＣＰＵによって行われる従来の役割を移動させることによって、実施形態は、性能を最大化し、帯域幅を最小化し、電力消費を低減することを可能にする。加えて、実施形態は、既存のＯＳやＡＰＩ、ハードウェアを変更することなく実施されてよい。フレームワークはまた、フレームワークが異なるタイプのデータに対して異なるデコーディングを採用し得るように、一般的な圧縮アルゴリズムおよび解凍アルゴリズムを利用する。

図１Ａは、本開示の１つまたは複数の技術を実装するように構成されたデータローディングシステム１００の一例を示すブロック図である。データローディングシステム１００は、例示的な態様に従ってデータをロードするように構成されたＣＰＵ１２８、ＧＰＵ１２０、およびシステムメモリ１２４を含む。ＣＰＵ１２８は、ソフトウェアアプリケーション１１１、ＯＳ１１３、およびグラフィックスドライバ１１５を実行してよい。さらに、システムメモリ１２４は、プリミティブをレンダリングするためのコマンドストリーム、ならびにＧＰＵ１２０によって実行されるべき二次コマンドを記憶する間接バッファを含んでよい。ＧＰＵ１２０は、ディサイダ機能１２３、ローダ機能１２５、およびデコーダ機能１２７を含むＧＰＵ１２０と「オンボード」であり得るビデオメモリ１２１を含んでよい。図１Ｂに関連してより詳細に説明されるように、データローディングシステム１００の構成要素は、ビデオデバイス、メディアプレーヤ、セットトップボックス、携帯電話、およびいわゆるスマートフォンなどの無線ハンドセット、携帯情報端末（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、ゲーム機、ビデオ会議ユニット、タブレットコンピューティングデバイスなどを含むが、これらに限定されないデバイスの一部であってもよい。

ＣＰＵ１２８は、１つまたは複数のＧＰＵに結合されてもよい。ＧＰＵ１２０は、ディスプレイ上に提示するためのグラフィックスデータの生成および出力などのグラフィックス関連機能を行うと共に、ＧＰＵ１２０によって提供される処理の並列性を活用する非グラフィックス関連機能を行うように構成された処理装置を含んでよい。ＧＰＵ１２０は、グラフィクス処理能力に加えて、汎用処理能力を提供しうるので、ＧＰＵ１２０は、汎用ＧＰＵ（ＧＰ－ＧＰＵ）と呼ばれてもよい。ＣＰＵ１２８およびＧＰＵ１２０の例には、デジタル信号プロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルロジックアレイ（ＦＰＧＡ）、あるいは他の同等の集積回路またはディスクリート論理回路が含まれるが、これらに限定されない。いくつかの例では、ＧＰＵ１２０は、グラフィックスを処理するための、ならびに非グラフィックス関連アプリケーションを実行するための大規模な並列処理を提供するなど、特定の用途向けに設計されたマイクロプロセッサであってもよい。さらに、ＣＰＵ１２８およびＧＰＵ１２０は、別個の構成要素として示されているが、本開示の態様は、そのように限定されず、例えば、共通の集積回路（ＩＣ）において実装されてもよい。

ＣＰＵ１２８上で実行されるソフトウェアアプリケーション１１１は、グラフィックスデータをディスプレイ（図１Ａには示されていない）にレンダリングさせるようにＣＰＵ１２８に命令する１つまたは複数のグラフィックスレンダリング命令を含んでよい。いくつかの例では、グラフィックスレンダリング命令は、グラフィックスＡＰＩに準拠し得るソフトウェア命令を含んでもよい。グラフィックスレンダリング命令を処理するために、ＣＰＵ１２８は、（例えば、グラフィックスドライバ１１５を介して）ＧＰＵ１２０にグラフィックスデータのレンダリングの一部または全部を行うようにさせるために、ＧＰＵ１２０に対して１つまたは複数のグラフィックスレンダリングコマンドを発行してもよい。いくつかの例では、レンダリングされるグラフィックスデータは、例えば、点、線、三角形、四辺形、三角形ストリップなどのグラフィックスプリミティブのリストを含んでもよい。

ＧＰＵ１２０は、１つまたは複数のグラフィックスプリミティブをディスプレイへレンダリングするためのグラフィックス動作を行うように構成されてよい。したがって、ＣＰＵ１２８上で実行されるソフトウェアアプリケーションのうちの１つがグラフィックス処理を必要とするとき、ＣＰＵ１２８は、ディスプレイへのレンダリングのためにグラフィックスコマンドおよびグラフィックスデータをＧＰＵ１２０に提供してよい。グラフィックスデータは、例えば、描画コマンド、状態情報、プリミティブ情報、テクスチャ情報などを含む可能性がある。ＧＰＵ１２０は、場合によっては、ＣＰＵ１２８よりも複雑なグラフィックス関連動作のより効率的な処理を提供する高度に並列な構造で構築されてもよい。例えば、ＧＰＵ１２０は、複数の頂点またはピクセルに対して並列に動作するように構成された複数の処理要素を含んでもよい。

ＧＰＵ１２０は、ホストメモリまたはシステムメモリの代わりにローカル記憶装置（すなわち、ビデオメモリ１２１）を使用してデータをローカルに処理してもよい。これは、例えば、大量のバストラフィックに遭遇する可能性がある共有バスを介してＧＰＵ１２０がデータを読み書きする必要性を排除することによって、ＧＰＵ１２０が、より効率的なやり方で動作することを可能にする。ビデオメモリ１２１は、例えば、ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、および１つまたは複数のレジスタなどの、１つまたは複数の揮発性メモリまたは不揮発性メモリまたは記憶装置を含んでもよい。

ビデオメモリ１２１はまた、ディサイダ機能１２３、ローダ機能１２５、およびデコーダ機能１２７によって直接使用されてもよい。ディサイダ機能１２３は、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するように構成されてもよい。ローダ機能１２５は、ＧＰＵを介して、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置からＧＰＵに関連付けられたビデオメモリ（例えば、ビデオメモリ１２１）にロードするように構成され得る。デコーダ機能１２７は、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって、データチャンクを並列にデコードするように構成されてもよい。いくつかの態様では、上述した機能を行うプロセッサは、汎用プロセッサ（例えば、ＣＰＵ）であってもよい。

ＣＰＵ１２８および／またはＧＰＵ１２０は、レンダリングされた画像データをフレームバッファ１３８に記憶してよく、フレームバッファは、独立したメモリであってもよい、またはシステムメモリ１２４内に割り当てられてもよい。ディスプレイプロセッサは、フレームバッファ１３８からレンダリングされた画像データを取り出し、レンダリングされた画像データをディスプレイに表示してよい。

システムメモリ１２４は、デバイス内のメモリであってもよく、ＣＰＵ１２８およびＧＰＵ１２０の外部にあってもよく、すなわち、ＣＰＵ１２８に対してオフチップであり、ＧＰＵ１２０に対してオフチップであってもよい。システムメモリ１２４は、ＣＰＵ１２８およびＧＰＵ１２０によって実行されるアプリケーションを記憶してよい。さらに、システムメモリ１２４は、実行されるアプリケーションが動作するデータ、ならびにアプリケーションから生じるデータを記憶してよい。

システムメモリ１２４は、ＣＰＵ１２８による実行のためにアクセス可能なプログラムモジュール、命令、またはその両方、および／またはＣＰＵ１２８上で実行されるプログラムによる使用のためのデータを記憶してよい。例えば、システムメモリ１２４は、グラフィカルユーザインターフェース（ＧＵＩ）をディスプレイ上に提示するためにＣＰＵ１２８によって使用されるウィンドウマネージャアプリケーションを記憶してよい。さらに、システムメモリ１２４は、ユーザアプリケーションおよびアプリケーションに関連付けられたアプリケーション表面データを記憶してもよい。以下で詳細に説明されるように、システムメモリ１２４は、ＧＰＵ１２０のためのデバイスメモリとして作用し、ＧＰＵ１２０が動作すべきデータならびにＧＰＵ１２０によって行われる動作から生じるデータを記憶してよい。例えば、システムメモリ１２４は、テクスチャバッファ、深度バッファ、ステンシルバッファ、頂点バッファ、フレームバッファなどの任意の組み合わせを記憶してよい。

システムメモリ１２４の例には、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、または電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、あるいは命令またはデータ構造の形で所望のプログラムコードを搬送または記憶するために使用することができ、コンピュータまたはプロセッサによってアクセスすることができる任意の他の媒体が含まれるが、これらに限定されない。一例として、システムメモリ１２４は、デバイスから取り外され、他のデバイスに移動されてもよい。他の例として、システムメモリ１２４と実質的に同様の記憶装置デバイスがデバイスに挿入されてもよい。

図１Ｂは、本開示の１つまたは複数の技術を実装するように構成されたデータローディングシステム１００の一例を示す詳細なブロック図である。図１Ｂに示されるデータローディングシステム１００は、図１Ａのデータローディングシステムに対応し得ることに留意されたい。これに関して、図１Ｂのデータローディングシステム１００は、ＣＰＵ１２８、ＧＰＵ１２０、およびシステムメモリ１２４を含む。

さらに示されるように、データローディングシステム１００は、本開示の１つまたは複数の技術を行うように構成された１つまたは複数の構成要素を含み得るデバイス１０４を含む。示される例では、デバイス１０４は、ＧＰＵ１２０、コンテンツエンコーダ／デコーダ１３７、およびシステムメモリ１２４を含んでよい。いくつかの態様では、デバイス１０４は、いくつかの追加の構成要素、例えば、通信インターフェース１２６、トランシーバ１３２、受信器１３３、および送信器１３０、ならびに１つまたは複数のディスプレイ１３１を含んでよい。ディスプレイ１３１への言及は、１つまたは複数のディスプレイ１３１を指してもよい。例えば、ディスプレイ１３１は、単一のディスプレイまたは複数のディスプレイを含む場合がある。ディスプレイ１３１は、第１のディスプレイおよび第２のディスプレイを含んでもよい。さらなる例では、グラフィックス処理の結果はデバイスに表示されなくてもよく、例えば、ディスプレイ１３１は、そこに提示するためのフレームを受信しなくてもよい。代わりに、フレームやグラフィックスの処理結果は、他のデバイスに転送されてもよい。いくつかの態様では、これをハイブリッドレンダリングと呼ぶことができる。

ＧＰＵ１２０は、ビデオメモリ１２１を含む。ＧＰＵ１２０は、グラフィックス処理または非グラフィックス処理を行うように構成されてよい。ＧＰＵ１２０は、アプリケーションプログラムの実行に基づいて、ロードするデータを特定することと、エンコードされた形の特定されたデータのデータチャンクをデータ記憶ビデオから、ＧＰＵに関連付けられたビデオメモリ（例えば、ビデオメモリ１２１）にロードすることと、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによってデータチャンクを並列にデコードすることとを行うように構成されてよい。コンテンツエンコーダ／デコーダ１３７は、内部メモリ１３５を含み得る。いくつかの例では、デバイス１０４は、上述したように、１つまたは複数のディスプレイ１３１による提示の前にＧＰＵ１２０によって生成された１つまたは複数のフレームに対して１つまたは複数のディスプレイ処理技術を行うために、ＣＰＵ１２８などのディスプレイプロセッサを含んでもよい。ＣＰＵ１２８は、ディスプレイ処理を行うように構成されてもよい。１つまたは複数のディスプレイ１３１は、ＣＰＵ１２８によって処理されたフレームを表示、または提示するように構成され得る。いくつかの例では、１つまたは複数のディスプレイ１３１は、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、投射ディスプレイデバイス、拡張現実ディスプレイデバイス、仮想現実ディスプレイデバイス、ヘッドマウントディスプレイ、または任意の他の種類のディスプレイデバイスのうちの１つまたは複数を含み得る。

上述したようなシステムメモリ１２４のような、ＧＰＵ１２０およびコンテンツエンコーダ／デコーダ１３７の外部のメモリは、ＧＰＵ１２０およびコンテンツエンコーダ／デコーダ１３７にアクセス可能であり得る。例えば、ＧＰＵ１２０およびコンテンツエンコーダ／デコーダ１３７は、システムメモリ１２４などの外部メモリからの読み出しおよび／または外部メモリへの書き込みを行うように構成されてもよい。ＧＰＵ１２０およびコンテンツエンコーダ／デコーダ１３７は、バスを介してシステムメモリ１２４に通信可能に結合されてよい。いくつかの例において、ＧＰＵ１２０およびコンテンツエンコーダ／デコーダ１３７は、バスまたは異なる接続を介して互いに通信可能に結合されてもよい。

コンテンツエンコーダ／デコーダ１３７は、システムメモリ１２４および／または通信インターフェース１２６などの任意のソースからグラフィックコンテンツまたはデータを受信するように構成されてよい。システムメモリ１２４は、受信したエンコードされた、またはデコードされたグラフィックコンテンツまたはデータを記憶するように構成されてよい。コンテンツエンコーダ／デコーダ１３７は、例えば、システムメモリ１２４および／または通信インターフェース１２６から、エンコードされた画素データまたはエンコードされたデータの形のエンコードまたはデコードされたグラフィックコンテンツまたはデータを受信するように構成されてよい。コンテンツエンコーダ／デコーダ１３７は、任意のグラフィックコンテンツまたはデータをエンコードまたはデコードするように構成されてよい。

いくつかの例によれば、ビデオメモリ１２１またはシステムメモリ１２４は、非一時的コンピュータ可読記憶媒体であってもよい。「非一時的」という用語は、記憶媒体が搬送波または伝搬信号で具体化されていないことを示してよい。しかしながら、「非一時的」という用語は、ビデオメモリ１２１またはシステムメモリ１２４が移動不可能であること、またはその内容が静的であることを意味するように解釈されるべきではない。一例として、システムメモリ１２４は、デバイス１０４から取り外され、他のデバイスに移動されてもよい。他の例として、システムメモリ１２４は、デバイス１０４から取り外し可能でなくてもよい。

ＧＰＵ（または処理回路）は、本明細書に記載されたような例示的技術に従ってグラフィックス処理または非グラフィックス処理を行うように構成され得る。いくつかの例では、ＧＰＵ１２０は、デバイス１０４のマザーボードに統合されてもよい。いくつかの例では、ＧＰＵ１２０は、デバイス１０４のマザーボードのポートに設置されたグラフィックカード上に存在してもよい、またはデバイス１０４と相互に動作するように構成された周辺デバイスに組み込まれてもよい。ＧＰＵ１２０は、１つまたは複数のマイクロプロセッサ、ＧＰＵ、ＡＳＩＣ、ＦＰＧＡ、ＡＬＵ、ＤＳＰ、ディスクリート論理、ソフトウェア、ハードウェア、ファームウェア、他の等価な集積回路またはディスクリート論理回路、あるいはそれらの任意の組み合わせなどの１つまたは複数のプロセッサを含んでよい。これら技術が部分的にソフトウェアで実装されるのであれば、ＧＰＵ１２０は、ソフトウェアのための命令群を適切な非一時的コンピュータ可読記憶媒体に記憶し、これらの命令群を、本開示の技術を行うために１つまたは複数のプロセッサを用いてハードウェアで実行してよい。ハードウェア、ソフトウェア、ハードウェアとソフトウェアとの組み合わせなどを含む上記のいずれも、１つまたは複数のプロセッサであると見なされてよい。

いくつかの態様では、データローディングシステム１００は、通信インターフェース１２６を含むことができる。通信インターフェース１２６は、受信器１３３および送信器１３０を含んでもよい。受信器１３３は、デバイス１０４に関して本明細書に記載された任意の受信機能を行うように構成されてよい。さらに、受信器１３３は、他のデバイスから、例えば、目または頭の位置情報、レンダリングコマンド、または位置情報などの情報を受信するように構成されてよい。送信器１３０は、デバイス１０４に関して本明細書に記載された任意の送信機能を行うように構成されてよい。例えば、送信器１３０は、他のデバイスに情報を送信するように構成されてもよく、これはコンテンツに関する要求を含む可能性がある。受信器１３３および送信器１３０は、トランシーバ１３２に組み合わされてもよい。そのような例では、トランシーバ１３２は、デバイス１０４に関して本明細書で説明される任意の受信機能および／または送信機能を行うように構成されてよい。

再び図１Ｂを参照すると、特定の態様では、デバイス１０４は、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するようにプロセッサ（例えば、ＧＰＵ１２０）を制御するように構成された制御構成要素１９８を含んでよい。さらに、制御構成要素１９８はまた、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリ（例えば、１２１）にロードするようにプロセッサを制御するように構成することもできる。加えて、制御構成要素１９８は、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって、データチャンクを並列にデコードするようにプロセッサを制御するようにさらに構成することができる。

本明細書に記載されるように、例えばデバイス１０４のようなデバイスは、本明細書に記載された１つまたは複数の技術を行うように構成された任意のデバイス、装置、またはシステムを指す場合がある。例えば、デバイスは、サーバ、クライアントデバイス、コンピュータ（例えば、パーソナルコンピュータ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、コンピュータワークステーション、またはメインフレームコンピュータ、電話、スマートフォン、ビデオゲームプラットフォームまたはコンソール、ハンドヘルドデバイス（例えば、ポータブルビデオゲームデバイスまたは携帯情報端末（ＰＤＡ））、ウェアラブルコンピューティングデバイス、例えばスマートウォッチ、拡張現実デバイス、仮想現実デバイス、ディスプレイまたはディスプレイデバイス、テレビ、テレビセットトップボックス、ネットワークデバイス、デジタルメディアプレーヤ、ビデオストリーミングデバイス、コンテンツストリーミングデバイス、車載コンピュータ、あるいは本明細書に記載の１つまたは複数の技術を行うように構成された任意の他のデバイスであってもよい。本明細書のプロセスは、特定の構成要素、例えばＧＰＵによって行われるものとして説明されてよいが、さらなる実施形態では、記載されたプロセスを行うように構成された他の処理構成要素を使用して行うこともできる。

図２Ａは、複数のプロセッサが扱うデータローディングパイプラインの一例の図を例示する。具体的には、図２Ａは、データのライフサイクル中の複数のプロセッサの役割および複数のプロセッサ間の相互作用を示す。上述したように、データは、ランタイムプロセスにおいて消費されるデータの任意のブロックであってよい。図２Ａに示されるように、処理パイプライン２００ａは、少なくとも、ハードドライブ２０１と、ホストメモリ２０３と、ＣＰＵ２０５と、ビデオメモリ２０７と、ＧＰＵ２０９とを含む。

関連するシステムでは、ＣＰＵ２０５は、ディサイダ機能２１１、ローダ機能２１３、およびデコーダ機能２１５を行い、ＧＰＵ２０９は、消費機能２１７を行う。ディサイダ機能２１１は、どのデータをロードするかを決定するように構成される。ローダ機能２１３は、データを読み出してメモリにロードするように構成される。デコーダ機能２１５は、データをデコードするように構成される。消費機能２１７は、データを消費するように構成される。

処理パイプライン２００ａにおいて、ＧＰＵ２０９は、ハードドライブ２０１からのデータをロードするようにＣＰＵ２０５に要求する。データは、ＣＰＵ２０５によってデコードされ、ホストメモリ２０３に送られる。次いで、ＣＰＵ２０５およびビデオメモリ２０７は、ホストメモリ２０３からのデコードされたデータにアクセスしてよい。ＧＰＵがＣＰＵにデータをロードするように要求し、次いでＣＰＵがデータをデコードするのを待つプロセスは、ＧＰＵがデータを待っている間にボトルネックを作り出す。

図２Ｂは、複数のプロセッサが扱うＧＰＵ駆動レンダリングパイプラインの一例の図を例示する。具体的には、図２Ｂは、ビデオデータのライフサイクル中の複数のプロセッサの役割およびプロセッサの間の相互作用を示す。図２Ｂに示されるように、処理パイプライン２００ｂは、少なくとも、ハードドライブ２０１と、ホストメモリ２０３と、ＣＰＵ２０５と、ビデオメモリ２０７と、ＧＰＵ２０９とを含む。

ＧＰＵ駆動レンダリングパイプラインにおいて、ＧＰＵ２０９は、レンダリングに必要なデータを決定し、記憶装置からデータをロードし、データをデコードするようにＣＰＵ２０５に要求する。図２Ａに示される処理パイプライン２００ａとは対照的に、処理パイプライン２００ｂは、ディサイダ機能２１１の役割をＧＰＵ２０９に移動させる。これにより、ＧＰＵ２０９は、シーンおよび視野角に基づいて何をロードするかについて決定することが可能になる。その後、決定はＣＰＵ２０５に読み戻されて、ローダ機能２１３およびデコーダ機能２１５を行う。最後に、デコードされたデータは、消費機能２１９を行うためにＧＰＵに転送される。

一般に、ＧＰＵ２０９がＣＰＵ２０５にデータをロードするように要求する場合、ＣＰＵ２０５およびＧＰＵ２０９の両方が非同期的に動作し、毎回データをＣＰＵ２０５に読み戻さなければならないため、要求を処理すると１～３フレームのレイテンシが生じる。

処理パイプライン２００ａおよび２００ｂにはいくつかの欠点がある。最初に、ＧＰＵ２０９は、ＣＰＵがデータをロードしデコードするのを待たなければならず、これにより、処理パイプラインの速度が遅くなる。第２に、ＣＰＵ２０５の性能電力比はＧＰＵ２０９よりも低いため、ＣＰＵ２０５にデコーディングを行うように要求することは、かなりの処理電力を消費する。加えてに、非統合メモリアーキテクチャ（ＮＵＭＡ）では、決定されたデータをホストメモリ２０３からビデオメモリ２０７に転送するための帯域幅も高く、これは消費電力を増加させる。

最後に、ＧＰＵ解凍アルゴリズムは、１つのタイプのデータに焦点を合わせる。例えば、メッシュ圧縮は、メッシュを圧縮し、次いで他のメッシュに解凍することしかできない。同様に、テクスチャ圧縮は、テクスチャデータのみに焦点を合わせることができる。異なるタイプのデータに適用可能な圧縮および解凍を行うことができるＧＰＵが必要とされている。

図３は、本開示の１つまたは複数の技術による、ＧＰＵが扱うデータローディングパイプラインの一例の図を例示する。具体的には、図３は、ＧＰＵ３０９が扱う処理パイプライン全体を示している。図２Ａからの処理パイプライン２００ａおよび図２Ｂからの処理パイプライン２００ｂとは対照的に、処理パイプライン３００は、すべてＧＰＵ３０９によって行われるローダ機能３１３、デコーダ機能３１５、ディサイダ機能３１７、および消費機能３１９を示す。

本開示の態様は、ローダ機能２１３およびデコーダ機能２１５をＣＰＵ２０５からＧＰＵ３０９へオフロードする。これにより、処理パイプライン全体が最小限のＣＰＵ関与でＧＰＵ３０９上で動作することが可能になる。したがって、ＧＰＵ３０９における使用のためにデータをロードするプロセス中にＧＰＵとＣＰＵとの間に交換が存在しない可能性がある。代わりに、ＧＰＵは、より効率的に並列にデータをデコードし、圧縮された形でデータを転送してよい。加えて、圧縮されたデータはＧＰＵメモリに直接読み込まれ、ＧＰＵ２０９は、データを非圧縮データにデコードして消費するため、ビデオメモリ３０７において処理が生じるため、ホストメモリ３０３に戻る必要はない。ＣＰＵボトルネックをバイパスすることは、ＣＰＵを伴う他の関連システムと比較して、より高い性能、より少ない電力消費、およびより少ない帯域幅使用をもたらす。

処理パイプライン３００の他の利益は、現在のＯＳ、ＡＰＩ、およびハードウェアを修正する必要がないことである。処理パイプライン３００に導入されるフレームワークは、主に３つの部分を含んでよい。第１に、ＯＳによって提供されるファイルマッピング機能は、ファイルの内容をメモリブロックにスワップするために使用される。ファイルマッピング機能を使用することは、ファイルがメモリ空間にマッピングされるため、メモリを割り当てる必要がないことを意味する。ファイルがメモリブロックにマッピングされた後、ＯＳはコンテンツを非同期的にロードしてよい。第２に、ＧＰＵ３０９がメモリブロックを介してファイルに間接的にアクセスできるように、ＡＰＩ拡張がメモリブロックをグラフィックスＡＰＩバッファに相関させるために使用されてもよい。これの利点は、バッファを作成する必要がないことである。代わりに、記憶装置上のデータは、グラフィックスＡＰＩバッファに結合してよい。第３に、エンコードされたデータをＧＰＵ消費可能データに変換するために一般的な解凍（例えば、アンジップ）がＧＰＵ３０９上で並列に行われ得るように、ＧＰＵデコーディングアルゴリズムを構築するための構築ブロックが提供される。これの利益は、特定のファイルタイプの特定のアルゴリズムに固執する必要なしに順応性のあるフレームワークを提供することである。

ＧＰＵ３０９は、マッピングされたホストメモリからのレンダリングのために最適化されていないため、マッピングされたホストメモリからのレンダリングは、ビデオメモリ３０７からの読み出しよりも遅くなる可能性がある。したがって、第３の部分（例えば、ＧＰＵデコーディングアルゴリズムを構築するための構築ブロック）は、マッピングされたホストメモリ３０３からビデオメモリ３０７へのコンテンツをデコードするために使用される。ここで、ＧＰ ＧＰＵ技術は、連続ＣＰＵデコーディングアルゴリズムを並列ＧＰＵアルゴリズムに変換するように構成される。例えば、プレフィックスサムスキャン、ソート、およびマッチングなどの構築ブロックが、並列ＧＰＵアルゴリズムに変換されてよい。データがビデオメモリ３０７にデコードされた後、ＧＰＵ２０９は、デコードされたデータを使用してよい。

既存のメモリアドレスまたはブロックからバッファを作成するために使用され得るツールの非限定的な例は、ヴァルカン（Ｖｕｌｋａｎ）拡張グループである。ヴァルカンは、モバイルおよびパーソナルコンピュータ／コンソールゲーム開発で使用されるグラフィックスＡＰＩである。ヴァルカン拡張は、様々なプラットフォームによってサポートされ、既存のメモリをヴァルカンバッファにマッピングしてよい。具体的には、ヴァルカン拡張を使用するこの非限定的な例では、また第２の部分（例えば、メモリブロックをグラフィックスＡＰＩバッファに相関させること）に関して、ヴァルカン拡張（例えば、ＶＫ＿ＫＨＲ＿ｅｘｔｅｒｎａｌ＿ｍｅｍｏｒｙ）を使用して、メモリブロックをヴァルカンバッファに関連付けてよい。これにより、ＧＰＵは、ヴァルカンバッファを介して間接的にファイルにアクセスすることが可能になる。ウィンドウズ（Ｗｉｎｄｏｗｓ）では、メモリホスト（例えば、ＶＫ＿ＥＸＴ＿ｅｘｔｅｒｎａｌ＿ｍｅｍｏｒｙ＿ｈｏｓｔ）と呼ばれる第２のヴァルカン拡張を使用して、既存のメモリアドレスからバッファを作成してよい。リナックス（Ｌｉｎｕｘ）およびアンドロイド（Ａｎｄｒｏｉｄ）では、Ｍｅｍｏｒｙ ＦＤ（例えば、ＶＫ＿ＫＨＲ＿ｅｘｔｅｒｎａｌ＿ｍｅｍｏｒｙ＿ｆｄ）と呼ばれる他のヴァルカン拡張がファイルデスクリプタからバッファを作成してもよい。

これらの拡張は、ファイルコンテンツが明示的なコピーなしにヴァルカンバッファに結合することを可能にする。ヴァルカンバッファは、メモリの割り当て方法に対して不可知である。代わりに、デフォルトでは、バッファとしてヴァルカン拡張グループ内に空間が作成される。これは、ＧＰＵにデータを配信する前にバッファを作成しなければならない関連システムとは対照的である。これらの関連システムでは、データがＧＰＵに配信されるとき、データは最初にバッファ内に置かれ、コピーされ、次いでＧＰＵに送信されなければならない。この拡張により、既存の割り当てられたバッファは、データが消費のためにＧＰＵに直接送信され得るようにヴァルカンバッファに結合してよい。

ヴァルカン拡張を使用する非限定的な例を続けると、メモリブロックをヴァルカンバッファに相関させるために使用されるヴァルカン拡張（例えば、ＶＫ＿ＫＨＲ＿ｅｘｔｅｒｎａｌ＿ｍｅｍｏｒｙ）は、メモリのための追加条件を含む場合がある。第１の条件は、メモリがＶｋＰｈｙｓｉｃａｌＤｅｖｉｃｅＥｘｔｅｒｎａｌＭｅｍｏｒｙＨｏｓｔＰｒｏｐｅｒｔｉｅｓＥＸＴ：：ｍｉｎＩｍｐｏｒｔｅｄＨｏｓｔＰｏｉｎｔｅｒＡｌｉｇｎｍｅｎｔにアライメントされることである。第２の条件は、メモリのサイズがアライメント値の倍数であることである。第３の条件は、メモリがそこから読み取られているだけであっても、メモリステータスがＲＥＡＤモードおよびＷＲＩＴＥモードにあることである。ウィンドウズでは、ファイルマッピングからのメモリアドレスは、第１の条件および第２の条件に自動的に従う。第３の条件は、ファイルを作成し、マッピングを作成し、アドレスを取得するときに満たされてよい。

加えて、関連する解凍アルゴリズムは、並列性を考慮せずに設計される。したがって、データは連続して解凍される。ＧＰＵ３０９の並列処理アーキテクチャを利用するために処理の並列性を高めるために、データはデータチャンクに再編成されてよい。例えば、データは、データチャンクごとに４Ｋｂに再編成されてよい。各データチャンクは、カスタマイズ可能なアルゴリズムで独立にエンコードされ、デコードされる。ＧＰＵは数百万のスレッドを有する場合があるが、それらは、各グループが常に単一命令／複数データ（ＳＩＭＤ）方式で同時に同じ命令を実行するようにグループに編成される。グループは、ＷＡＲＰと呼ばれる。ＷＡＲＰは、ストリーミングマルチプロセッサ（ＳＭ）によって同時に実行されるスレッドの集合である。各ＳＭは、実行ユニットのセット、レジスタのセット、および共有メモリのチャンクを有する。複数のワープがＳＭ上で一度に実行されてよい。ＧＰＵでは、ＷＡＲＰは、ハードウェア実装形態に応じて１６から１２８のスレッドを含む場合がある。

チャンクをデコードするためにスレッドを割り当てるだけでは、分岐の逸脱のためにデコーディンの速度が遅くなる。代わりに、ＷＡＲＰが、チャンクをデコードするために割り当てられ、いくつかのデコーディングステップではデータ並列性に依存する。デコーディングチャンク間の干渉を最小限に抑えるために、デコードアルゴリズムは、ＷＡＲＰ内動作のみを使用するように制限されてよい。したがって、ＷＡＲＰベースの構築ブロックがこの目的のためにフレームワークに提供され、これはまた、並列デコーディング手順を実施するのにも役立つことができる。いくつかの態様では、並列化されたアンジップアルゴリズムが、デフォルトの解決策として使用されてもよい。

プレフィックスサムスキャン、ソート、およびマッチングなどのＷＡＲＰベースの構築ブロック動作のいくつかの例は、以下でより詳細に説明される。これらのＷＡＲＰベースの構築ブロックはそれぞれ、デコーディングアルゴリズムに重要な役割を果たし、すべてのタイプの圧縮シナリオおよび解凍シナリオに適用可能であり得る。

第１のＷＡＲＰベースの構築ブロックは、プレフィックスサムスキャン動作である。このフレームワークでは、ブロックベースの共有メモリを追加する代わりに、ＷＡＲＰシャッフル機能がＷＡＲＰ内でのスレッド間データ交換に使用される。スキャン動作は、連続アルゴリズムを並列アルゴリズムに変換するために重要であり、各スレッドの出力長が可変である場合に特に重要である。

第２のＷＡＲＰベースの構築ブロックはソート動作である。２つのソートアルゴリズムが存在してよい。第１のソートアルゴリズムは、３２ビット整数に対する基数ソートである。基数ソートでは、入力データ長は、ＷＡＲＰの幅以下であってもよい。第２のソートアルゴリズムは、任意のデータ型に対するマージソートであり、５１２要素未満のデータ長に対して最適化され得る。このソートアルゴリズムは、マージパスに基づいており、ＷＡＲＰシナリオに適合されている。第２のソートアルゴリズムが合計で（Ｎ＊ＷＡＲＰサイズの）要素をソートできるように、ＷＡＲＰ内の各スレッドはＮ個の要素を保持する。スレッド間の同期動作および通信は、ＷＡＲＰ内に留まるように修正されてよい。

他のＷＡＲＰベースの構築ブロックは、一致動作である。多くの解凍アルゴリズムは、以前に解凍されたデータからコピーするためにマッチングプロセスを使用する。例えば、「Ａｂｃｄ」は、「Ａｂｃｄ ａ［Ｄ＝５、Ｌ＝９］」にエンコードされてよく、式中、Ｄは距離であり、Ｌは長さである。例えば、［Ｄ＝５、Ｌ＝９］は、ポインタを５バイト分巻き戻し、９バイトをコピーすることに相当する。連続解凍では、バイトが１つずつコピーされるため、これは簡単な作業である。しかしながら、並列化する場合、より多くのデータが一度に並列にコピーされる可能性があり、コピー中にいくつかのバイトが生成される。この例では、最初の５バイト「ｂｃｄ ａ」は既にそこにあるためコピーされるが、次の４バイトは後でコピーしなければならない。これら９バイトは、並列に一度にコピーすることはできない。したがって、アルゴリズムは反復的である。反復ごとに、［Ｄ、Ｌ］領域は２つに分割され、すなわち非重複領域［Ｄ、ｍｉｎ（Ｌ、Ｄ）］と、重複領域［Ｄ＋ｍｉｎ（Ｌ、Ｄ）、ｍａｘ（０、Ｌ－Ｄ）］である。非重複領域は、新たな［Ｄ、Ｌ］領域となるように直接コピーすることができ、ＬがＤ以下になるまで分割が行われる。上記の例では、［Ｄ＝５、Ｌ＝９］が［Ｄ＝５、Ｌ＝５］と［Ｄ＝１０、Ｌ＝４］に分割される。非重複領域は、並行してコピーすることができる。次に、［Ｄ＝１０、Ｌ＝４］が非重複領域になり、他のコピーがそれを扱う。反復ごとに非重複長が２倍になる。したがって、並列性は反復ごとに２倍になる。

上述したデコーディング構築ブロック動作は一般的であり、無損失である。このフレームワークでは、映像データ、テクスチャデータ、メッシュデータ、ニューラルネットワークデータ、テキストデータなどの任意のデータを扱う場合がある。フレームワークはまた、より高い圧縮比を提供するために、適応型スケーラブルテクスチャ圧縮（ＡＳＴＣ）テクスチャ圧縮またはＤｒａｃｏジオメトリ圧縮などのドメイン固有圧縮の上で使用されてもよい。ＡＳＴＣは、単一の固定サイズではなく可変ブロックサイズを使用するテクスチャ圧縮の形である。ＡＳＴＣは、他の圧縮フォーマットのすべての特徴に加えて１つのフォーマットを提供することによって、ほとんどの従来の圧縮フォーマットを実質的に廃止するように設計されている。Ｄｒａｃｏは、３Ｄ幾何学メッシュおよび点群を圧縮および解凍するためのライブラリであり、３Ｄグラフィックスの記憶および伝送を改善することを目的としている。さらに、ファイルごとに１つのデータの代わりに、すべてのゲームデータを大きなファイルに入れることができ、仮想ファイルシステムを使用してデータを管理してよい。これにより、アプリケーションは、大きなファイルをＧＰＵに相関させ、次いでＧＰＵにその中の任意のデータをロードさせることができる。

したがって、処理パイプライン３００において、ＧＰＵ３０９は、ＣＰＵとの通信がないため、処理パイプライン２００ａおよび２００ｂよりも効率的にデータを並列にデコードすることが可能である。加えて、ＧＰＵ３０９は、データを圧縮した形で転送することも可能である。これにより、処理パイプライン２００ａおよび２００ｂよりも性能が高く、電力消費が少なく、帯域幅の使用が少なくなる。

図４は、本開示の１つまたは複数の技術による、コンピューティングデバイスにおけるデータローディングの種々の例の方法のフローチャートを例示する。方法４００は、上述したように、制御構成要素１９８などの装置によって行われてよい。いくつかの実装形態では、方法４００は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせを含む処理ロジックによって行われる。いくつかの実装形態では、方法４００は、非一時的コンピュータ可読媒体（例えば、メモリ）に記憶されたコードを実行するプロセッサによって行われる。方法４００は、コンピューティングデバイスにおいてデータをロードするステップを含む。

ブロック４０２において、方法４００は、ＧＰＵにおいて、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するステップを含む。いくつかの態様では、データは、ビデオデータ、テクスチャデータ、メッシュデータ、ニューラルネットワークデータ、またはテキストデータに対応してよい。例えば、図３に戻って参照すると、ＧＰＵ３０９は、ディサイダ機能３１７におけるアプリケーションプログラムの実行に基づいて、どのデータをロードするかを決定するように構成される。

ブロック４０４において、方法４００は、ＧＰＵを介して、エンコードされた形の特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリにロードするステップを含む。特定されたデータは、オフライン（すなわち、以前に行われた）圧縮フェーズ中にチャンクに編成される。データチャンクへのデータのこの編成は、ＧＰＵがランタイム中にデータチャンクをロードすることを可能にする。いくつかの態様では、ビデオメモリにデータをロードするステップは、データのファイル（例えば、データチャンクの１つまたは複数のファイル）をメモリブロックにマッピングするステップと、アプリケーションプログラムインターフェース（ＡＰＩ）拡張グループを用いて、データのファイルにマッピングされたメモリブロックをバッファと関連付けるステップと、を含む。例えば、図３に戻って参照すると、ＧＰＵ３０９は、ローダ機能３１３において、エンコードされた形のデータをハードドライブ３０１からビデオメモリ３０７にロードするように構成される。

ブロック４０６において、方法４００は、データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによってデータチャンクを並列にデコードするステップを含む。データチャンクの各々は、他のデータチャンクとは独立にデコードされる。例えば、図３に戻って参照すると、ＧＰＵ３０９は、デコーダ機能３１５においてデータチャンクを並列にデコードするように構成される。

いくつかの態様では、複数のＧＰＵスレッドグループの各々は、それぞれのスレッドグループからのデータを使用することに限定されたグループ内デコーディング機能を採用することによって、他のデータチャンクから独立にデータチャンクのそれぞれ１つをデコードしてよい。いくつかの態様では、データチャンクを並列にデコードするステップは、複数のＧＰＵスレッドグループのうちの第１のＧＰＵスレッドグループを使用して第１のデータチャンクを、複数のスレッドグループのうちの第２のＧＰＵスレッドグループを使用して第２のデータチャンクをデコードするステップと並列に、かつ、独立にデコードするステップを含んでよい。いくつかの態様では、グループ内デコーディング機能は、複数のＧＰＵスレッドグループのうちの１つの中でのスレッド間データ交換を可能にするシャッフル機能を含み得る。いくつかの態様では、グループ内デコーディング機能は、複数のＧＰＵスレッドグループのうちの１つの中の１つまたは複数のスレッドの基数ソートを含んでよく、基数ソートは、複数のＧＰＵスレッドグループのうちの１つの中のスレッドの数以下である入力ビット長を有する。いくつかの態様では、グループ内デコーディング機能は、１つのスレッド内の要素の数とＧＰＵスレッドグループ内のスレッドの数との積に等しい要素の最大数に適用可能なマージソートを含み得る。いくつかの態様では、グループ内デコーディング機能は、（ｉ）データの重複領域から分割された非重複領域をコピーすることと、（ｉｉ）後続の重複領域の長さが後続の重複領域の距離よりも小さくなるまで、重複領域を後続の非重複領域と後続の重複領域とに分割することとを反復的に含む一致動作を含んでよい。

方法４００は、視覚的表現のためにデコードされたデータをレンダリングするステップを含んでよい。例えば、図３に戻って参照すると、ＧＰＵ３０９は、消費機能３１９における視覚的表現のためにデコードされたデータをレンダリングすることによってデコードされたデータを消費するように構成される。

本明細書に記載の主題は、１つまたは複数の利益または利点を実現するために実施することができる。例えば、本明細書に開示された技術は、コンピューティングデバイスにおけるデータローディングの方法を可能にし、ここで、特定、読み取り、およびデコーディングプロセスは、ＣＰＵではなくＧＰＵによって行われる。その結果、ＣＰＵのボトルネックがバイパスされて、より高速なパフォーマンスおよびより低いレイテンシが提供される。加えて、方法を利用するために、現在のＯＳ、ＡＰＩ、ハードウェア、ドライバ、または既存の構成要素を修正する必要はない。さらに、本明細書に開示された技術は、特定のファイルタイプのための特定のアルゴリズムに依存する必要がないような順応性のあるフレームワークを提供する。

本明細書に記載の主題は、１つまたは複数の利益または利点を実現するために実施することができる。例えば、記載されたグラフィックス処理技術および非グラフィックス処理技術は、本明細書に記載された共有技術を実装するためにコンピュータ処理またはグラフィックス処理を行うことができるサーバ、クライアント、ＧＰＵ、または他の何らかのプロセッサによって使用することができる。これはまた、他のコンピュータまたはグラフィックス処理技術と比較して低コストで達成することができる。さらに、本明細書のコンピュータ処理技術またはグラフィックス処理技術は、データ処理または実行を改善する、または高速化することができる。さらに、本明細書のコンピュータ処理技術またはグラフィックス処理技術は、リソースまたはデータの利用および／またはリソース効率を改善することができる。

本開示によれば、「または」という用語は、文脈がそうでないことを指示しない場合、「および／または」として解釈されてもよい。さらに、「１つ以上」または「少なくとも１つ」などの語句は、本明細書に開示されたいくつかの特徴に使用されているが、他の特徴には使用されていない場合があり、そのような文言が使用されていない特徴は、文脈がそうでないことを指示しない場合に暗示されるそのような意味を有すると解釈され得る。

１つまたは複数の例では、本明細書記載された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装され得る。例えば、「処理装置」という用語が本開示を通して使用されているが、そのような処理装置は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで（例えば、処理回路によって）実装されてもよい。任意の機能、処理装置、本明細書に記載の技術、または他のモジュールがソフトウェアにおいて実施される場合、その機能、処理装置、本明細書に記載の技術、または他のモジュールは、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶または転送されてよい。コンピュータ可読媒体は、ある場所から他の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータデータ記憶媒体または通信媒体を含んでもよい。このようにして、コンピュータ可読媒体は、一般に、（１）非一時的である有形のコンピュータ可読記憶媒体、または（２）信号または搬送波などの通信媒体に対応してよい。データ記憶媒体は、本開示に記載された技術を実装するための命令、コード、および／またはデータ構造を取り出すために、１つまたは複数のコンピュータあるいは１つまたは複数のプロセッサによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ－ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置を含むことができる。本明細書で使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。コンピュータプログラム製品は、コンピュータ可読媒体を含んでよい。

コードは、１つまたは複数のデジタル信号プロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、算術論理演算ユニット（ＡＬＵ）、フィールドプログラマブルロジックアレイ（ＦＰＧＡ）、または他の同等の集積回路または個別論理回路などの１つまたは複数のプロセッサによって実行されてもよい。したがって、本明細書で使用される「プロセッサ」という用語は、前述の構造のいずれか、または本明細書に記載の技術の実装に適した任意の他の構造を指してよい。また、これらの技術は、１つまたは複数の回路または論理素子に完全に実装することができる。

本開示の技術は、無線ハンドセット、集積回路（ＩＣ）、またはＩＣのセット、例えばチップセットを含む、多種多様なデバイスまたは装置において実装されてよい。本開示では、開示された技術を行うように構成されたデバイスの機能的態様を強調するために、様々な構成要素、モジュール、またはユニットが記載されているが、必ずしも異なるハードウェアユニットによる実現を必要としない。むしろ、上述したように、様々なユニットは、適切なソフトウェアおよび／またはファームウェアと共に、任意のハードウェアユニットに組み合わされてもよく、または上述したような１つまたは複数のプロセッサを含む相互動作ハードウェアユニットの集合によって提供されてもよい。

１００ データローディングシステム
１０４ デバイス
１１１ ソフトウェアアプリケーション
１１３ ＯＳ
１１５ グラフィックスドライバ
１２０ ＧＰＵ
１２１ ビデオメモリ
１２３ ディサイダ機能
１２４ システムメモリ
１２５ ローダ機能
１２６ 通信インターフェース
１２７ デコーダ機能
１２８ ＣＰＵ
１３０ 送信器
１３１ ディスプレイ
１３２ トランシーバ
１３３ 受信器
１３５ 内部メモリ
１３７ コンテンツエンコーダ／デコーダ
１３８ フレームバッファ
１９８ 制御構成要素
２００ａ、２００ｂ、３００ 処理パイプライン
２０１ ハードドライブ
２０３ ホストメモリ
２０５ ＣＰＵ
２０７ ビデオメモリ
２０９ ＧＰＵ
２１１ ディサイダ機能
２１３ ローダ機能
２１５ デコーダ機能
２１７、２１９ 消費機能
３０１ ハードドライブ
３０３ ホストメモリ
３０７ ビデオメモリ
３０９ ＧＰＵ
３１３ ローダ機能
３１５ デコーダ機能
３１７ ディサイダ機能
３１９ 消費機能
４００ 方法
４０２ ブロック
４０４ ブロック
４０６ ブロック

Claims (18)

1. コンピューティングデバイスが実行するデータローディング方法であって、
   グラフィックス処理装置（ＧＰＵ）において、アプリケーションプログラムの実行に基づいて、ロードするデータを特定するステップと、
   前記ＧＰＵを介して、エンコードされた形の前記特定されたデータのデータチャンクを、データ記憶装置から、前記ＧＰＵに関連付けられたビデオメモリにロードするステップと、
   前記データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって前記データチャンクを並列にデコードするステップであって、前記データチャンクの各々は、他のデータチャンクとは独立にデコードされる、ステップと
   を含み、
   前記複数のＧＰＵスレッドグループの各々は、前記それぞれのスレッドグループからのデータを使用することに限定されたグループ内デコーディング機能を採用することによって、他のデータチャンクから独立に前記データチャンクのそれぞれ１つをデコードし、
   前記グループ内デコーディング機能は、前記スレッドの各々の出力長が可変である場合に前記複数のＧＰＵスレッドグループのうちの１つの中でのスレッド間データ交換を可能にするシャッフル機能を含む、
   データローディング方法。
2. 前記データチャンクを並列にデコードする前記ステップは、前記複数のＧＰＵスレッドグループのうちの第１のＧＰＵスレッドグループを使用して第１のデータチャンクを、前記複数のスレッドグループのうちの第２のＧＰＵスレッドグループを使用して第２のデータチャンクをデコードするステップと並列に、かつ、独立にデコードするステップを含む、請求項１に記載の方法。
3. 前記グループ内デコーディング機能は、前記複数のＧＰＵスレッドグループのうちの１つの中の１つまたは複数のスレッドの基数ソートを含み、前記基数ソートは、前記複数のＧＰＵスレッドグループのうちの１つの中のスレッドの数以下である入力ビット長を有する、請求項１に記載の方法。
4. 前記グループ内デコーディング機能は、１つのスレッド内の要素の数とＧＰＵスレッドグループ内のスレッドの数との積に等しい要素の最大数に適用可能なマージソートを含む、請求項１に記載の方法。
5. 前記グループ内デコーディング機能は、（ｉ）前記データの重複領域から分割された非重複領域をコピーすることと、（ｉｉ）後続の重複領域の長さが前記後続の重複領域の距離よりも小さくなるまで、前記重複領域を後続の非重複領域と前記後続の重複領域とに分割することとを反復的に含む一致動作を含む、請求項１に記載の方法。
6. 前記ビデオメモリに前記データをロードする前記ステップは、
   前記データのファイルをメモリブロックにマッピングするステップと、
   アプリケーションプログラムインターフェース（ＡＰＩ）拡張グループを用いて、前記データの前記ファイルにマッピングされた前記メモリブロックをバッファと関連付けるステップと
   を含む、請求項１に記載の方法。
7. 前記データは、ビデオデータ、テクスチャデータ、メッシュデータ、ニューラルネットワークデータ、またはテキストデータに対応する、請求項１に記載の方法。
8. 前記デコードされたデータを視覚的表現のためにレンダリングするステップをさらに含む、請求項１に記載の方法。
9. 請求項１～８のいずれか一項に記載の方法を行うように構成された装置。
10. コンピュータに、請求項１～８のいずれか一項に記載の方法を実行させるためのコンピュータプログラム。
11. アプリケーションプログラムの実行に基づいて、ロードするデータを特定し、
    エンコードされた形の前記特定されたデータのデータチャンクを、データ記憶装置から、ＧＰＵに関連付けられたビデオメモリにロードし、
    前記データチャンクをデコードするために複数のＧＰＵスレッドグループを並列に使用することによって前記データチャンクを並列にデコードすることであって、前記データチャンクの各々は、他のデータチャンクとは独立にデコードされる、並列にデコードする
    ように構成される、コントローラ
    を備え、
    前記複数のＧＰＵスレッドグループの各々は、前記それぞれのスレッドグループからのデータを使用することに限定されたグループ内デコーディング機能を採用することによって、他のデータチャンクから独立に前記データチャンクのそれぞれ１つをデコードし、
    前記グループ内デコーディング機能は、前記スレッドの各々の出力長が可変である場合に前記複数のＧＰＵスレッドグループのうちの１つの中でのスレッド間データ交換を可能にするシャッフル機能を含む、
    デバイス。
12. 前記データチャンクを並列にデコードすることは、前記複数のＧＰＵスレッドグループのうちの第１のＧＰＵスレッドグループを使用して第１のデータチャンクを、前記複数のスレッドグループのうちの第２のＧＰＵスレッドグループを使用して第２のデータチャンクをデコードすることと並列に、かつ、独立にデコードすることを含む、請求項１１に記載のデバイス。
13. 前記グループ内デコーディング機能は、前記複数のＧＰＵスレッドグループのうちの１つの中の１つまたは複数のスレッドの基数ソートを含み、前記基数ソートは、前記複数のＧＰＵスレッドグループのうちの１つの中のスレッドの数以下である入力ビット長を有する、請求項１１に記載のデバイス。
14. 前記グループ内デコーディング機能は、１つのスレッド内の要素の数とＧＰＵスレッドグループ内のスレッドの数との積に等しい要素の最大数に適用可能なマージソートを含む、請求項１１に記載のデバイス。
15. 前記グループ内デコーディング機能は、（ｉ）前記データの重複領域から分割された非重複領域をコピーすることと、（ｉｉ）後続の重複領域の長さが前記後続の重複領域の距離よりも小さくなるまで、前記重複領域を後続の非重複領域と前記後続の重複領域とに分割することとを反復的に含む一致動作を含む、請求項１１に記載のデバイス。
16. 前記ビデオメモリに前記データをロードすることは、
    前記データのファイルをメモリブロックにマッピングすることと、
    アプリケーションプログラムインターフェース（ＡＰＩ）拡張グループを用いて、前記データの前記ファイルにマッピングされた前記メモリブロックをバッファと関連付けることと
    を含む、請求項１１に記載のデバイス。
17. 前記データは、ビデオデータ、テクスチャデータ、メッシュデータ、ニューラルネットワークデータ、またはテキストデータに対応する、請求項１１に記載のデバイス。
18. 前記コントローラは、視覚的表現のために前記デコードされたデータをレンダリングするようにさらに構成される、請求項１１に記載のデバイス。