JP7835183B2 - 積層インダクタ - Google Patents

Description

本開示は、積層インダクタに関する。

近年、機器の高機能化により電圧変換回路のＤＣ－ＤＣコンバータは大電流化および高効率化が進んでおり、これらの機器に使われるパワーインダクタの定格電流も高まっている。大電流化および高効率化の手法としては、複数のインダクタからの出力電流を加算して大電流化するマルチフェーズ方式が採用されつつある。

上記インダクタの一例を示す特許文献１には、磁性粒子を含有する磁性層を含む素体と、素体に内蔵された第１コイルおよび第２コイルと、素体の底面に設けられ、各コイルの端部のいずれか１つにそれぞれ電気的に接続された第１～第４外部電極とを有してなる積層型電子部品が開示されている（特許文献１の図６Ａおよび図６Ｂ参照）。

特開２０２２－０００９２２号公報

複数のコイルを駆動するマルチフェーズ方式のＤＣ－ＤＣコンバータにおいて、インダクタに内蔵された複数のコイルは、電気特性の差異が小さいことが望ましいとされている。

特許文献１に記載の積層型電子部品は、上側に位置する第１コイルの巻回数と下側に位置する第２コイルの巻回数は同じだが、第１コイルを電気的に接続するスルーホールと、第２コイルを電気的に接続するスルーホールとで、長さが異なっている。そのため、第２コイルに接続されるスルーホールの方が第１コイルに接続されるスルーホールよりも長くなり直流抵抗値およびインダクタンス値に差異が生じている。また、上側に位置する第１コイルの配線構造または巻回数に基づく巻回態様と下側に位置する第２コイルの巻回態様とが異なることがある。そのため、インダクタンス値に差異が生じ得る場合がある。つまり、特許文献１に記載の積層型電子部品は、第１コイルと第２コイルとの間で電気特性に差異が生じ得る場合があった。

本開示の主たる目的は、第１コイルと第２コイルとの間で電気特性の差異が小さい積層インダクタを提供することである。

本開示の積層インダクタは、
磁性層が積層された素体と、
前記素体の内部に設けられ、複数の第１コイル導体層を積層方向に含む第１コイルと、複数の第２コイル導体層を前記積層方向に含む第２コイルと、
前記第１コイルに電気的に接続された第１外部電極及び第２外部電極と、を備え、
前記第１外部電極および第２外部電極は、前記素体の底面に配置され、
前記第２コイルは、前記積層方向において前記第１コイルよりも前記素体の底面から離れた位置に設けられ、
前記第１コイルは、延伸方向が積層方向と直交するコイル導体からなるメインコイル要素と、
前記メインコイル要素と電気的に直列に接続され、前記メインコイル要素により生じる磁束の方向と逆向きの磁束を生じさせるサブコイル要素と、
からなる。

本開示によれば、第１コイルと第２コイルとの間で電気特性の差異が小さい積層インダクタを提供することができる。具体的には、本開示の積層インダクタの第１コイルは、延伸方向が積層方向と直交するコイル導体からなるメインコイル要素と、メインコイル要素と電気的に直列に接続され、メインコイル要素により生じる磁束の方向と逆向きの磁束を生じさせるサブコイル要素と、を有している。そのため、メインコイル要素の巻回数は、サブコイル要素が設けられている分、より多く巻回することができ、第１コイルおよび第２コイルの間のスルーホールの長さおよび巻回態様に起因する、直流抵抗値の差異およびインダクタンス値の差異を低減することができる。

図１は、第１実施形態の積層インダクタの一例を模式的に示す斜視図である。 図２は、第１実施形態の積層インダクタの内部構造の一例を模式的に示す斜視図である。 図３Ａは、図２に示す内部構造から第１コイル、第１スルーホールおよび第２スルーホールを抜き出した斜視図である。 図３Ｂは、図２に示す内部構造から第２コイル、第３スルーホールおよび第４スルーホールを抜き出した斜視図である。 図４は、図２に示す内部構造の分解斜視図である。 図５は、図４のＶ－Ｖ線の矢視方向の断面図である。 図６Ａは、第１実施形態のメインコイル要素の配線方向を説明する説明図である。 図６Ｂは、第１実施形態のサブコイル要素の配線方向を説明する説明図である。 図７は、メインコイル要素の磁束とサブコイル要素の磁束との関係を説明する説明図である。 図８は、第２実施形態の積層インダクタの内部構造の分解斜視図である。 図９Ａは、第２実施形態のメインコイル要素の配線方向を説明する説明図である。 図９Ｂは、第２実施形態のサブコイル要素の配線方向を説明する説明図である。 図１０は、第３実施形態の積層インダクタの内部構造の一例を模式的に示す斜視図である。

以下、本開示の積層インダクタについて説明する。なお、本開示は、以下の構成に限定されるものではなく、本開示の要旨を逸脱しない範囲において適宜変更されてもよい。また、以下において記載する個々の好ましい構成を複数組み合わせたものもまた本開示である。

本開示の積層インダクタは、例えば、ＤＣ－ＤＣコンバータに用いられる。本開示の積層インダクタは、ＤＣ－ＤＣコンバータ以外の用途にも適用可能である。

本明細書中、要素間の関係性を示す用語（例えば、「平行」、「直交」等）及び要素の形状を示す用語は、文字どおりの厳密な態様のみを意味するだけではなく、実質的に同等な範囲、例えば、数％程度の差異を含む範囲も意味する。なお、本明細書では、素体を構成する磁性層および導体層が積層される方向を「積層方向」とする。

以下に示す図面は模式図であり、その寸法、縦横比の縮尺等は実際の製品と異なる場合がある。

＜積層インダクタの第１実施形態＞
まず、本開示の積層インダクタの第１実施形態について図１～７を参照しながら説明する。図１は、第１実施形態の積層インダクタの一例を模式的に示す斜視図、図２は、第１実施形態の積層インダクタの内部構造の一例を模式的に示す斜視図、図３Ａは、図２に示す内部構造から第１コイル、第１スルーホールおよび第２スルーホールを抜き出した斜視図、図３Ｂは、図２に示す内部構造から第２コイル、第３スルーホールおよび第４スルーホールを抜き出した斜視図、図４は、図２に示す内部構造の分解斜視図、図５は、図４のＶ－Ｖ線の矢視方向の断面図、図６Ａは、第１実施形態のメインコイル要素の配線方向を説明する説明図、図６Ｂは、第１実施形態のサブコイル要素の配線方向を説明する説明図、図７は、メインコイル要素の磁束とサブコイル要素の磁束との関係を説明する説明図である。なお、積層インダクタ及び各構成要素の形状及び配置等は、図示する例に限定されない。

図１及び図２に示す積層インダクタ１は、素体１０と、第１コイル２１と、第２コイル２２と、第１外部電極３１と、第２外部電極３２と、第３外部電極３３と、第４外部電極３４と、第１スルーホール４１と、第２スルーホール４２と、第３スルーホール４３と、第４スルーホール４４と、を備える。また、付加的な構成として、素体１０の底面に絶縁層７０が設けられている。以下、各構成要素について詳述する。

－素体－
素体１０は、例えば、六面を有する直方体形状又は略直方体形状である。素体１０は、角部及び稜線部に丸みが付けられていてもよい。角部は、素体１０の三面が交わる部分であり、稜線部は、素体１０の二面が交わる部分である。

図１及び図２には、積層インダクタ１及び素体１０における長さ方向、幅方向、高さ方向を、それぞれＬ方向、Ｗ方向、Ｔ方向として示している。長さ方向Ｌと幅方向Ｗと高さ方向Ｔとは互いに直交する。積層インダクタ１の実装面は、例えば、長さ方向Ｌと幅方向Ｗに平行な面（ＬＷ面）である。

図１に示す素体１０は、高さ方向Ｔに相対する第１主面１１及び第２主面１２と、高さ方向Ｔに直交し長さ方向Ｌに相対する第１端面１３及び第２端面１４と、長さ方向Ｌ及び高さ方向Ｔに直交する幅方向Ｗに相対する第１側面１５及び第２側面１６とを有する。図１に示す例では、素体１０の第１主面１１が素体１０の底面に相当する。

素体１０は、磁性層Ｓ（図４参照）を含む。また、素体１０は、積層構造を有することが好ましい。具体的には、素体１０は、複数の磁性層Ｓを積層方向（例えば高さ方向Ｔ）に含むことが好ましい。本実施形態では、図４に示すように少なくとも１層の磁性層Ｓを含む磁性層グループＧ１～Ｇ１０を積層させることによって構成されてよい。なお、素体１０が有する積層構造の各層の境界が消失していてもよい。また、各磁性層グループ層は、同一のパターンを複数積層して構成されていてよい。

磁性層グループＧ１は、同一パターンを複数積層して形成した磁性層Ｓを有しており、素体１０の第２主面１２を構成する。磁性層グループＧ２の積層数は、１層でもよいが、一例として、磁性層Ｓの積層数を２層とすることが挙げられる。

磁性層グループＧ２は、同一パターンを複数積層して形成した磁性層Ｓを有している。磁性層グループＧ２の積層数は１層でもよく、一例として、磁性層Ｓの積層数を４層とすることが挙げられる。当該磁性層Ｓそれぞれには、第２コイル２２の一部を構成する第２コイル導体層５２が設けられており、磁性層グループＧ２の複数層の第２コイル導体層５２によって第２コイル２２の一つの巻回（９０°×４；つまり、平面視で略囲まれていることを意図している。）を構成する。より具体的には、第２コイル導体層５２は、磁性層Ｓの外周縁に沿って配置されている。また、第２コイル導体層５２の端部同士は離間され、巻回構造が構成されている。

磁性層グループＧ３は、同一パターンを複数積層して形成した磁性層Ｓを有している。磁性層グループＧ３の積層数は、磁性層グループＧ２の積層数よりも少なくてもよい（一例として１層）。当該磁性層Ｓには、磁性層グループＧ２の第２コイル導体層５２と磁性層グループＧ４の第２コイル導体層５２とを接続するための導体層８０（ビア導体）と、第２コイル導体層５２と第４外部電極３４とを電気的に接続するための第４スルーホール４４と、が設けられている。第４スルーホール４４は、後述する第４外部電極の配置に対応して磁性層Ｓの隅部に配置されている。なお、本明細書でいう「隅部」とは、閉領域における角の位置（例えば、矩形領域の角の部分）を意図している。導体層８０は、第２コイル導体層５２の巻回の長さを長くしてインダクタンス値を高める観点から第４スルーホール４４の近傍に配置されている。

磁性層グループＧ４は、同一パターンを複数積層して形成した磁性層Ｓを有している。なお、磁性層グループＧ４の積層数は１層でもよく、磁性層グループＧ２の積層数と同程度とすることが好ましい（一例として４層）。当該磁性層Ｓには第２コイルの一部を構成する第２コイル導体層５２が設けられており、複数層の第２コイル導体層５２によって第２コイル２２の他の巻回（９０°×３；つまり、平面視でＣ字状またはＵ字状の態様を意図している。）を構成する。第２コイル導体層５２における導体層８０と直接接続される端部には、後述する回避部６０（図３Ａ参照）を有している。つまり、磁性層グループＧ４の第２コイル導体層５２には、回避部６０が１箇所で設けられている。また、第２コイル導体層５２における後述する第３スルーホール４３と直接接続される端部は、後述する第３外部電極３３の配置に対応して磁性層Ｓの隅部に配置されている。

磁性層グループＧ５は、同一パターンを複数積層（一例として２層）して形成した磁性層Ｓを有している。なお、磁性層グループＧ５の積層数は１層でもよい。当該磁性層Ｓには、第２コイル導体層５２と第３外部電極３３とを電気的に接続するための第３スルーホール４３および第２コイル導体層５２と第４外部電極３４とを電気的に接続するための第４スルーホール４４がそれぞれ隅部に設けられている。

磁性層グループＧ６は、同一パターンを複数積層して形成した磁性層Ｓを有している。磁性層グループＧ６の積層数は１層でもよく、磁性層グループＧ４の積層数と同程度とすることが好ましい（一例として４層）。当該磁性層Ｓそれぞれには、第１コイル２１の一部を構成するメインコイル導体層５１ａが設けられており、磁性層グループＧ６の複数層のメインコイル導体層５１ａによって第１コイル２１の一つの巻回（９０°×４）を構成する。より具体的には、メインコイル導体層５１ａは、第３スルーホール４３および第４スルーホール４４を回避部６０（図３Ｂ参照）で回避しつつ、磁性層Ｓの外周縁に沿って配置され、メインコイル導体層５１ａの端部同士は離間されて巻回構造が構成されている。回避部６０は、第３スルーホール４３および第４スルーホール４４を回避するための構成であり、磁性層グループＧ６のメインコイル導体層５１ａには、回避部６０が２箇所で設けられている。

磁性層グループＧ７は、同一パターンを複数積層して形成した磁性層Ｓを有している。磁性層グループＧ７の積層数は１層でもよく、磁性層グループＧ３の積層数と同程度とすることが好ましい。当該磁性層Ｓには、磁性層グループＧ６のメインコイル導体層５１ａと磁性層グループＧ８のメインコイル導体層５１ａとを接続するための導体層８０（ビア導体）と、メインコイル導体層５１ａと第２外部電極３２とを電気的に接続するための第２スルーホール４２と、第３外部電極３３との電気的接続のための第３スルーホール４３と、第４外部電極３４との電気的接続のための第４スルーホール４４と、が設けられている。第２スルーホール４２、第３スルーホール４３、第４スルーホール４４は、それぞれ磁性層Ｓの隅部に配置されており、メインコイル導体層５１ａと直接接続される導体層８０は、第２スルーホール４２に隣接して配置されている。

磁性層グループＧ８は、同一パターンを複数積層して形成した磁性層Ｓを有している。なお、磁性層グループＧ８の積層数は１層でもよく、磁性層グループＧ６の積層数と同程度とすることが好ましい（一例として４層）。当該磁性層Ｓには、第１コイル２１の一部を構成するメインコイル導体層５１ａが設けられている。磁性層グループ８の複数層のメインコイル導体層５１ａによって第１コイル２１の他の巻回（９０°×３より大きく、９０°×４より小さい）を構成する。より具体的には、メインコイル導体層５１ａは、第２スルーホール４２、第３スルーホール４３および第４スルーホール４４を回避部６０（図３Ｂ参照）で回避しつつ磁性層Ｓの外周縁に沿って配置され、メインコイル導体層５１ａの端部同士は離間されて巻回構造が構成されている。つまり、磁性層グループＧ８のメインコイル導体層５１ａには、回避部６０が３箇所設けられている。本開示のメインコイル導体層５１ａは、第１コイル２１の巻回の長さを長くしてインダクタンス値を高める観点から、メインコイル導体層５１ａにおけるビア導体８０と直接接続する端部と、第１スルーホール４１と直接接続する端部と、が近接して配置されている。これにより、後述するサブコイル導体層５１ｂが設けられている分、メインコイル導体層５１ａを巻回することができる。

磁性層グループＧ９は、同一パターンを複数積層して形成した磁性層Ｓを有している。磁性層グループＧ９の積層数は１層でもよく、磁性層グループＧ７より多い方が好ましい（一例として４層）。当該磁性層Ｓには隅部において第２スルーホール４２、第３スルーホール４３および第４スルーホール４４が設けられている。一方、第１スルーホール４１は、磁性層Ｓの隅部には設けられていない。より具体的には、第１スルーホール４１は、磁性層Ｓの隅部からサブコイル導体層５１ｂの長さ分、離れて配置されている。

磁性層グループＧ１０は、同一パターンを複数積層して形成した磁性層Ｓを有している。なお、磁性層グループＧ１０の積層数は１層でもよく、磁性層グループＧ８の積層数と同程度とすることが好ましい（一例として２層）。当該磁性層Ｓには、第１コイルの一部を構成するサブコイル導体層５１ｂ、第２スルーホール４２、第３スルーホール４３および第４スルーホール４４が設けられている。具体的には、磁性層Ｓの隅部において、第２外部電極３２、第３外部電極３３および第４外部電極３４に対応する位置に、第２スルーホール４２、第３スルーホール４３および第４スルーホール４４が設けられている。また、第１外部電極３１に対応する位置には、サブコイル導体層５１ｂが設けられている。サブコイル導体層５１ｂは第２スルーホール４２に向けて、磁性層Ｓの外縁と平行に延在している。

以上のように、素体１０が磁性層グループＧ１～Ｇ１０を備える積層構造を有すると、積層インダクタ１の設計の自由度がより高くなる。例えば、素体１０の底面（第１主面１１）に第１外部電極３１、第２外部電極３２、第３外部電極３３及び第４外部電極３４を備える積層インダクタ１を製造する場合、底面側への第１コイル２１及び第２コイル２２の引き出しが行いやすくなる。

磁性層Ｓは、磁性材料で構成される磁性粒子を含む。磁性粒子は、Ｆｅ、Ｃｏ、Ｎｉ及びこれらを少なくとも１種含む合金等の金属磁性材料の粒子（金属磁性粒子）又はフェライト粒子であってよい。磁性粒子は、好ましくはＦｅ粒子又はＦｅ合金粒子である。Ｆｅ合金としては、Ｆｅ－Ｓｉ系合金、Ｆｅ－Ｓｉ－Ｃｒ系合金、Ｆｅ－Ｓｉ－Ａｌ系合金、Ｆｅ－Ｓｉ－Ｂ－Ｐ－Ｃｕ－Ｃ系合金、Ｆｅ－Ｓｉ－Ｂ－Ｎｂ－Ｃｕ系合金等が好ましい。

上述の金属磁性材料からなる金属磁性粒子の表面は、絶縁被膜で覆われていることが好ましい。金属磁性粒子の表面が絶縁被膜で覆われていると、金属磁性粒子間の絶縁性を高くすることができる。金属磁性粒子の表面に絶縁被膜を形成する方法としては、ゾル－ゲル法、メカノケミカル法等を用いることができる。絶縁被膜を構成する材料は、Ｐ、Ｓｉ等の酸化物が好ましい。また、絶縁被膜は金属磁性粒子の表面が酸化されることで形成された酸化膜であってもよい。絶縁被膜の厚みは、好ましくは１ｎｍ以上５０ｎｍ以下、より好ましくは１ｎｍ以上３０ｎｍ以下、さらに好ましくは１ｎｍ以上２０ｎｍ以下である。例えば、積層インダクタの試料を研磨することで得られた断面を走査型電子顕微鏡（ＳＥＭ）で撮影し、得られたＳＥＭ写真から、金属磁性粒子の表面を覆う絶縁被膜の厚みを測定することができる。

磁性層Ｓ中の金属磁性粒子の平均粒径は、好ましくは１μｍ以上３０μｍ以下、より好ましくは１μｍ以上２０μｍ以下、さらに好ましくは１μｍ以上１０μｍ以下である。磁性層中の金属磁性粒子の平均粒径は、以下に説明する手順で測定することができる。積層インダクタの試料を切断して得られた断面について、複数箇所（例えば５箇所）の領域（例えば１３０μｍ×１００μｍ）をＳＥＭで撮影し、得られたＳＥＭ画像を画像解析ソフト（例えば、画像解析ソフトウェアＷｉｎＲＯＯＦ２０２１（三谷商事株式会社製））を用いて解析し、金属磁性粒子の円相当径を求める。得られた円相当径の平均値を金属磁性粒子の平均粒径とする。

また、素体１０を形成する際には、熱処理が施される。この場合、素体１０に含まれる金属磁性体粒子は表面に酸化膜を有する。この酸化膜は、金属磁性体粒子に由来するものであり、熱処理により形成される。素体１０において、隣接する金属磁性体粒子は酸化膜を介して互いに接合している。

素体１０は、第１コイル２１と第２コイル２２との間に非磁性層を含んでもよい。第１コイル２１と第２コイル２２との間に非磁性層を設けることにより、第１コイル２１と第２コイル２２との間の絶縁性を高めることができ、両者の短絡を防止することができる。

非磁性層は、非磁性材料として、ガラスセラミック材料及び非磁性フェライト材料等を含んでよい。非磁性層は、非磁性材料として非磁性フェライト材料を含むことが好ましい。非磁性フェライト材料としては、ＦｅがＦｅ_２Ｏ_３に換算して非磁性層全体基準で４０ｍｏｌ％以上４９．５ｍｏｌ％以下、ＣｕがＣｕＯに換算して非磁性層全体基準で６ｍｏｌ％以上１２ｍｏｌ％以下、残部がＺｎＯである組成を有する非磁性フェライト材料を用いることができる。非磁性材料は、必要に応じて添加物としてＭｎ_３Ｏ_４、Ｃｏ_３Ｏ_４、ＳｎＯ_２、Ｂｉ_２Ｏ_３及びＳｉＯ_２等を含有していてもよく、微量な不可避不純物を含有していてもよい。非磁性層は、好ましくはＺｎ－Ｃｕ系フェライトを含有する。

非磁性層の厚みは、以下に説明する手順で測定することができる。積層インダクタの試料を垂直になるように立てて、試料の周りを樹脂で固める。このときＬＴ面が露出するようにする。研磨機で試料のＷ方向の約１／２の深さで研磨を終了し、ＬＴ面に平行な断面を露出させる。研磨による内部導体の垂れを除去するために、研磨終了後、イオンミリング（株式会社日立ハイテク社製イオンミリング装置ＩＭ４０００）により研磨表面を加工する。研磨した試料における非磁性層の略中央部をＳＥＭで撮影し、得られたＳＥＭ写真から非磁性層の略中央部の厚みを測定し、これを非磁性層の厚みと定義する。

素体１０は、第１コイル２１を構成する複数のメインコイル導体層５１ａの間、又は、第２コイル２２を構成する複数の第２コイル導体層５２の間に非磁性部を含んでもよい。その場合、非磁性部は、メインコイル導体層５１ａ及び第２コイル導体層５２のうち、隣接するコイル導体層間の少なくとも１箇所に設けられる。隣接するコイル導体層間に非磁性部を設けることにより、磁束がコイル導体層間へ漏れ、インダクタンス値が低下することを防ぐことができる。

非磁性層及び非磁性部は、同じ組成を有することが好ましい。例えば、非磁性層及び非磁性部は、Ｚｎ－Ｃｕ系フェライトで構成されることが好ましい。

素体１０の内部には、第１コイル２１及び第２コイル２２が設けられている。第１コイル２１及び第２コイル２２は磁気的に結合していることが好ましい。たとえば、第１コイル２１と第２コイル２２間の結合係数は、０．１以上０．８以下である。なお、素体１０の内部には、第１コイル２１及び第２コイル２２のみを含む２つのコイルが設けられていてもよく、第１コイル２１及び第２コイル２２を含む３つ以上のコイルが設けられていてもよい。

－第１コイル－
第１コイル２１は、延伸方向が積層方向と直交するメインコイル導体層５１ａからなるメインコイル要素２１ａと、メインコイル要素２１ａと電気的に直列に接続されサブコイル導体層５１ｂからなるサブコイル要素２１ｂと、を備えている。

（メインコイル要素）
メインコイル要素２１ａは、複数のメインコイル導体層５１ａを積層方向（例えば高さ方向Ｔ）に含む。隣接するメインコイル導体層５１ａ同士は、ビア導体８０を介して接続されている。なお、メインコイル要素２１ａは、２つの異なる磁性層グループに形成されたメインコイル導体層５１ａを積層方向に含むことにより、巻回数を１．７５より大きくしてよい（図３参照）。なお、巻回数は図示例である２つのメインコイル導体層５１ａに限定されず、メインコイル導体層５１ａを含む磁性層グループを積層方向に積層させることによって巻回数を増やしてもよい。

メインコイル導体層５１ａの厚みおよび幅は、各々、同じであることが好ましいが、異なっていても良い。また、メインコイル導体層５１ａの厚みおよび幅は、後述する第２コイル導体層５２の厚みおよび幅と同等であることが好ましいが、異なっていても良い。

メインコイル導体層５１ａは、その材料の一例として、Ａｇ、Ｃｕおよび／またはＰｄ等の金属導体であってよい。メインコイル導体層５１ａは、例えば上述の磁性層Ｓに導電性ペーストを印刷することによって形成されてよい。

図３Ａは、図２に示す内部構造からメインコイル要素２１ａ、サブコイル要素２１ｂ、第１スルーホール４１及び第２スルーホール４２を抜き出した斜視図である。

メインコイル要素２１ａは、第２スルーホール４２、第３スルーホール４３及び第４スルーホール４４を回避するために積層方向（例えば高さ方向Ｔ）からの平面視で第２スルーホール４２、第３スルーホール４３及び第４スルーホール４４のそれぞれの内側に配置される回避部６０と、回避部６０に接続される直線部６５と、を含んでよい。回避部６０を設けることによって、第２スルーホール４２、第３スルーホール４３及び第４スルーホール４４がメインコイル導体層５１ａと干渉しないように適切にメインコイル要素２１ａから外部電極に向けて配線を引き出すことができる。

なお、メインコイル要素２１ａの回避部６０は、少なくとも第２スルーホール４２を回避するために積層方向（例えば高さ方向Ｔ）からの平面視で第２スルーホール４２の内側に配置されていればよい。すなわち、メインコイル要素２１ａは、少なくとも第２スルーホール４２を回避するための回避部６０を含んでいればよく、第３スルーホール４３及び第４スルーホール４４のうちの少なくとも一方を回避するための回避部６０を含んでいなくてもよい。なお、図示例において、メインコイル要素２１ａの底面側の巻回部分には、第２スルーホール４２、第３スルーホール４３および第４スルーホール４４を回避するため回避部６０を３か所に設けている。また、メインコイル要素２１ａの上面側の巻回部分には、第３スルーホール４３および第４スルーホール４４を回避するため回避部６０を２箇所に設けている。つまり、回避部６０は、メインコイル要素２１ａにおいて底面側の巻回部分に多く設けている。

メインコイル要素２１ａは、底面に近い側の端部は、第１スルーホール４１と直接接続されており、底面から遠い側の端部は、第２スルーホール４２と直接接続されている。

（サブコイル要素）
サブコイル要素２１ｂは、メインコイル要素２１ａと電気的に直列に接続されている。より具体的には、サブコイル要素２１ｂの一端は、第１外部電極と直接接続されており、サブコイル要素２１ｂの他端は、第１スルーホール４１を介してメインコイル要素２１ａと電気的に接続されてよい。このような構成によれば、サブコイル要素２１ｂとメインコイル要素２１ａとの間を適切に電気的に接続することができる。

好ましいサブコイル要素２１ｂの態様として、サブコイル要素２１ｂは、積層方向から見て 、メインコイル要素２１ａの一部と重複していてよい。具体的には、図６Ａおよび図６Ｂに示すように、第１コイル２１を積層方向から平面透視したときに、メインコイル要素２１ａとサブコイル要素２１ｂとが重複する重複領域Ａを有していてよい。サブコイル要素２１ｂを設けることにより、メインコイル要素２１ａを積層方向からの平面視で素体１０の隅部で留めずに、隅部からサブコイル要素２１ｂの長さ分、長くすることができる。

さらに好ましいサブコイル要素２１ｂの態様として、サブコイル要素２１ｂはメインコイル要素と同軸で巻回されるものであり、サブコイル要素２１ｂの底面側の一部分には、後述する絶縁層７０が設けられていることが好ましい。これにより、積層インダクタ１を実装基板に実装する際は、サブコイル要素２１ｂが直接に実装基板と接触せずに、サブコイル要素２１ｂと直接接続された第１外部電極３１によって積層インダクタ１を電気的に接続することができる。

－第２コイル－
第２コイル２２は、第１コイル２１よりも素体１０の底面（第１主面１１）から離れた位置に設けられている。

第２コイル２２は、複数の第２コイル導体層５２を積層方向（例えば高さ方向Ｔ）に含む。隣接する第２コイル導体層５２同士は、ビア導体を介して接続されている。なお、第２コイル２２は、２つの異なる磁性層グループに形成された第２コイル導体層５２を積層方向に含むことにより、巻回数を１．７５としてよい（図３Ｂ参照）。なお、巻回数は図示例である２つの第２コイル導体層５２に限定されず、メインコイル導体層５１ａを含む磁性層グループを積層方向に積層させることによって巻回数を増やしてもよい。また、第２コイル導体層５２の積層数は、メインコイル導体層５１ａの積層数と同じであってもよく、異なっていてもよい。

第２コイル導体層５２の厚みおよび幅は、各々、同じであることが好ましいが、異なっていても良い。また、第２コイル導体層５２の厚みおよび幅は、メインコイル導体層５１ａの厚みおよび幅と同等であることが好ましいが、異なっていても良い。

第２コイル導体層５２は、その材料の一例として、Ａｇ、Ｃｕおよび／またはＰｄ等の金属導体であってよい。また、第２コイル導体層５２の材料は、メインコイル導体層５１ａと同種の材料を用いてもよいし、異種の材料を用いてもよい。第２コイル導体層５２は、例えば上述の磁性層Ｓに導電性ペーストを印刷することによって形成されてよい。

図３Ｂは、図２に示す内部構造から第２コイル２２、第３スルーホール４３及び第４スルーホール４４を抜き出した斜視図である。

図３Ｂに示すように、第２コイル導体層５２は、第４スルーホール４４を回避するために積層方向（例えば高さ方向Ｔ）からの平面視で第４スルーホール４４のそれぞれの内側に配置される回避部６０と、回避部６０に接続される直線部６５と、を含んでよい。回避部６０を設けることによって、第４スルーホール４４と干渉しないように適切に第２コイル２２から外部電極に向けて配線を引き出すことができる。なお、図示例において、第２コイル２２の底面側の巻回部分には、第４スルーホール４４を回避するため回避部６０を１か所設けている。また、第２コイル２２の上面側の巻回部分には、回避部６０を設けていない。つまり、第２コイル２２に設けられる回避部６０の数は、第１コイル２１に設けられる回避部６０の数よりも少なくなっている。

－第１コイルと第２コイルの電気的特性について－
上述したとおり、第２コイル２２に設けられる回避部６０の数は、メインコイル要素２１ａに設けられる回避部６０の数よりも少ない。そのため、仮に、第１コイル２１のメインコイル要素２１ａを積層方向からの平面視で素体１０の隅部で留めると、第１コイル２１の巻回部の内周の面積は、回避部６０の数が影響して、第２コイル２２の巻回部の内周の面積よりも小さくなる。また、第１コイルの底面からの距離は、第２コイル２２の底面からの距離よりも短くなる。すなわち、第１コイル２１の第１スルーホール４１および第２スルーホール４２の高さは、第２コイル２２の第３スルーホール４３および第４スルーホール４４の高さより低い。その結果、第１コイル２１のインダクタンス値は、第２コイル２２のインダクタンス値よりも小さくなり、第１コイル２１の直流抵抗値は、第２コイル２２の直流抵抗値より小さくなる。

本開示は、上述した第１コイル２１と第２コイル２２との間のインダクタンス値の差異および直流抵抗値の差異を低減するため、「サブコイル要素２１ｂ」が設けられている。つまり、第１コイル２１のメインコイル要素２１ａは、積層方向からの平面視で素体１０の隅部で留めずに、隅部からサブコイル要素２１ｂの長さ分、長くなっている。その結果、第１コイル２１のメインコイルの巻回の長さをより長くし、巻回数を増やすことができる。

ここで、本開示におけるサブコイル要素２１ｂの電気的特性とメインコイル要素２１ａの電気的特性について図６Ａ，Ｂおよび図７を参照しながら説明する。

図６Ａに示すようにメインコイル要素２１ａに、反時計回りに電流が流れた場合、メインコイル要素２１ａの内側には、図７に示すように底面から上面に向かう方向の磁束が発生する。一方で、図６Ｂに示すようにサブコイル要素２１ｂにメインコイル要素２１ａから第１スルーホール４１を介して電流が流れた場合、メインコイル要素２１ａとサブコイル要素２１ｂとの重複領域Ａでは、メインコイル要素２１ａの電流の方向は、サブコイル要素２１ｂの電流の方向と逆向きとなる。その結果、サブコイル要素２１ｂの周囲に磁束が発生し、発生した磁束の方向は、サブコイル要素２１ｂの内側（素体１０の中央側）でメインコイル要素２１ａより生じる磁束の方向と逆向きとなり、磁束は相殺されてインダクタンス値を大きくすることはできない（図７参照）。しかし、メインコイル要素２１ａは素体１０内部に配置されているのに対して、サブコイル要素２１ｂはメインコイル要素２１ａから離れて素体１０表面に配置されている。その結果、サブコイル要素２１ｂで生じるインダクタンス値は、メインコイル要素２１ａで生じるインダクタンス値より小さくなり、結果として第１コイル２１のインダクタンス値は増加する。また、第１コイル２１は第２コイル２２より、メインコイル要素２１ａの重複領域Ａとサブコイル要素２１ｂの重複領域Ａとの分、直流抵抗値を大きくすることができる。

したがって、メインコイル要素２１ａとサブコイル要素２１ｂとが離れていることが好ましい。具体的には、メインコイル要素２１ａとサブコイル要素２１ｂとを電気的に接続する第１スルーホール４１によって、メインコイル要素２１ａとサブコイル要素２１ｂとを離間させることが好ましい。さらに具体的には、積層方向におけるサブコイル要素２１ｂとメインコイル要素２１ａとの間の距離Ｄ１は、積層方向におけるメインコイル導体層５１ａ間の層間距離Ｄ２よりも長くなっていてよい（図５参照）。このような構成によれば、メインコイル要素２１ａの磁束とサブコイル要素２１ｂの磁束とが互いに影響を及ぼすことをより低減することができる。

また、サブコイル要素２１ｂとメインコイル要素２１ａとをより離間させるために、サブコイル要素２１ｂを素体１０の底面に露出するように設けてもよい。このような構成によれば、さらに互いの磁束の影響を低減することができる。

本開示のとおり、第１コイル２１のメインコイルの巻回の長さをより長くして、巻回数を増やすことができるため、第１コイル２１のインダクタンス値と第２コイル２２のインダクタンス値との差異を低減することができる。さらに、第１コイル２１にサブコイル要素２１ｂを設けることにより、第１コイル２１の巻回の長さがより長くなるため、直流抵抗値の差を低減させることもできる。

より具体的には、本開示の積層インダクタ１は、サブコイル要素を備えているため、インダクタンス値が第１コイル２１と第２コイル２２との間で±１０％の範囲内とすることができる。ここで、インダクタンス値は、外部電極間をインピーダンスアナライザで測定するものとする。

本開示の好適な積層インダクタの態様として、第１コイル２１のメインコイル要素２１ａの巻回数は、第２コイル２２の巻回数よりも多くなっていてよい。図２に示す積層インダクタでは、第１コイル２１のメインコイル要素２１ａの巻回数は１．８０であり、第２コイル２２の巻回数は、１．７５である。つまり、第１コイル２１のメインコイル要素の巻回数が第２コイル２２の巻回数より多く、サブコイル要素２１ｂもあるため、第１コイル２１は、巻回に用いるコイル導体をより多く用いている。このような構成によれば、積層方向において第１コイル２１よりも素体１０の底面から離れた位置に第２コイル２２を設けて第２コイル２２の直流抵抗値が増大しても、第１コイル２１により多くのコイル導体を用いているため、第１コイル２１と第２コイル２２との直流抵抗値の差を低減することができる。ここで、直流抵抗値は、外部電極間をデジタルマルチメータで測定するものとする。

また、本開示の積層インダクタ１は、サブコイル要素を備えているため、直流抵抗値が第１コイル２１と第２コイル２２との間で±２０％の範囲内とすることができる。

－外部電極－
外部電極は、第１外部電極３１、第２外部電極３２、第３外部電極３３および第４外部電極３４を含んでいる。第１外部電極３１及び第２外部電極３２は、素体１０の底面（第１主面１１）に設けられ、第１コイル２１に電気的に接続されている。第３外部電極３３及び第４外部電極３４は、素体１０の底面（第１主面１１）に設けられ、第２コイル２２に電気的に接続されている。積層インダクタ１では、素体１０の底面（第１主面１１）を実装面とすることができる。すなわち、積層インダクタ１の底面での実装が可能となる。

第１外部電極３１は、第１コイル２１に対する出力電極として作用する。第１外部電極３１は、素体１０の第１主面１１のみに設けられていてもよいが、素体１０の第１主面１１と、第１端面１３及び第２側面１６の少なくとも一方とに跨って設けられていてもよい。

第２外部電極３２は、第１コイル２１に対する入力電極として作用する。第２外部電極３２は、素体１０の第１主面１１のみに設けられていてもよいが、素体１０の第１主面１１と、第２端面１４及び第２側面１６の少なくとも一方とに跨って設けられていてもよい。

第３外部電極３３は、第２コイル２２に対する入力電極として作用する。第３外部電極３３は、素体１０の第１主面１１のみに設けられていてもよいが、素体１０の第１主面１１と、第２端面１４及び第１側面１５の少なくとも一方とに跨って設けられていてもよい。

第４外部電極３４は、第２コイル２２に対する出力電極として作用する。第４外部電極３４は、素体１０の第１主面１１のみに設けられていてもよいが、素体１０の第１主面１１と、第１端面１３及び第１側面１５の少なくとも一方とに跨って設けられていてもよい。

上記のとおり外部電極が構成されているため、積層インダクタ１は、第２外部電極３２から電流が供給されることにより、第１コイル２１には図２の斜視図で示した第１コイル２１を積層方向からの平面視で見て反時計回りに電流が流れることとなる。また、第３外部電極３３から電流が供給されることにより、第２コイル２２には図２の斜視図で示した第２コイル２２を平面視で見て時計回りに電流が流れることとなる。つまり、第１コイル２１に流れる電流の向きと、第２コイル２２に流れる電流の向きは逆向きとなっている。そして、第１コイル２１によって生じる磁束の方向は、第２コイル２２によって生じる磁束の方向と逆方向となっている。当該構成を別の表現で言い換えると、出力側の電極（第１外部電極３１および第４外部電極３４）から視て第１コイル２１の巻回方向と第２コイル２２の巻回方向とが逆向きとなっている。これにより、マルチフェーズ方式のＤＣ－ＤＣコンバータに用いるインダクタとしての最適な特性を得ることができる。

好適な外部電極の配置として、積層インダクタ１の出力電極を構成する第２外部電極３２及び第３外部電極３３は、素体１０の外縁を構成する一辺に沿って配置されている。言い換えると、第２外部電極３２と第３外部電極３３とは、積層方向からの平面視で素体１０の対角線上に沿って配置されていない。このように外部電極を配置することにより、出力電極および入力電極を素体の同じ側面に揃えることができ、積層インダクタ１への基板上の配線を簡略化できる。

第１外部電極３１、第２外部電極３２、第３外部電極３３及び第４外部電極３４は、各々、Ａｇ，Ｃｕおよび／またはＰｄ等の導電性材料から構成されてよい。さらに好ましくは、これら外部電極の表面にＮｉ，Ｓｎ，ＣｕおよびＡｕから成る群から選択される１種以上の材料のめっき層が設けられてよい。上記材料のめっき層を設けることにより、実装基板に対して適切に実装することができる。

第１外部電極３１、第２外部電極３２、第３外部電極３３及び第４外部電極３４の厚みは、各々、５μｍ以上１００μｍ以下であることが好ましく、例えば、１０μｍ以上５０μｍ以下であってよい。

第１外部電極３１等の外部電極の厚みは、「非磁性層の厚み」で説明した手順で測定することができる。つまり、上述した方法によって試料の研磨を行い、外部電極の部分をＳＥＭで撮影する。得られたＳＥＭ写真において外部電極の略中央部を１箇所測定し、外部電極の厚みと定義する。

－スルーホール－
スルーホールは、第１スルーホール４１、第２スルーホール４２、第３スルーホール４３および第４スルーホール４４を含んでいる。第１スルーホール４１、第２スルーホール４２、第３スルーホール４３及び第４スルーホール４４は、素体１０の内部に設けられている。

第１スルーホール４１は、第１コイル２１において、素体１０の底面（第１主面１１）に最も近いメインコイル要素２１ａの端部とサブコイル要素２１ｂとを、積層方向から見て第１スルーホール４１と第１外部電極３１が重ならない位置で接続する。第１スルーホール４１は、積層方向（例えば高さ方向Ｔ）に沿って延びていてよい。第１スルーホール４１は、積層構造を有してもよい。

また、第１スルーホール４１は、積層方向からの平面透視で第１外部電極３１から離間して設けられてよい。そのため、本開示の積層インダクタ１にサブコイル要素２１ｂを設けても第１スルーホール４１によってメインコイル要素２１ａとサブコイル要素２１ｂとを適切に接続することができる。

第２スルーホール４２は、第１コイル２１において、メインコイル要素２１ａの他方の端部と第２外部電極３２とを接続する。第２スルーホール４２は、積層方向（例えば高さ方向Ｔ）に沿って延びていることが好ましい。第２スルーホール４２は、積層構造を有してもよい。

第３スルーホール４３は、第２コイル２２の端部のうち、素体１０の底面（第１主面１１）に最も近い第２コイル導体層５２の端部と第３外部電極３３とを接続する。第３スルーホール４３は、積層方向（例えば高さ方向Ｔ）に沿って延びていることが好ましい。第３スルーホール４３は、積層構造を有してもよい。

第４スルーホール４４は、第２コイル２２の他方の端部と第４外部電極３４とを接続する。第４スルーホール４４は、積層方向（例えば高さ方向Ｔ）に沿って延びていることが好ましい。第４スルーホール４４は、積層構造を有してもよい。

ここで、好適な第１スルーホール４１～第４スルーホール４４の配置として、積層インダクタ１の出力電極と電気的に接続される第２スルーホール４２及び第３スルーホール４３は、素体１０の外縁を構成する一辺に沿って配置されている。言い換えると、第２スルーホール４２と第３スルーホール４３とは、積層方向からの平面視で素体１０の対角線上に沿って配置されていない。このようにスルーホールを配置することにより、出力電極および入力電極を同じ方向に揃えることができる。

また、スルーホールの積層方向の長さは、第１スルーホール４１の長さよりも第２スルーホール４２の長さが長く、第２スルーホール４２の長さよりも第３スルーホール４３の長さが長く、第３スルーホール４３の長さよりも第４スルーホール４４の長さが長くなっていることが好ましい。このようなスルーホールの長さ関係であるため、積層方向において第１コイル２１よりも素体１０の底面から離れた位置に設けられた第２コイル２２を適切に外部電極と電気的に接続することができる。

また、スルーホールに関連する好適な実施態様として、第４スルーホール４４は、３つの回避部６０と隣接するように設けられてよく、第３スルーホール４３は、２つの回避部６０と隣接するように設けられてよく、第２スルーホール４２は、１つの回避部６０と隣接するように設けられてよく、第１スルーホール４１は、回避部６０と隣接せずに設けられてよい。このようにスルーホールが回避部６０によって回避することにより、積層インダクタ１の小型化に寄与している。

また、スルーホールに関連する好適な実施態様として、第１スルーホール４１上には、第１コイル２１の巻回の下側のコイル導体と直接接続し、第２スルーホール４２上には、第１コイル２１の巻回の上側のコイル導体と直接接続し、第３スルーホール４３上には、第２コイル２２の巻回の下側のコイル導体と直接接続し、第４スルーホール４４上には、第２コイル２２の巻回の上側のコイル導体と直接接続してよい。このようにスルーホールがコイル導体と直接接続することにより、積層インダクタ１の小型化に寄与している。

－絶縁層－
好適な素体１０の態様として、素体１０の第１主面１１（底面）には、第１～第４外部電極を除く表面を被覆する絶縁層７０が形成されていてよい。絶縁層７０は、素体１０の第１主面１１に対して積層される層であり（図４参照）、一例としてフォトレジストが挙げられる。また、絶縁層７０には、四隅の角部に対応する位置に開口が設けられており、その開口には、第１外部電極３１、第２外部電極３２、第３外部電極３３および第４外部電極３４が埋められている。

このように本開示の積層インダクタ１において、絶縁層７０を備え、第１コイル２１のサブコイル要素２１ｂが絶縁層７０で被覆されていると、積層インダクタ１を実装する実装基板との間で短絡することを防止することができる。

＜積層インダクタの第２実施形態＞
次に、第２実施形態の積層インダクタについて図８，図９Ａおよび９Ｂを参照しながら説明する。図８は、第２実施形態の積層インダクタの内部構造の分解斜視図、図９Ａは、第２実施形態のメインコイル要素の配線方向を説明する説明図、図９Ｂは、第２実施形態のサブコイル要素の配線方向を説明する説明図である。第２実施形態の積層インダクタは、メインコイル要素２１ａおよびサブコイル要素２１ｂの形態が上述の第１実施形態の積層インダクタと異なっている。以下の説明では、上述の実施形態で説明した積層インダクタと異なる点を中心に説明する。

本実施形態では、図４に示す磁性層グループＧ１～Ｇ７は、第１実施形態の積層インダクタで説明したとおりである。

磁性層グループＧ８において、第１コイル２１の巻回の長さを更に長くしてインダクタンス値を高める観点から、メインコイル導体層５１ａの端部は、積層方向からの平面透視で第１外部電極３１の内部側の点と第２外部電極３２の内部側の点とを結ぶ仮想線Ｃよりも素体１０の内部側に延びている。

磁性層グループＧ９において、第１スルーホール４１は、メインコイル導体層５１ａと直接接続するため、積層方向からの平面透視で仮想線Ｃよりも素体１０の内部側に配置されている。

磁性層グループＧ１０において、サブコイル導体層５１ｂの一端は、第１スルーホール４１と直接接続されるため、第１スルーホール４１の位置に対応して、積層方向からの平面透視で仮想線Ｃよりも素体１０の内部側に延びている。

このように構成された積層インダクタの場合、メインコイル要素２１ａとサブコイル要素２１ｂとの間の重複領域Ａは、図９Ａおよび図９Ｂに示すとおり、仮想線Ｃよりも素体１０の内部側にも設けることができる。

以上説明したとおり、本実施形態の積層インダクタ１は、第１外部電極３１と電気的に接続されるメインコイル要素２１ａの一端が第１外部電極３１の内部側の点と第２外部電極３２の内部側の点とを結ぶ仮想線Ｃよりも素体１０の内部側に配置されている。従って、第１コイル２１のメインコイルの巻回の長さを更に長くして、巻回数を増やすことができるため、第１コイル２１のインダクタンス値と第２コイル２２のインダクタンス値との差異をより低減することができる。さらに、第１コイル２１にサブコイル要素２１ｂを設けることにより、第１コイル２１の巻回の長さがより長くなるため、素体１０の底面から離れた位置に設けられた第２コイル２２の配線長に基づく直流抵抗値の差をより低減させることもできる。

＜積層インダクタの第３実施形態＞
次に、第３実施形態の積層インダクタについて図１０を参照しながら説明する。図１０は、本開示の積層インダクタの内部構造の一例を模式的に示す斜視図である。

本開示の積層インダクタ１は、素体１０の内部に、上述した積層インダクタで説明した第１コイル２１および第２コイル２２に加えて、第３コイル２３から第６コイル２６を含んでよい。なお、第３コイル２３および第５コイル２５は、第１コイル２１と実質的に同じ構造であり、第４コイル２４および第６コイル２６は、第２コイル２２と実質的に同じ構造である。つまり、第２コイル２２は、積層方向において第１コイル２１よりも素体１０の底面から離れた位置に設けられ、第４コイル２４は、積層方向において第３コイル２３よりも素体１０の底面から離れた位置に設けられ、第６コイル２６は、積層方向において第５コイル２５よりも素体１０の底面から離れた位置に設けられている。また、第３コイル２３および第４コイル２４は、第１コイル２１および第２コイル２２に隣接して設けられ、第５コイル２５および第６コイル２６は、第３コイル２３および第２コイル２２に隣接して設けられている。言い換えると、第３コイル２３および第４コイル２４ならびに第５コイル２５および第６コイル２６は、第１コイル２１および第２コイル２２に対し、積層インダクタの積層方向に対して垂直な方向に設けられている。

本開示の積層インダクタ１は、第３コイルに電気的に接続された第５外部電極３５及び第６外部電極３６を備えてよい。そして、第３コイルの端部のうち、底面に最も近い第３コイル導体層の端部と第５外部電極３５とが第５スルーホール４５によって接続されてよい。また、第３コイル導体層の他方の端部と第６外部電極３６とが第６スルーホール４６によって接続されてよい。

本開示の積層インダクタ１、第４コイルに電気的に接続された第７外部電極３７及び第８外部電極３８を備えてよい。第４コイルは、積層方向において、第３コイルよりも素体１０の底面から離れた位置に設けられてよい。そして、第４コイルの端部のうち、底面に最も近い第４コイル導体層の端部と第７外部電極３７とが第７スルーホール４７によって接続されてよい。また、第４コイル導体層の他方の端部と第８外部電極３８とが第８スルーホール４８によって接続されてよい。

第５コイル２５および第６コイル２６の場合も上記した第３コイル２３および第４コイル２４と同様であり、説明を省略する。

本実施形態のように、素体１０内に複数のコイルを積層方向と垂直に複数隣接して設けることにより、ＤＣ－ＤＣコンバータの大電流化および高効率化に寄与することができる。

なお、今回開示した実施態様は、すべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本開示の技術的範囲は、上記した実施態様のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、本開示の技術的範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

本開示の積層インダクタの態様は、以下のとおりである。
＜１＞磁性層が積層された素体と、
前記素体の内部に設けられ、複数の第１コイル導体層を積層方向に含む第１コイルと、複数の第２コイル導体層を前記積層方向に含む第２コイルと、
前記第１コイルに電気的に接続された第１外部電極及び第２外部電極と、を備え、
前記第１外部電極および第２外部電極は、前記素体の底面に配置され、
前記第２コイルは、前記積層方向において前記第１コイルよりも前記素体の底面から離れた位置に設けられ、
前記第１コイルは、延伸方向が積層方向と直交するコイル導体からなるメインコイル要素と、
前記メインコイル要素と電気的に直列に接続され、前記メインコイル要素により生じる磁束の方向と逆向きの磁束を生じさせるサブコイル要素と、
からなる、積層インダクタ。
＜２＞前記サブコイル要素は、前記積層方向から見て 、前記メインコイル要素の一部と重複している、＜１＞に記載の積層インダクタ。
＜３＞メインコイル要素は複数のコイル導体層を備えている、＜１＞または＜２＞に記載の積層インダクタ。
＜４＞前記サブコイル要素の一端は、前記第１外部電極と直接接続されており、
前記サブコイル要素の他端は、スルーホールを介して前記メインコイル要素と電気的に接続されている、＜１＞～＜３＞のいずれか１つに記載の積層インダクタ。
＜５＞前記積層方向における前記サブコイル要素と前記メインコイル要素との間の距離は、前記積層方向における前記第１コイル導体層間の層間距離よりも長くなっている、＜１＞～＜４＞のいずれか１つに記載の積層インダクタ。
＜６＞前記サブコイル要素は、前記素体の底面に設けられている、＜１＞～＜５＞のいずれか１つに記載の積層インダクタ。
＜７＞前記第１コイルのメインコイル要素の巻回数は、前記第２コイルの巻回数よりも多くなっている、＜１＞～＜６＞のいずれか１つに記載の積層インダクタ。
＜８＞前記第２コイルに電気的に接続された第３外部電極及び第４外部電極を備え、
前記第３外部電極及び第４外部電極は、前記素体の底面に配置されている、＜１＞～＜７＞のいずれか１つに記載の積層インダクタ。
＜９＞前記素体の底面には、前記第１～第４外部電極を除く表面を被覆する絶縁層が形成されている、＜８＞に記載の積層インダクタ。
＜１０＞前記メインコイル要素の一端と直接接続される、第１スルーホールと、
前記メインコイル要素の他端と直接接続される、第２スルーホールと、
前記第２コイルの一端と直接接続される第３スルーホールと、
前記第２コイルの他端と直接接続される第４スルーホールと、を備え、
前記第１スルーホールは、一端が前記メインコイル要素と直接接続され、他端が前記サブコイル要素と直接接続されており、
前記第２スルーホールは、前記第２外部電極と直接接続されており、
前記第３スルーホールは、前記第３外部電極と直接接続されており、
前記第４スルーホールは、前記第４外部電極と直接接続されている、＜１＞～＜９＞のいずれか１つに記載の積層インダクタ。
＜１１＞前記第１スルーホールの前記積層方向の長さよりも前記第２スルーホールの前記積層方向の長さが長く、
前記第２スルーホールの前記積層方向の長さよりも前記第３スルーホールの前記積層方向の長さが長く、
前記第３スルーホールの前記積層方向の長さよりも前記第４スルーホールの前記積層方向の長さが長くなっている、＜１０＞に記載の積層インダクタ。
＜１２＞前記第１コイルのインダクタンス値は、前記第２コイルのインダクタンス値に対して±１０％の範囲内である、＜１＞～＜１１＞のいずれか１つに記載の積層インダクタ。
＜１３＞前記第１コイルの直流抵抗値は、前記第２コイルの直流抵抗値に対して±２０％の範囲内である、＜１＞～＜１２＞のいずれか１つに記載の積層インダクタ。
＜１４＞前記第１コイルによって生じる磁束の方向は、前記第２コイルによって生じる磁束の方向と逆方向である、＜１＞～＜１３＞のいずれか１つに記載の積層インダクタ。
＜１５＞前記第１外部電極と電気的に接続される前記メインコイル要素の一端は、前記第１外部電極の内部側の点と前記第２外部電極の内部側の点とを結ぶ仮想線よりも前記素体の内部側に配置されている、＜１＞～＜１４＞のいずれか１つに記載の積層インダクタ。
＜１６＞前記メインコイル要素と前記サブコイル要素とを直接接続するスルーホールは、平面透視で前記素体の角部から離間して設けられている、＜１＞～＜１５＞のいずれか１つに記載の積層インダクタ。

本開示の積層インダクタは、素体に複数のコイルが内蔵され、そのコイル間の電気特性の差異が小さい電子部品として好適に用いることができる。

１ 積層インダクタ
１０ 素体
１１ 第１主面
１２ 第２主面
１３ 第１端面
１４ 第２端面
１５ 第１側面
１６ 第２側面
２１ 第１コイル
２１ａ メインコイル要素
２１ｂ サブコイル要素
２２ 第２コイル
２３ 第３コイル
２４ 第４コイル
２５ 第５コイル
２６ 第６コイル
３１ 第１外部電極
３２ 第２外部電極
３３ 第３外部電極
３４ 第４外部電極
３５ 第５外部電極
３６ 第６外部電極
３７ 第７外部電極
３８ 第８外部電極
４１ 第１スルーホール
４２ 第２スルーホール
４３ 第３スルーホール
４４ 第４スルーホール
４５ 第５スルーホール
４６ 第６スルーホール
４７ 第７スルーホール
４８ 第８スルーホール
５１ 第１コイル導体層
５１ａ メインコイル導体層
５１ｂ サブコイル導体層
５２ 第２コイル導体層
６０ 回避部
６５ 直線部
７０ 絶縁層
８０ ビア導体
Ａ 重複領域
Ｃ 仮想線
Ｇ１～Ｇ１０ 磁性層グループ
Ｄ１ サブコイル要素とメインコイル要素の間の距離
Ｄ２ メインコイル導体層間の層間距離
Ｓ 磁性層

Claims (12)

1. 磁性層が積層された素体と、
   前記素体の内部に設けられ、複数の第１コイル導体層を積層方向に含む第１コイルと、複数の第２コイル導体層を前記積層方向に含み、巻回態様が前記第１コイルと異なる第２コイルと、
   前記第１コイルに電気的に接続された第１外部電極及び第２外部電極と、を備え、
   前記第１外部電極および第２外部電極は、前記素体の底面に配置され、
   前記第２コイルは、前記積層方向において前記第１コイルよりも前記素体の底面から離れた位置に設けられ、
   前記第１コイルは、前記積層方向と延伸方向が直交するコイル導体からなるメインコイル要素と、
   前記メインコイル要素と電気的に直列に接続され、前記メインコイル要素により生じる磁束の方向と逆向きの磁束を生じさせ、前記第１コイルと前記第２コイルとの間の電気的特性を低減するサブコイル要素と、
   からなり、
   前記第２コイルに電気的に接続された第３外部電極及び第４外部電極を備え、
   前記第３外部電極及び第４外部電極は、前記素体の底面に配置され、
   前記メインコイル要素の一端と直接接続される、第１スルーホールと、
   前記メインコイル要素の他端と直接接続される、第２スルーホールと、
   前記第２コイルの一端と直接接続される第３スルーホールと、
   前記第２コイルの他端と直接接続される第４スルーホールと、を備え、
   前記第１スルーホールは、一端が前記メインコイル要素と直接接続され、他端が前記サブコイル要素と直接接続されており、
   前記第２スルーホールは、前記第２外部電極と直接接続されており、
   前記第３スルーホールは、前記第２コイルに電気的に接続された第３外部電極と前記素体の底面で直接接続されており、
   前記第４スルーホールは、前記第２コイルに電気的に接続された第４外部電極と前記素体の底面で直接接続された、積層インダクタ。
2. 前記サブコイル要素は、前記積層方向から見て 、前記メインコイル要素の一部と重複している、請求項１に記載の積層インダクタ。
3. 前記メインコイル要素は複数のコイル導体層を備えている、請求項１に記載の積層インダクタ。
4. 前記積層方向における前記サブコイル要素と前記メインコイル要素との間の距離は、前記積層方向における前記第１コイル導体層間の層間距離よりも長くなっている、請求項１に記載の積層インダクタ。
5. 前記サブコイル要素は、前記素体の底面に設けられている、請求項１に記載の積層インダクタ。
6. 前記第１コイルのメインコイル要素の巻回数は、前記第２コイルの巻回数よりも多くなっている、請求項１に記載の積層インダクタ。
7. 前記素体の底面には、前記第１～第４外部電極を除く表面を被覆する絶縁層が形成されている、請求項１に記載の積層インダクタ。
8. 前記第１スルーホールの前記積層方向の長さよりも前記第２スルーホールの前記積層方向の長さが長く、
   前記第２スルーホールの前記積層方向の長さよりも前記第３スルーホールの前記積層方向の長さが長く、
   前記第３スルーホールの前記積層方向の長さよりも前記第４スルーホールの前記積層方向の長さが長くなっている、請求項１に記載の積層インダクタ。
9. 前記第１コイルのインダクタンス値は、前記第２コイルのインダクタンス値に対して±１０％の範囲内である、請求項１に記載の積層インダクタ。
10. 前記第１コイルの直流抵抗値は、前記第２コイルの直流抵抗値に対して±２０％の範囲内である、請求項１に記載の積層インダクタ。
11. 前記第１コイルによって生じる磁束の方向は、前記第２コイルによって生じる磁束の方向と逆方向である、請求項１に記載の積層インダクタ。
12. 前記第１外部電極と電気的に接続される前記メインコイル要素の一端は、前記第１外部電極の内部側の点と前記第２外部電極の内部側の点とを結ぶ仮想線よりも前記素体の内部側に配置されている、請求項１に記載の積層インダクタ。