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JP7844983B2 - 半導体装置およびパワーデバイス - Google Patents
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JP7844983B2 - 半導体装置およびパワーデバイス - Google Patents

半導体装置およびパワーデバイス

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Description

本発明は、半導体装置およびパワーデバイスに関する。
半導体ナノコラムは、次世代ナノデバイスの構成としてトランジスターや光源等の様々な半導体装置への適用に向けて注目されている。例えば、半導体ナノコラムをゲート電極で周方向全体に取り囲んだＧＡＡ（Gate All Around）構造を採用することによって、半導体ナノコラムのチャネル形成領域をゲート電極で取り囲み、完全に空乏化し、電流制御性を高めることができる。ＧＡＡ構造によれば、時間に対して急峻なオンオフの切り替え特性の実現と単位面積あたりの高密度化とを両立することができる。
例えば特許文献１には、ナノワイヤーと、ナノワイヤーを取り囲むゲート誘電体と、ゲート誘電体を取り囲むゲート導電体と、を備えたトランジスターデバイスが記載されている。
特表２０１４－５０３９９８号公報
上記のようなトランジスターデバイスでは、オン抵抗を低くすることが望まれている。
本発明に係る半導体装置の一態様は、
互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
前記第４半導体部の前記第２方向に設けられた誘電体部と、
を有し、
前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成される。
本発明に係るパワーデバイスの一態様は、
互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
前記第４半導体部の前記第２方向に設けられた誘電体部と、
を有し、
前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成される。
本実施形態に係る半導体装置を模式的に示す断面図。 本実施形態に係る半導体装置を模式的に示す平面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態の変形例に係る半導体装置を模式的に示す断面図。
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１． 半導体装置
まず、本実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置１００を模式的に示す断面図である。図２は、本実施形態に係る半導体装置１００を模式的に示す平面図である。なお、図１は、図２のＩ－Ｉ線断面図である。また、図１および図２では、互いに直交する３軸として、Ｘ軸、Ｙ軸、およびＺ軸を示している。
半導体装置１００は、図１および図２に示すように、基板１０と、バッファー層２０と、マスク層２２と、柱状部３０と、絶縁層４０と、ゲート絶縁層５０と、ゲート電極６０と、誘電体層７０と、ドレイン電極８０と、を有している。半導体装置１００は、例えば、パワーデバイスである。半導体装置１００は、例えば、縦型の金属酸化膜半導体電界効果トランジスター（ＭＯＳＦＥＴ）である。なお、便宜上、図２では、ドレイン電極８０の図示を省略している。
基板１０は、例えば、Ｓｉ基板、ＧａＮ基板、サファイア基板、ＳｉＣ基板などである。
バッファー層２０は、図１に示すように、基板１０上に設けられている。バッファー層２０は、例えば、Ｓｉがドープされたｎ型のＧａＮ層やＡｌＧａＮ層である。バッファー層２０は、例えば、ソースとして機能する。バッファー層２０は、例えば、図示せぬソースパッドと電気的に接続されている。ソースパッドは、バッファー層２０を介して、柱状部３０のソース領域３２と電気的に接続されている。
なお、本明細書では、柱状部３０のチャネル形成領域３４とドレイン領域３８との積層方向において、チャネル形成領域３４を基準とした場合、チャネル形成領域３４からドレイン領域３８に向かう方向を「上」とし、チャネル形成領域３４からソース領域３２に向かう方向を「下」として説明する。図示の例では、チャネル形成領域３４とドレイン領域３８との積層方向は、Ｚ軸方向である。
マスク層２２は、バッファー層２０上に設けられている。マスク層２２は、バッファー層２０と絶縁層４０との間に設けられている。マスク層２２は、例えば、チタン層、酸化シリコン層、酸化チタン層、酸化アルミニウム層などである。マスク層２２には、複数の開口部２４が設けられている。図示の例では、開口部２４は、マスク層２２をＺ軸方向に貫通している。開口部２４には、柱状部３０が位置している。マスク層２２は、柱状部３０を成長させるためのマスクとして機能する。
柱状部３０は、バッファー層２０上に設けられている。柱状部３０は、バッファー層２０を介して、基板１０に設けられている。柱状部３０は、バッファー層２０から上方に突出した柱状の形状を有している。言い換えれば、柱状部３０は、バッファー層２０を介して、基板１０から上方に突出している。柱状部３０は、バッファー層２０とドレイン電極８０との間に設けられている。柱状部３０は、例えば、ナノコラム、ナノワイヤー、ナノロッド、ナノピラーとも呼ばれる。柱状部３０の平面形状は、例えば、六角形などの多角形、円である。図２に示す例では、柱状部３０の平面形状は、正六角形である。
柱状部３０の径は、例えば、５０ｎｍ以上５００ｎｍ以下であり、好ましくは１００ｎｍ以上３００ｎｍ以下である。柱状部３０の径を５００ｎｍ以下とすることによって、高品質な結晶の柱状部３０を得ることができる。
なお、「柱状部３０の径」とは、柱状部３０の平面形状が円の場合は、直径であり、柱状部３０の平面形状が円ではない形状の場合は、最小包含円の直径である。例えば、柱状部３０の径は、柱状部３０の平面形状が多角形の場合、該多角形を内部に含む最小の円の直径であり、柱状部３０の平面形状が楕円の場合、該楕円を内部に含む最小の円の直径である。
柱状部３０は、例えば、複数設けられている。柱状部３０が複数設けられることにより、半導体装置１００は、大電流化を図ることができ、パワーデバイスとして、好適に用いられる。複数の柱状部３０は、互いに離隔している。隣り合う柱状部３０の間隔は、例えば、１０ｎｍ以上１μｍ以下であり、好ましくは、柱状部３０の径の０．５倍以上１．５倍以下、すなわち２５ｎｍ以上７５０ｎｍ以下であり、より好ましくは４００ｎｍ以上６００ｎｍ以下である。複数の柱状部３０は、Ｚ軸方向からみて、例えば、所定の方向に所定のピッチで配列されている。複数の柱状部３０は、例えば、三角格子状、正方格子状に配列されている。図示の例では、複数の柱状部３０は、例えば、正三角格子状に配列されている。
なお、「柱状部３０のピッチ」とは、所定の方向に隣り合う柱状部３０の中心間の距離である。「柱状部３０の中心」とは、柱状部３０の平面形状が円の場合は、該円の中心であり、柱状部３０の平面形状が円ではない形状の場合は、最小包含円の中心である。例えば、柱状部３０の中心は、柱状部３０の平面形状が多角形の場合、該多角形を内部に含む最小の円の中心であり、柱状部３０の平面形状が楕円の場合、該楕円を内部に含む最小の円の中心である。
柱状部３０は、図１に示すように、ソース領域３２と、チャネル形成領域３４と、ドリフト領域３７と、ドレイン領域３８と、を有している。
ソース領域３２は、バッファー層２０上に設けられている。ソース領域３２は、バッファー層２０とチャネル形成領域３４との間に設けられている。ソース領域３２は、半導体層で構成されている。ソース領域３２の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮやＡｌＧａＮである。ソース領域３２の不純物濃度は、バッファー層２０の不純物濃度と同じであってもよい。
チャネル形成領域３４は、ソース領域３２上に設けられている。チャネル形成領域３４は、ソース領域３２とドリフト領域３７との間に設けられている。チャネル形成領域３４は、半導体層で構成されている。チャネル形成領域３４の不純物濃度は、ソース領域３２の不純物濃度およびドレイン領域３８の不純物濃度よりも低い。ソース領域３２、チャネル形成領域３４、ドリフト領域３７、およびドレイン領域３８の不純物濃度は、例えば、アトムプローブ分析法によって測定される。
チャネル形成領域３４の材質は、例えば、不純物が意図的にドープされていないＵＩＤ（unintentionally doped）型のＧａＮやＡｌＧａＮである。柱状部３０の径が小さいため、チャネル形成領域３４の導電型がＵＩＤ型であっても、チャネル形成領域３４を完全に空乏化することができる。チャネル形成領域３４には、ゲート電極６０に所定の電圧が印加されることにより、チャネルが形成される。チャネル形成領域３４には、例えば、Ｎチャネルが形成される。
ドリフト領域３７は、チャネル形成領域３４上に設けられている。ドリフト領域３７は、チャネル形成領域３４とドレイン領域３８との間に設けられている。ドリフト領域３７は、半導体層で構成されている。ドリフト領域３７の導電型は、例えば、ソース領域３２と同じである。ドリフト領域３７の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮやＡｌＧａＮである。
ドリフト領域３７の不純物濃度は、ソース領域３２の不純物濃度およびドレイン領域３８の不純物濃度よりも低い。また、ドリフト領域３７の不純物濃度は、チャネル形成領域３４の不純物濃度と同じであってもよい。あるいは、ドリフト領域３７の不純物濃度は、チャネル形成領域３４の不純物の濃度より高くてもよい。すなわち、ドリフト領域３７の不純物濃度は、チャネル形成領域３４の不純物濃度とドレイン領域３８の不純物濃度との間であってもよい。ドリフト領域３７を設けることにより、半導体装置１００のオフ状態の耐圧を向上させることができる。
ドレイン領域３８は、ドリフト領域３７上に設けられている。ドレイン領域３８は、ドリフト領域３７とドレイン電極８０との間に設けられている。ドレイン領域３８は、半導体層で構成されている。ドレイン領域３８の導電型は、ソース領域３２と同じである。ドレイン領域３８の材質は、例えば、Ｓｉがドープされたｎ型のＧａＮやＡｌＧａＮである。
ドレイン領域３８の不純物濃度は、ドリフト領域３７の不純物濃度よりも高い。ドレイン領域３８の不純物濃度は、ソース領域３２の不純物濃度と同じであってもよい。ソース領域３２、チャネル形成領域３４、ドリフト領域３７、およびドレイン領域３８は、第１方向に沿って配置されている。図示の例では、第１方向は、＋Ｚ軸方向である。ソース領域３２、チャネル形成領域３４、ドリフト領域３７、およびドレイン領域３８は、例えば、＋Ｚ軸方向に積層されて柱状部３０を構成している。
絶縁層４０は、マスク層２２上に設けられている。絶縁層４０は、基板１０とゲート電極６０との間に設けられている。絶縁層４０は、隣り合う柱状部３０のソース領域３２の間に設けられている。絶縁層４０は、Ｚ軸方向からみて、ソース領域３２を囲んでいる。絶縁層４０は、例えば、ＳＯＧ（spin on glass）層である。
ゲート絶縁層５０は、柱状部３０のチャネル形成領域３４の側面に設けられている。チャネル形成領域３４の側面は、例えば、ｍ面で構成されている。ゲート絶縁層５０は、チャネル形成領域３４の第１方向と交差する第２方向に設けられている。図示の例では、第２方向は、＋Ｙ軸方向であり、＋Ｚ軸方向である第１方向と直交している。ゲート絶縁層５０は、Ｚ軸方向からみて、チャネル形成領域３４を囲んでいる。ゲート絶縁層５０は、チャネル形成領域３４とゲート電極６０との間に設けられている。
ゲート絶縁層５０は、例えば、チャネル形成領域３４を構成する材料よりも、バンドギャップが大きい材料で構成されている。さらに、ゲート絶縁層５０は、例えば、チャネル形成領域３４を構成する材料よりも、比誘電率が大きい材料で構成されている。ゲート絶縁層５０の材質は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）などの遷移金属酸化物であり、好ましくは酸化ハフニウムである。なお、ゲート絶縁層５０の材質は、酸化シリコン（ＳｉＯ２）であってもよい。
ゲート電極６０は、ゲート絶縁層５０に設けられている。ゲート電極６０は、チャネル形成領域３４の＋Ｙ軸方向に設けられている。図示の例では、ゲート電極６０は、Ｚ軸方向からみて、ゲート絶縁層５０を囲んでいる。ゲート電極６０は、例えば、絶縁層５２を介して、絶縁層４０に設けられている。絶縁層５２の材質は、ゲート絶縁層５０と同じである。ゲート電極６０は、絶縁層４０と誘電体層７０との間に設けられている。ゲート電極６０は、隣り合う柱状部３０のチャネル形成領域３４の間に設けられている。
ゲート電極６０の材質は、例えば、リンやボロンなどの不純物がドーピングされたポリシリコン、あるいは金属である。半導体装置１００は、ＧＡＡ構造を有している。ゲート電極６０は、図示せぬゲートパッドと電気的に接続されている。
誘電体層７０は、ゲート絶縁層５０上およびゲート電極６０上に設けられている。誘電体層７０は、ゲート絶縁層５０およびゲート電極６０と、ドレイン電極８０と、の間に設けられている。誘電体層７０は、ドリフト領域３７の＋Ｙ軸方向に設けられている。図示の例では、誘電体層７０は、ドリフト領域３７を囲んでいる。誘電体層７０は、隣り合う柱状部３０のドリフト領域３７の間に設けられている。
誘電体層７０は、ドリフト領域３７を構成する材料よりも、バンドギャップが大きい材料で構成されている。さらに、誘電体層７０は、ドリフト領域３７を構成する材料よりも、比誘電率が大きい材料で構成されている。誘電体層７０の材質は、例えば、酸化ハフニウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタンなどの遷移金属酸化物であり、好ましくは酸化ハフニウムである。
誘電体層７０が、ドリフト領域３７を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成されていることにより、ゲート電極６０に所定の電圧が印加された場合に、Ｄｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ（Reduced Surface Field）効果が発現されて、誘電体層７０で発生した電界によってドリフト領域３７に空乏層が形成される。半導体装置１００では、Ｄｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ効果によって、疑似的なスーパージャンクション構造を有することができる。所定の電圧とは、半導体装置１００をオフ状態にするための電圧である。
誘電体層７０で発生した電界によって形成された空乏層は、図１の矢印Ａ１で示したように、柱状部３０のドリフト領域３７の側面から、柱状部３０の中心に向けて広がる。さらに、矢印Ａ２で示したように、チャネル形成領域３４側からドリフト領域３７側に向けて広がる空乏層も存在する。このように、半導体装置１００では、縦方向および横方向から空乏層を広げることができるため、Ｄｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ効果を発現する。
ドレイン電極８０は、ドレイン領域３８上および誘電体層７０上に設けられている。ドレイン電極８０は、ドレイン領域３８の＋Ｚ軸方向に設けられている。ドレイン領域３８は、ドレイン電極８０とオーミックコンタクトしていてもよい。
ドレイン電極８０の材質は、例えば、リンやボロンなどの不純物がドーピングされたポリシリコン、あるいは金属である。ドレイン電極８０は、図示せぬドレインパッドと電気的に接続されている。ドレインパッドは、ドレイン電極８０を介して、ドレイン領域３８と電気的に接続されている。
半導体装置１００は、例えば、パワーデバイスとして用いられ、インバーター、充電器、昇圧器、降圧器、ＤＣ（Direct Current）／ＤＣコンバーター、電気飛行機、電気自動車などに適用される。なお、半導体装置１００は、パワーデバイスではなく、ロジックデバイス、高周波デバイスなどとして用いられてもよい。
半導体装置１００は、例えば、以下の作用効果を有する。
半導体装置１００では、互いに同じ導電型であり、＋Ｚ軸方向に沿って配置された第１半導体部としてのソース領域３２および第２半導体部としてのドレイン領域３８と、ソース領域３２とドレイン領域３８との間に設けられ、ソース領域３２およびドレイン領域３８よりも不純物濃度が低い第３半導体部としてのチャネル形成領域３４と、チャネル形成領域３４とドレイン領域３８との間に設けられ、ソース領域３２およびドレイン領域３８よりも不純物濃度が低い第４半導体層としてのドリフト領域３７と、チャネル形成領域３４の＋Ｙ軸方向に設けられたゲート絶縁層５０およびゲート電極６０と、ドリフト領域３７の＋Ｙ軸方向に設けられた誘電体部としての誘電体層７０と、を有する。誘電体層７０は、ドリフト領域３７を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、ゲート電極６０に所定の電圧が印加された場合に、誘電体層７０で発生した電界によってドリフト領域３７に空乏層が形成される。
そのため、半導体装置１００では、例えば誘電体層の誘電率がドリフト領域の誘電率以下の場合に比べて、上記した矢印Ａ１のように、柱状部３０のドリフト領域３７の側面から柱状部３０の中心に向けて空乏層が広がるＤｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ効果を大きくすることができる。これにより、耐圧を向上させることできる。その結果、ドリフト領域３７の不純物濃度を高くすることができ、オン抵抗を低くすることができる。
さらに、半導体装置１００では、例えば誘電体層のバンドギャップがドリフト領域のバンドギャップ以下の場合に比べて、誘電体層７０の絶縁性を高めることができる。これにより、リーク電流を低減することができる。
さらに、半導体装置１００では、チャネル形成領域３４の不純物濃度は、ソース領域３２およびドレイン領域３８の不純物濃度よりも低いため、チャネル形成領域３４のキャリアの移動度を大きくすることができる。例えばチャネル形成領域３４にＮチャネルが形成される場合、チャネル形成領域３４の電子移動度を大きくすることができる。これにより、オン抵抗を低くすることができる。
さらに、半導体装置１００では、誘電体層７０の代わりにソース領域３２およびドレイン領域３８と導電型が異なるｐ型半導体層を設ける場合に比べて、容易に半導体装置１００を製造することができる。例えば、誘電体層７０の代わりｐ型半導体層を設けてスーパージャンクション構造を形成しようとすると、ｐ型半導体層の不純物濃度を高精度で制御する必要がなり、製造工程が複雑となる。
さらに、半導体装置１００では、オフ状態では、ゲート電極６０とドレイン領域３８との間の電位差は、ゲート電極６０とソース領域３２との間の電位差よりも大きい。そのため、ソース領域の＋Ｙ軸方向に誘電体層を設ける場合に比べて、Ｄｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ効果を大きくすることができる。
半導体装置１００では、ソース領域３２、チャネル形成領域３４、およびドリフト領域３７は、＋Ｚ軸方向に積層されて柱状部３０を構成している。そのため、半導体装置１００では、ソース領域、チャネル形成領域、およびドリフト領域が柱状部を構成していない場合に比べて、基板１０とバッファー層２０との格子定数差に起因する結晶欠陥がソース領域３２で柱状部３０側面で折れ曲がることにより、チャネル形成領域３４およびドリフト領域３７に到達する可能性を小さくすることができる。これにより、チャネル形成領域３４およびドリフト領域３７は、高品質な結晶性を有することができる。図示の例では、ドレイン領域３８も柱状部３０を構成しているため、ドレイン領域３８も高品質な結晶性を有することができる。
半導体装置１００では、Ｚ軸方向からみて、ゲート絶縁層５０は、チャネル形成領域３４を囲み、ゲート電極６０は、ゲート絶縁層５０を囲む。そのため、半導体装置１００では、チャネル形成領域３４を完全に空乏化することができる。
半導体装置１００では、誘電体層７０の材質は、遷移金属酸化物である。そのため、半導体装置１００では、ドリフト領域３７よりも、バンドギャップが大きく、かつ比誘電率が大きい誘電体層７０を実現し易い。
半導体装置１００では、誘電体層７０の材質は、酸化ハフニウムである。そのため、半導体装置１００では、誘電体層７０をＡＬＤ（Atomic Layer Deposition）法で形成することができる。これにより、例えば隣り合う柱状部３０の間でも、ボイドが発生することなく、誘電体層７０を形成することができる。
半導体装置１００では、ゲート絶縁層５０は、チャネル形成領域３４を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成されている。そのため、半導体装置１００では、例えばゲート絶縁層の誘電率がチャネル形成領域の誘電率以下である場合に比べて、閾値電圧の制御性を向上させることができる。さらに例えばゲート絶縁層のバンドギャップがチャネル形成領域のバンドギャップ以下である場合に比べて、ゲート絶縁層５０の絶縁性を高めることができる。
半導体装置１００では、ゲート絶縁層５０の材質は、遷移金属酸化物である。そのため、半導体装置１００では、チャネル形成領域３４よりも、バンドギャップが大きく、かつ比誘電率が大きいゲート絶縁層５０を実現し易い。
半導体装置１００では、ゲート絶縁層５０の材質は、酸化ハフニウムである。そのため、半導体装置１００では、ゲート絶縁層５０をＡＬＤ法で形成することができる。これにより、例えば隣り合う柱状部３０の間でも、ボイドが発生することなく、ゲート絶縁層５０を形成することができる。
２． 半導体装置の製造方法
次に、本実施形態に係る半導体装置１００の製造方法について、図面を参照しながら説明する。図３～図５は、本実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。
図３に示すように、基板１０上に、バッファー層２０をエピタキシャル成長させる。エピタキシャル成長させる方法としては、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などが挙げられる。バッファー層２０の成長は、不純物をドーピングしながら行われる。
次に、バッファー層２０上に、マスク層２２を形成する。マスク層２２は、例えば、電子ビーム蒸着法やスパッタ法などによって形成される。
次に、マスク層２２をパターニングして、複数の開口部２４を形成する。パターニングは、例えば、電子線リソグラフィーおよびドライエッチングによって行われる。
図４に示すように、マスク層２２をマスクとしてバッファー層２０上に、ソース領域３２、チャネル形成領域３４、ドリフト領域３７、およびドレイン領域３８を、この順でエピタキシャル成長させる。エピタキシャル成長させる方法としては、例えば、ＭＯＣＶＤ法、ＭＢＥ法などが挙げられる。ソース領域３２の成長およびドレイン領域３８の成長は、不純物をドーピングしながら行われる。本工程により、複数の柱状部３０を形成することができる。
次に、マスク層２２上であって、隣り合う柱状部３０のソース領域３２の間に絶縁層４０を形成する。絶縁層４０は、例えば、ＡＬＤ法、ＣＶＤ（Chemical Vapor Deposition）法、ＳＯＧ（spin on glass）法などによって形成される。
図５に示すように、絶縁層４０上であって、柱状部３０を覆うように、絶縁層５０ａを形成する。絶縁層５０ａは、例えば、ＡＬＤ法、ＣＶＤ法などによって形成される。図示の例では、絶縁層５０ａは、柱状部３０の側面および上面に形成されている。
次に、絶縁層５０ａ上に、ゲート電極６０を形成する。ゲート電極６０は、例えば、ＣＶＤ法、スパッタ法、真空蒸着法によって形成される。
図１に示すように、絶縁層５０ａ上の一部をエッチングして除去する。これにより、チャネル形成領域３４とゲート電極６０との間にゲート絶縁層５０が形成される。当該エッチングによって、ドレイン領域３８が露出される。
次に、ゲート絶縁層５０上およびゲート電極６０上に、誘電体層７０を形成する。誘電体層７０は、例えば、ＡＬＤ法、ＣＶＤ法などによって形成される。
次に、ドレイン領域３８上および誘電体層７０上に、ドレイン電極８０を形成する。ドレイン電極８０は、例えば、ＣＶＤ法、スパッタ法、真空蒸着法によって形成される。
以上の工程により、半導体装置１００を製造することができる。
３． 半導体装置の変形例
次に、本実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図６は、本実施形態の変形例に係る半導体装置２００を模式的に示す断面図である。以下、本実施形態の変形例に係る半導体装置２００において、上述した本実施形態に係る半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
上述した半導体装置１００では、図１に示すように、ドレイン領域３８は、柱状部３０を構成していた。
これに対し、半導体装置２００では、図６に示すように、ドレイン領域３８は、柱状部３０を構成していない。柱状部３０は、ソース領域３２、チャネル形成領域３４、およびドリフト領域３７で構成されている。
ドレイン領域３８は、さらに、誘電体層７０の＋Ｚ軸方向に設けられている。ドレイン領域３８は、ドリフト領域３７上および誘電体層７０上に設けられている。ドレイン領域３８は、ドリフト領域３７および誘電体層７０と、ドレイン電極８０と、の間に設けられている。ドレイン領域３８は、複数の柱状部３０にわたって設けられている。積層方向からみて、ドレイン領域３８は、複数の柱状部３０と重なっている。積層方向からみて、ドレイン電極８０は、複数の柱状部３０と重なっている。
半導体装置２００では、ドリフト領域３７の＋Ｚ軸方向に設けられたドレイン電極８０を有し、ドレイン領域３８は、さらに、誘電体層７０の＋Ｚ軸方向に設けられている。そのため、半導体装置２００では、ドレイン領域が誘電体層の＋Ｚ軸方向に設けられない場合に比べて、ドレイン領域３８とドレイン電極８０との接触面積を大きくすることができる。これにより、ドレイン領域３８とドレイン電極８０との接触抵抗を低くすることができる。一般に半導体層と金属電極との間の接触抵抗は高いため、当該接触面積を大きくすることが重要である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態および変形例から以下の内容が導き出される。
半導体装置の一態様は、
互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
前記第４半導体部の前記第２方向に設けられた誘電体部と、
を有し、
前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成される。
このような半導体層によれば、オン抵抗を低くすることができる。
半導体装置の一態様において、
前記第１半導体部、前記第３半導体部、および前記第４半導体部は、前記第１方向に積層されて柱状部を構成していてもよい。
このような半導体層によれば、結晶欠陥が、第３半導体部および第４半導体部に到達する可能性を小さくすることができる。
半導体装置の一態様において、
前記第１方向からみて、前記ゲート絶縁層は、前記第３半導体部を囲み、
前記ゲート電極は、前記ゲート絶縁層を囲んでもよい。
このような半導体層によれば、第３半導体部を完全に空乏化することができる。
半導体装置の一態様において、
前記第１半導体部は、ソース領域を構成し、
前記第２半導体部は、ドレイン領域を構成してもよい。
このような半導体層によれば、Ｄｉｅｌｅｃｔｒｉｃ ＲＥＳＵＲＦ効果を大きくすることができる。
半導体装置の一態様において、
前記誘電体部の材質は、遷移金属酸化物であってもよい。
このような半導体層によれば、第４半導体部よりも、バンドギャップが大きく、かつ比
誘電率が大きい誘電体部を実現し易い。
半導体装置の一態様において、
前記誘電体部の材質は、酸化ハフニウムであってもよい。
このような半導体層によれば、誘電体部をＡＬＤ法で形成することができる。
半導体装置の一態様において、
前記ゲート絶縁層は、前記第３半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成されていてもよい。
このような半導体層によれば、閾値電圧の制御性を向上させることができる。
半導体装置の一態様において、
前記ゲート絶縁層の材質は、遷移金属酸化物であってもよい。
このような半導体層によれば、第３半導体部よりも、バンドギャップが大きく、かつ比誘電率が大きいゲート絶縁層を実現し易い。
半導体装置の一態様において、
前記ゲート絶縁層の材質は、酸化ハフニウムであってもよい。
このような半導体層によれば、ゲート絶縁層をＡＬＤ法で形成することができる。
半導体装置の一態様において、
前記第２半導体部の前記第１方向に設けられた電極を有し
前記第２半導体部は、さらに、前記誘電体部の前記第１方向に設けられていてもよい。
このような半導体層によれば、第２半導体部と電極との接触抵抗を低くすることができる。
パワーデバイスの一態様は、
互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
前記第２半導体部の前記第２方向に設けられた誘電体部と、
を有し、
前記誘電体部は、前記第２半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
前記ゲート電極に所定の電圧が印加された場合に、前記誘電体部で発生した電界によって前記第２半導体部に空乏層が形成される。
このようなパワーデバイスによれば、オン抵抗を低くすることができる。
１０…基板、２０…バッファー層、２２…マスク層、２４…開口部、３０…柱状部、３２…ソース領域、３４…チャネル形成領域、３７…ドリフト領域、３８…ドレイン領域、４０…絶縁層、５０…ゲート絶縁層、５０ａ，５２…絶縁層、６０…ゲート電極、７０…誘電体層、８０…ドレイン電極、１００，２００…半導体装置

Claims (11)

  1. 互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
    前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
    前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
    前記第３半導体部の前記第１方向と交差する第２方向側に設けられたゲート絶縁層およびゲート電極と、
    前記第４半導体部の前記第２方向側に設けられた誘電体部と、
    を有し、
    前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
    前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成され、
    前記第１半導体部、前記第３半導体部、および前記第４半導体部は、前記第１方向に沿って積層されて柱状部を構成している、半導体装置。
  2. 請求項１において、
    前記第１方向からみて、前記ゲート絶縁層は、前記第３半導体部を囲み、
    前記ゲート電極は、前記ゲート絶縁層を囲む、半導体装置。
  3. 請求項１あるいは２において、
    前記第１半導体部は、ソース領域を構成し、
    前記第２半導体部は、ドレイン領域を構成する、半導体装置。
  4. 請求項１ないし３のいずれか１項において、
    前記誘電体部の材質は、遷移金属酸化物である、半導体装置。
  5. 請求項１ないし４のいずれか１項において、
    前記誘電体部の材質は、酸化ハフニウムである、半導体装置。
  6. 請求項１ないし５のいずれか１項において、
    前記ゲート絶縁層は、前記第３半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成されている、半導体装置。
  7. 請求項１ないし６いずれか１項において、
    前記ゲート絶縁層の材質は、遷移金属酸化物である、半導体装置。
  8. 請求項１ないし７のいずれか１項において、
    前記ゲート絶縁層の材質は、酸化ハフニウムである、半導体装置。
  9. 互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
    前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
    前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
    前記第３半導体部の前記第１方向と交差する第２方向側に設けられたゲート絶縁層およびゲート電極と、
    前記第４半導体部の前記第２方向に設けられた誘電体部と、
    を有し、
    前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
    前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成され、
    前記第２半導体部の前記第１方向側に設けられた電極を有し
    前記第２半導体部は、さらに、前記誘電体部の前記第１方向側に設けられている、半導体装置。
  10. 互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
    前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
    前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
    前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
    前記第４半導体部の前記第２方向に設けられた誘電体部と、
    を有し、
    前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
    前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成され、
    前記第１半導体部、前記第３半導体部、および前記第４半導体部は、前記第１方向に沿って積層されて柱状部を構成している、パワーデバイス。
  11. 互いに同じ導電型であり、第１方向に沿って配置された第１半導体部および第２半導体部と、
    前記第１半導体部と前記第２半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第３半導体部と、
    前記第２半導体部と前記第３半導体部との間に設けられ、前記第１半導体部および前記第２半導体部よりも不純物濃度が低い第４半導体部と、
    前記第３半導体部の前記第１方向と交差する第２方向に設けられたゲート絶縁層およびゲート電極と、
    前記第４半導体部の前記第２方向に設けられた誘電体部と、
    を有し、
    前記誘電体部は、前記第４半導体部を構成する材料よりも、バンドギャップが大きく、かつ比誘電率が大きい材料で構成され、
    前記ゲート電極に所定の電圧が印加された場合に、前記第４半導体部に空乏層が形成され、
    前記第２半導体部の前記第１方向側に設けられた電極を有し
    前記第２半導体部は、さらに、前記誘電体部の前記第１方向側に設けられている、パワーデバイス。
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