JP7845838B2

JP7845838B2 - Semiconductor integrated circuits

Info

Publication number: JP7845838B2
Application number: JP2021173359A
Authority: JP
Inventors: 忠之坂本; 良成中駄; 義人西上
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-10-22
Filing date: 2021-10-22
Publication date: 2026-04-14
Anticipated expiration: 2041-10-22
Also published as: JP2023063080A

Description

本開示は、半導体集積回路に関する。 This disclosure relates to semiconductor integrated circuits.

半導体集積回路を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の重要な特性として、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}がある。ＭＯＳＦＥＴは、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}に大きさに応じて、おおよそ０．４～０．７Ｖ程度である通常のＭＯＳＦＥＴ（ノーマル素子という）と、それより小さい値（たとえば０．２Ｖあるいはそれより低い）であるＭＯＳＦＥＴ（ネイティブ素子）と、に分けられる。ネイティブ素子は、しきい値電圧が負電圧であるデプレッション型トランジスタを含む。 An important characteristic of MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), which make up semiconductor integrated circuits, is the gate threshold voltage _VGS(th) . MOSFETs can be divided into two types based on their gate threshold voltage _VGS(th) : normal MOSFETs (called normal elements) with a gate threshold voltage of approximately 0.4 to 0.7V, and native MOSFETs with a smaller value (for example, 0.2V or lower). Native elements include depletion transistors, which have a negative threshold voltage.

特開２００８－６０９１１号公報Japanese Patent Publication No. 2008-60911

本発明者らは、差動増幅器（オペアンプ）の入力にネイティブ素子を用いると、ノーマル素子を用いた場合に比べて、入力オフセット電圧のばらつき抑制、省面積化の利点があるが、欠点として、差動増幅器のオフ状態において、ネイティブ素子で構成した経路のリーク電流が多くなることを認識した。 The inventors of this invention have recognized that using native elements at the input of a differential amplifier (operational amplifier) offers advantages such as suppression of input offset voltage variations and area reduction compared to using normal elements. However, a drawback is that the leakage current in the path composed of native elements increases when the differential amplifier is off.

上記利点および欠点は、特に低電圧用（たとえば耐圧が１．２～２Ｖ）のネイティブ素子において一層顕著化する。 The above advantages and disadvantages become even more pronounced, especially in native devices for low voltage applications (e.g., with a voltage rating of 1.2-2V).

本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、低電圧用のネイティブ素子を高電圧領域で使用する際の、リーク電流の低減にある。 This disclosure is made in the context of the aforementioned circumstances, and one of its exemplary purposes is to reduce leakage current when using low-voltage native elements in high-voltage regions.

本開示のある態様の半導体集積回路は、第１耐圧を有するＮチャンネルのネイティブ素子で構成され、ソースが接地されている第１トランジスタと、第１トランジスタのドレインと接続されたソースを有し、第１耐圧より大きい第２耐圧を有するＮチャンネルのノーマル素子で構成される第２トランジスタと、を備える。第２トランジスタのゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}、第１耐圧をＶ_ＢＤ１とするとき、第２トランジスタのゲート電圧が、Ｖ_ＯＮ－Ｖ_{ＧＳ（ｔｈ）}＜Ｖ_ＢＤ１を満たすオンレベルＶ_ＯＮと、第２トランジスタがオフするオフレベルＶ_ＯＦＦとで切りかえ可能である。 A semiconductor integrated circuit according to one aspect of the present disclosure comprises a first transistor composed of an N-channel native element having a first breakdown voltage and having its source grounded, and a second transistor composed of an N-channel normal element having a source connected to the drain of the first transistor and having a second breakdown voltage greater than the first breakdown voltage. When the gate threshold voltage of the second transistor is VGS _(th) and the first breakdown voltage is _VBD1 , the gate voltage of the second transistor is switchable between an on-level _VON that satisfies _VON - _VGS(th) < _VBD1 and an off-level _VOFF that turns off the second transistor.

本開示の別の態様もまた、半導体集積回路である。この半導体集積回路は、第１耐圧を有するＰチャンネルのネイティブ素子で構成され、ソースが正の電源ラインと接続された第１トランジスタと、第１トランジスタのドレインと接続されたソースを有し、第１耐圧より大きい第２耐圧を有するＰチャンネルのノーマル素子で構成される第２トランジスタと、を備える。正の電源ラインの電圧をＶ_ＬＶ、第２トランジスタのゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}、第１耐圧をＶ_ＢＤ１とするとき、第２トランジスタのゲート電圧が、Ｖ_ＬＶ－（Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}）＜Ｖ_ＢＤ１を満たすオンレベルＶ_ＯＮと、第２トランジスタがオフするオフレベルＶ_ＯＦＦとで切りかえ可能である。 Another aspect of the present disclosure is also a semiconductor integrated circuit. This semiconductor integrated circuit comprises a first transistor composed of a P-channel native element having a first breakdown voltage, with its source connected to a positive power line, and a second transistor composed of a P-channel normal element having a source connected to the drain of the first transistor and having a second breakdown voltage greater than the first breakdown voltage. When the voltage of the positive power line is _VLV , the gate threshold voltage of the second transistor is VGS _(th) , and the first breakdown voltage is _VBD1 , the gate voltage of the second transistor is switchable between an on-level _VON satisfying _VLV - ( _VON + VGS _(th) ) < _VBD1 and an off-level _VOFF where the second transistor is turned off.

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。 Furthermore, any combination of the above components, or any substitution of components or expressions between methods, apparatus, systems, etc., are also valid as embodiments of the present invention or this disclosure. Moreover, the description in this section (means for solving the problem) does not describe all the indispensable features of the present invention; therefore, subcombinations of these described features may also constitute the present invention.

本開示のある態様によれば、低電圧用のネイティブ素子を高電圧領域で使用する際の、リーク電流の低減できる。 According to one aspect of this disclosure, leakage current can be reduced when using a low-voltage native element in a high-voltage region.

図１は、実施形態１に係る半導体集積回路の回路図である。Figure 1 is a circuit diagram of a semiconductor integrated circuit according to Embodiment 1. 図２は、ゲートコントローラの構成例を示す回路図である。Figure 2 is a circuit diagram showing an example of a gate controller configuration. 図３は、実施例１に係る半導体集積回路の回路図である。Figure 3 is a circuit diagram of a semiconductor integrated circuit according to Example 1. 図４は、図３の半導体集積回路の変形例の回路図である。Figure 4 is a circuit diagram of a modified version of the semiconductor integrated circuit shown in Figure 3. 図５は、実施例２に係る半導体集積回路の回路図である。Figure 5 is a circuit diagram of a semiconductor integrated circuit according to Example 2. 図６は、実施例３に係る半導体集積回路の回路図である。Figure 6 is a circuit diagram of the semiconductor integrated circuit according to Example 3. 図７は、実施例４に係る半導体集積回路の回路図である。Figure 7 is a circuit diagram of the semiconductor integrated circuit according to Example 4. 図８は、実施形態２に係る半導体集積回路の回路図である。Figure 8 is a circuit diagram of a semiconductor integrated circuit according to Embodiment 2. 図９は、実施例４に係る半導体集積回路の回路図である。Figure 9 is a circuit diagram of a semiconductor integrated circuit according to Example 4. 図１０は、半導体集積回路の回路図である。Figure 10 is a circuit diagram of a semiconductor integrated circuit.

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。 (Summary of the embodiment)
This section outlines some exemplary embodiments of the present disclosure. This outline is intended to provide a basic understanding of the embodiments and to simplify some concepts of one or more embodiments, serving as a prelude to the more detailed descriptions that follow. It is not intended to limit the scope of the invention or disclosure. This outline is not a comprehensive overview of all possible embodiments, nor is it intended to identify essential elements of all embodiments or to delineate the scope of some or all aspects. For convenience, “one embodiment” may be used to refer to one or more embodiments (examples or variations) disclosed herein.

一実施形態に係る半導体集積回路は、第１耐圧を有するＮチャンネルのネイティブ素子で構成され、ソースが接地されている第１トランジスタと、第１トランジスタのドレインと接続されたソースを有し、第１耐圧より大きい第２耐圧を有するＮチャンネルのノーマル素子で構成される第２トランジスタと、を備える。第２トランジスタのゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}、第１耐圧をＶ_ＢＤ１とするとき、第２トランジスタのゲート電圧が、Ｖ_ＯＮ－Ｖ_{ＧＳ（ｔｈ）}＜Ｖ_ＢＤ１を満たすオンレベルＶ_ＯＮと、第２トランジスタがオフするオフレベルＶ_ＯＦＦとで切りかえ可能である。 A semiconductor integrated circuit according to one embodiment includes a first transistor composed of an N-channel native element having a first breakdown voltage and having its source grounded, and a second transistor composed of an N-channel normal element having a source connected to the drain of the first transistor and having a second breakdown voltage greater than the first breakdown voltage. When the gate threshold voltage of the second transistor is VGS _(th) and the first breakdown voltage is _VBD1 , the gate voltage of the second transistor can be switched between an on-level _VON that satisfies _VON - _VGS(th) < _VBD1 and an off-level _VOFF that turns off the second transistor.

この態様によると、半導体集積回路の動作状態において、第２トランジスタによって、第１トランジスタのドレイン電圧がクランプされ、これにより第１トランジスタのドレインソース間電圧がその耐圧を超えるのを防止できる。半導体集積回路の停止状態においては、第２トランジスタをオフすることにより、第１トランジスタに流れるリーク電流を遮断することができ、半導体集積回路の消費電力を削減できる。 According to this embodiment, in the operating state of the semiconductor integrated circuit, the drain voltage of the first transistor is clamped by the second transistor, thereby preventing the drain-source voltage of the first transistor from exceeding its breakdown voltage. In the stopped state of the semiconductor integrated circuit, the leakage current flowing through the first transistor can be interrupted by turning off the second transistor, thereby reducing the power consumption of the semiconductor integrated circuit.

一実施形態において、半導体集積回路は、第１トランジスタと同じネイティブ素子で構成される差動アンプをさらに備えてもよい。第１トランジスタおよび第２トランジスタは、差動アンプの出力を増幅する出力段に設けられてもよい。 In one embodiment, the semiconductor integrated circuit may further include a differential amplifier composed of the same native elements as the first transistor. The first and second transistors may be provided in an output stage that amplifies the output of the differential amplifier.

一実施形態において、出力段は、第１トランジスタと第２トランジスタのセットを２個、備えるとともに、２個のセットに流れる電流をバランスするカレントミラー回路をさらに備えてもよい。 In one embodiment, the output stage may include two sets of first and second transistors, and further include a current mirror circuit for balancing the current flowing through the two sets.

一実施形態において、出力段は、カレントミラー回路の入力側トランジスタと電源ラインの間に接続された第１スイッチと、カレントミラー回路の出力側トランジスタと電源ラインの間に接続された第２スイッチと、をさらに備えてもよい。 In one embodiment, the output stage may further include a first switch connected between the input transistor of the current mirror circuit and the power supply line, and a second switch connected between the output transistor of the current mirror circuit and the power supply line.

一実施形態において、出力段は、カレントミラー回路の入力側トランジスタおよび出力側トランジスタの共通接続されたゲートと、電源ラインとの間に接続されたスイッチをさらに備えてもよい。 In one embodiment, the output stage may further include a switch connected between the commonly connected gates of the input and output transistors of the current mirror circuit and the power supply line.

一実施形態において、半導体集積回路は、第１耐圧を有するＮチャンネルのネイティブ素子で構成される第３トランジスタをさらに備えてもよい。第３トランジスタのゲートは第１トランジスタのゲートと接続され、第３トランジスタのソースは第１トランジスタのソースと接続され、第３トランジスタのゲートと第３トランジスタのドレインは接続されてもよい。この場合、第３トランジスタと第１トランジスタがカレントミラー回路を構成する。 In one embodiment, the semiconductor integrated circuit may further include a third transistor, which is composed of an N-channel native element having a first breakdown voltage. The gate of the third transistor may be connected to the gate of the first transistor, the source of the third transistor may be connected to the source of the first transistor, and the gate and drain of the third transistor may be connected. In this case, the third transistor and the first transistor constitute a current mirror circuit.

一実施形態において、半導体集積回路は、第３トランジスタのドレインに接続された定電流源をさらに備えてもよい。これにより、定電流源が生成した電流をコピーできる。 In one embodiment, the semiconductor integrated circuit may further include a constant current source connected to the drain of the third transistor. This allows the current generated by the constant current source to be copied.

一実施形態に係る半導体集積回路は、第１耐圧を有するＰチャンネルのネイティブ素子で構成され、ソースが正の電源ラインと接続された第１トランジスタと、第１トランジスタのドレインと接続されたソースを有し、第１耐圧より大きい第２耐圧を有するＰチャンネルのノーマル素子で構成される第２トランジスタと、を備える。正の電源ラインの電圧をＶ_ＬＶ、第２トランジスタのゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}、第１耐圧をＶ_ＢＤ１とするとき、第２トランジスタのゲート電圧が、Ｖ_ＬＶ－（Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}）＜Ｖ_ＢＤ１を満たすオンレベルＶ_ＯＮと、第２トランジスタがオフするオフレベルＶ_ＯＦＦとで切りかえ可能である。 A semiconductor integrated circuit according to one embodiment comprises a first transistor composed of a P-channel native element having a first breakdown voltage, with its source connected to a positive power supply line, and a second transistor composed of a P-channel normal element having a source connected to the drain of the first transistor and having a second breakdown voltage greater than the first breakdown voltage. When the voltage of the positive power supply line is V _LV , the gate threshold voltage of the second transistor is V _GS(th) , and the first breakdown voltage is V _BD1 , the gate voltage of the second transistor can be switched between an on-level V _ON satisfying V _LV - (V _ON + V _GS(th) ) < V _BD1 and an off-level V _OFF where the second transistor is turned off.

一実施形態において、半導体集積回路は、第１耐圧を有するＰチャンネルのネイティブ素子で構成される第３トランジスタをさらに備えてもよい。第３トランジスタのゲートは第１トランジスタのゲートと接続され、第３トランジスタのソースは正の電源ラインと接続され、第３トランジスタのゲートと第３トランジスタのドレインは接続されてもよい。 In one embodiment, the semiconductor integrated circuit may further include a third transistor, which is composed of a P-channel native element having a first breakdown voltage. The gate of the third transistor is connected to the gate of the first transistor, the source of the third transistor is connected to a positive power line, and the gate and drain of the third transistor may be connected.

一実施形態において、半導体集積回路は、第３トランジスタのドレインに接続された定電流源をさらに備えてもよい。 In one embodiment, the semiconductor integrated circuit may further include a constant current source connected to the drain of the third transistor.

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。 (Embodiment)
Preferred embodiments will be described below with reference to the drawings. The same or equivalent components, members, and processes shown in each drawing will be denoted by the same reference numerals, and redundant descriptions will be omitted as appropriate. Furthermore, the embodiments are illustrative and not limiting to the disclosure and invention, and not all features or combinations thereof described in the embodiments are necessarily essential to the disclosure and invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, "a state in which member A is connected to member B" includes not only cases where member A and member B are directly connected physically, but also cases where member A and member B are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions or effects produced by their connection.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, the phrase "the state in which member C is connected (provided) between member A and member B" includes not only cases where member A and member C, or member B and member C, are directly connected, but also cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the function or effect produced by their combination.

（実施形態１）
図１は、実施形態１に係る半導体集積回路１００の回路図である。半導体集積回路１００は、第１電源電圧Ｖ_ＬＶと、それより高い第２電源電圧Ｖ_ＭＶの２つの電源電圧にもとづいて動作する。半導体集積回路１００は、第１電源電圧Ｖ_ＬＶで動作する第１領域１０２と、第２電源電圧Ｖ_ＭＶで動作する第２領域１０４と、を含む。 (Embodiment 1)
Figure 1 is a circuit diagram of a semiconductor integrated circuit 100 according to Embodiment 1. The semiconductor integrated circuit 100 operates based on two power supply voltages: a first power supply voltage V _LV and a second power supply voltage V _MV which is higher than V LV. The semiconductor integrated circuit 100 includes a first region 102 that operates at the first power supply voltage V _LV and a second region 104 that operates at the second power supply voltage V _MV .

たとえば、第１電源電圧Ｖ_ＬＶは１．６Ｖであり、第２電源電圧Ｖ_ＭＶは３．３Ｖである。一例として半導体集積回路１００は、第１領域１０２には主として小信号を扱うアナログ回路が形成され、第２領域１０４には主として大信号を扱うアナログ回路が形成される。別の例において、半導体集積回路１００は、アナログデジタル混載回路であってもよく、この場合、第１領域１０２にはデジタル回路や、小信号を扱うアナログ回路が形成され、第２領域１０４には大信号を扱うアナログ回路が集積化されうる。 For example, the first power supply voltage V _LV is 1.6V and the second power supply voltage V _MV is 3.3V. As an example, in the semiconductor integrated circuit 100, analog circuits that mainly handle small signals are formed in the first region 102, and analog circuits that mainly handle large signals are formed in the second region 104. In another example, the semiconductor integrated circuit 100 may be an analog-digital mixed-signal circuit, in which case digital circuits and analog circuits that handle small signals are formed in the first region 102, and analog circuits that handle large signals may be integrated in the second region 104.

半導体集積回路１００は、基本回路１１０を備える。後述するように、この基本回路１１０は、それ単体で何らかの機能を有するものではなく、その他の回路素子との組み合わせによって、ゲート接地増幅器や、カレントミラー回路などの機能回路を構成する。 The semiconductor integrated circuit 100 includes a basic circuit 110. As will be described later, this basic circuit 110 does not have any function on its own; rather, in combination with other circuit elements, it constitutes functional circuits such as a common-gate amplifier or a current mirror circuit.

基本回路１１０は、第２領域１０４内であって、第１領域１０２との境界に用いることができる。つまり基本回路１１０には、第２電源電圧Ｖ_ＭＶが供給される。この基本回路１１０は、第１トランジスタＭ１および第２トランジスタＭ２を備える。第１トランジスタＭ１は、第１耐圧Ｖ_ＢＤ１を有するＮチャンネルのネイティブ素子で構成され、ソースが接地されている。たとえばネイティブ素子のゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}は、０．１～０．３Ｖ程度である。第１耐圧Ｖ_ＢＤ１は、第１電源電圧Ｖ_ＬＶが供給される第１領域１０２内で使用したときに、正常動作が保証され、かつ信頼性が担保される電圧レベルである。第１トランジスタＭ１のゲートには、第１領域１０２から制御電圧Ｖ_Ｇ１が入力される。 The basic circuit 110 is located within the second region 104 and can be used at the boundary with the first region 102. In other words, the basic circuit 110 is supplied with the second power supply voltage V _MV . This basic circuit 110 includes a first transistor M1 and a second transistor M2. The first transistor M1 is composed of an N-channel native element having a first withstand voltage V _BD1 , and its source is grounded. For example, the gate threshold voltage V _GS(th) of the native element is about 0.1 to 0.3V. The first withstand voltage V _BD1 is a voltage level that ensures normal operation and reliability when used within the first region 102 to which the first power supply voltage V _LV is supplied. A control voltage V _G1 is input to the gate of the first transistor M1 from the first region 102.

上述のように、第１トランジスタＭ１は、第１電源電圧Ｖ_ＬＶの第１領域１０２において使用可能な耐圧Ｖ_ＢＤ１しか有しておらず、第１トランジスタＭ１を第２領域１０４で使用する際には、そのドレインソース間が、耐圧Ｖ_ＢＤ１を超えてはならない。そのために、第１トランジスタＭ１のドレインには、クランプ素子として設けられた第２トランジスタＭ２が接続される。 As described above, the first transistor M1 has a breakdown voltage _VBD1 that is usable in the first region 102 of the first power supply voltage _VLV , and when the first transistor M1 is used in the second region 104, the voltage between its drain and source must not exceed the breakdown voltage _VBD1 . For this reason, a second transistor M2, which is provided as a clamping element, is connected to the drain of the first transistor M1.

第２トランジスタＭ２は、第１耐圧Ｖ_ＢＤ１より大きい第２耐圧Ｖ_ＢＤ２を有するＮチャンネルのノーマル素子で構成される。第２トランジスタＭ２のソースは、第１トランジスタＭ１のドレインと接続されている。第２耐圧Ｖ_ＢＤ２は、第２電源電圧Ｖ_ＭＶが供給される第２領域１０４内で使用したときに、正常動作が保証され、かつ信頼性が担保される電圧レベルである。 The second transistor M2 is an N-channel normal element having a second breakdown voltage _VBD2 that is greater than the first breakdown voltage _VBD1 . The source of the second transistor M2 is connected to the drain of the first transistor M1. The second breakdown voltage _VBD2 is a voltage level that ensures normal operation and reliability when used within the second region 104 to which the second power supply voltage _VMV is supplied.

第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２は、半導体集積回路１００の動作状態に応じて、２つの電圧レベルＶ_ＯＮ，Ｖ_ＯＦＦで切りかえ可能となっている。半導体集積回路１００は、第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２を制御するゲートコントローラ１５０を備えることができる。 The gate voltage V _G2 of the second transistor M2 can be switched between two voltage levels, V _ON and V _OFF , depending on the operating state of the semiconductor integrated circuit 100. The semiconductor integrated circuit 100 may include a gate controller 150 that controls the gate voltage V _G2 of the second transistor M2.

第２トランジスタＭ２のゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}とする。第２トランジスタＭ２のゲート電圧のオンレベルＶ_ＯＮは、不等式（１）を満たすように定められる。
Ｖ_ＯＮ－Ｖ_{ＧＳ（ｔｈ）}＜Ｖ_ＢＤ１ …（１）
変形すると、オンレベルＶ_ＯＮは、不等式（２）を満たしている。
Ｖ_ＯＮ＜Ｖ_ＢＤ１＋Ｖ_{ＧＳ（ｔｈ）} …（２） Let VGS _(th) be the gate threshold voltage of the second transistor M2. The on-level _VON of the gate voltage of the second transistor M2 is determined to satisfy inequality (1).
V _ON -V _GS(th) <V _BD1 ...(1)
When rearranged, the on-level V _ON satisfies inequality (2).
V _ON <V _BD1 +V _GS(th) ...(2)

たとえばオンレベルＶ_ＯＮは、第１電源電圧Ｖ_ＬＶと等しい電圧とすることができ、これにより第２トランジスタＭ２のゲート電圧の生成のための回路構成を簡素化できる。 For example, the on-level voltage V _ON can be set to a voltage equal to the first power supply voltage V _LV , thereby simplifying the circuit configuration for generating the gate voltage of the second transistor M2.

また第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２のオフレベルＶ_ＯＦＦは、第２トランジスタＭ２がオフするレベルである。たとえば、オフレベルＶ_ＯＦＦは、第１トランジスタＭ１のソース電圧、すなわち接地電圧（０Ｖ）とすることができる。これにより第２トランジスタＭ２のゲート電圧の生成のための回路構成を簡素化できる。 Furthermore, the off-level V _OFF of the gate voltage V _G2 of the second transistor M2 is the level at which the second transistor M2 turns off. For example, the off-level V _OFF can be the source voltage of the first transistor M1, i.e., the ground voltage (0V). This simplifies the circuit configuration for generating the gate voltage of the second transistor M2.

図２は、ゲートコントローラ１５０の構成例を示す回路図である。ゲートコントローラ１５０は、スイッチＳＷ１１、ＳＷ１２を含む。スイッチＳＷ１１がオン、スイッチＳＷ１２がオフのとき、第２トランジスタＭ２のゲートには、オン電圧Ｖ_ＯＮとして、電源電圧Ｖ_ＭＶが供給される。反対に、スイッチＳＷ１１がオフ、スイッチＳＷ１２がオンのとき、第２トランジスタＭ２のゲートには、オフ電圧Ｖ_ＯＦＦとして、接地電圧Ｖ_ＧＮＤが供給される。スイッチＳＷ１１とＳＷ１２は、ＣＭＯＳインバータであってもよい。ゲートコントローラ１５０は、イネーブル信号ＥＮに応じて、スイッチＳＷ１１，ＳＷ２のオン、オフを相補的に切りかえてもよい。 Figure 2 is a circuit diagram showing an example configuration of the gate controller 150. The gate controller 150 includes switches SW11 and SW12. When switch SW11 is ON and switch SW12 is OFF, the power supply voltage V _MV is supplied to the gate of the second transistor M2 as the ON voltage V _ON . Conversely, when switch SW11 is OFF and switch SW12 is ON, the ground voltage V _GND is supplied to the gate of the second transistor M2 as the OFF voltage V _OFF . Switches SW11 and SW12 may be CMOS inverters. The gate controller 150 may complementarily switch the ON and OFF states of switches SW11 and SW2 in response to the enable signal EN.

以上が半導体集積回路１００の構成である。続いてその動作を説明する。 The above describes the configuration of the semiconductor integrated circuit 100. Next, its operation will be explained.

半導体集積回路１００の通常動作時において、第２トランジスタＭ２のゲートには、オンレベルＶ_ＯＮが供給される。このとき、第２トランジスタＭ２は、クランプ回路として機能し、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１（つまりドレインソース間電圧Ｖ_ＤＳ１）は、Ｖ_ＯＮ－Ｖ_{ＧＳ（ｔｈ）}を超えないようにクランプされる。その結果、不等式（３）が成り立つ。
Ｖ_Ｄ１＝Ｖ_ＤＳ１＜Ｖ_ＯＮ－Ｖ_{ＧＳ（ｔｈ）} …（３） During normal operation of the semiconductor integrated circuit 100, an on-level V _ON is supplied to the gate of the second transistor M2. At this time, the second transistor M2 functions as a clamp circuit, and the drain voltage V _D1 of the first transistor M1 (i.e., the drain-source voltage V _DS1 ) is clamped so as not to exceed V _ON - V _GS(th) . As a result, inequality (3) holds.
V _D1 = V _DS1 <V _ON -V _GS(th) ...(3)

不等式（１）および（３）から、不等式（４）が成立する。
Ｖ_Ｄ１＝Ｖ_ＤＳ１＜Ｖ_ＢＤ１ …（４）
つまり、第１トランジスタＭ１のドレインソース間電圧Ｖ_ＤＳ１を、耐圧Ｖ_ＢＤ１より低い範囲に抑えることができる。 From inequalities (1) and (3), inequality (4) holds.
V _D1 = V _DS1 < V _BD1 (4)
In other words, the drain-source voltage V _DS1 of the first transistor M1 can be kept below the breakdown voltage V _BD1 .

半導体集積回路１００の停止状態（たとえばスタンバイ状態やスリープ状態、一部的な機能停止状態などを含みうる）において、第１トランジスタＭ１のゲート電圧Ｖ_Ｇ１は０Ｖとなり、第１トランジスタＭ１はオフ状態となる。ところが、第１トランジスタＭ１はネイティブ素子であるから、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}が低い。したがって、ゲートソース間電圧が０Ｖであっても、ドレインソース間に無視できないリーク電流が流れてしまう。 In a stopped state of the semiconductor integrated circuit 100 (which may include a standby state, sleep state, or partially disabled state), the gate voltage V _G1 of the first transistor M1 becomes 0V, and the first transistor M1 is in the off state. However, since the first transistor M1 is a native element, its gate threshold voltage V _GS(th) is low. Therefore, even if the gate-source voltage is 0V, a non-negligible leakage current flows between the drain and source.

この停止状態において、第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２は、オフレベルＶ_ＯＦＦに切りかえられる。第２トランジスタＭ２は、大きなゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}を有するノーマル素子であるから、ゲートソース間電圧を０Ｖとすれば、確実にオフとなり、電流経路を遮断できる。これにより、第１トランジスタＭ１のリーク電流を、第２トランジスタＭ２によって遮断することができ、停止状態における基本回路１１０の消費電力を削減できる。 In this stopped state, the gate voltage V _G2 of the second transistor M2 is switched to the off level V _OFF . Since the second transistor M2 is a normal element with a large gate threshold voltage V _GS(th) , setting the gate-source voltage to 0V will reliably turn it off and interrupt the current path. As a result, the leakage current of the first transistor M1 can be interrupted by the second transistor M2, and the power consumption of the basic circuit 110 in the stopped state can be reduced.

以下、半導体集積回路１００の具体的な実施例を説明する。 The following describes a specific example of the semiconductor integrated circuit 100.

（実施例１）
図３は、実施例１に係る半導体集積回路１００Ａの回路図である。半導体集積回路１００Ａは、オペアンプを含む。オペアンプは、初段の差動アンプ１２０と、後段の出力段（増幅段ともいう）１３０を備える。差動アンプ１２０は、第１領域１０２に形成される。差動アンプ１２０は、第１トランジスタＭ１と同様に、耐圧Ｖ_ＢＤ１を有するネイティブ素子で構成される。具体的には差動アンプ１２０は、入力差動対１２２、負荷回路１２４、テイル電流源１２６、スイッチＳＷ１～ＳＷ３を含む。入力差動対１２２は、トランジスタＭ１１，Ｍ１２を含む。負荷回路１２４はトランジスタＭ１３，Ｍ１４を含む。テイル電流源１２６はＭ１５を含む。第１スイッチＳＷ１は、オペアンプの動作状態においてオンであり、オペアンプの停止状態においてオフである。また第２スイッチＳＷ２および第３スイッチＳＷ３は、オペアンプの動作状態においてオフであり、オペアンプの停止状態においてオンである。 (Example 1)
Figure 3 is a circuit diagram of a semiconductor integrated circuit 100A according to Embodiment 1. The semiconductor integrated circuit 100A includes an operational amplifier. The operational amplifier comprises a first-stage differential amplifier 120 and a subsequent output stage (also called an amplification stage) 130. The differential amplifier 120 is formed in the first region 102. The differential amplifier 120 is composed of native elements having a breakdown voltage _VBD1 , similar to the first transistor M1. Specifically, the differential amplifier 120 includes an input differential pair 122, a load circuit 124, a tail current source 126, and switches SW1 to SW3. The input differential pair 122 includes transistors M11 and M12. The load circuit 124 includes transistors M13 and M14. The tail current source 126 includes M15. The first switch SW1 is on when the operational amplifier is operating and off when the operational amplifier is stopped. Furthermore, the second switch SW2 and the third switch SW3 are off when the operational amplifier is operating and on when the operational amplifier is stopped.

出力段１３０は、２個の基本回路１１０＿１，１１０＿２、カレントミラー回路１３２、スイッチＳＷ４，ＳＷ５を含む。２個の基本回路１１０＿１，１１０＿２はそれぞれ、第１トランジスタＭ１、第２トランジスタＭ２を含み、図１の基本回路１１０と同じ構成を有する。基本回路１１０＿１の第１トランジスタＭ１のゲートには、差動アンプ１２０の差動信号の一方が入力され、基本回路１１０＿２の第１トランジスタＭ１のゲートには、差動アンプ１２０の差動信号の他方が入力される。 The output stage 130 includes two basic circuits 110_1 and 110_2, a current mirror circuit 132, and switches SW4 and SW5. The two basic circuits 110_1 and 110_2 each include a first transistor M1 and a second transistor M2, respectively, and have the same configuration as the basic circuit 110 in Figure 1. One of the differential signals from the differential amplifier 120 is input to the gate of the first transistor M1 of basic circuit 110_1, and the other of the differential signals from the differential amplifier 120 is input to the gate of the first transistor M1 of basic circuit 110_2.

カレントミラー回路１３２は、トランジスタＭ２１，Ｍ２２を含む。トランジスタＭ２１，Ｍ２２は、第２トランジスタＭ２と同様に、耐圧Ｖ_ＢＤ２を有するノーマル素子で構成される。なお、スイッチＳＷ４およびＳＷ５によって、トランジスタＭ２１，Ｍ２２を含む経路の電流は遮断可能であるため、トランジスタＭ２１，Ｍ２２をネイティブ素子で構成してもよい。 The current mirror circuit 132 includes transistors M21 and M22. Transistors M21 and M22 are composed of normal elements with a breakdown voltage _VBD2 , similar to the second transistor M2. Note that since the current in the path including transistors M21 and M22 can be interrupted by switches SW4 and SW5, transistors M21 and M22 may also be composed of native elements.

基本回路１１０＿１に着目すると、トランジスタＭ１とトランジスタＭ２１の組み合わせは、ソース接地増幅器と把握できる。同様に基本回路１１０＿２に着目すると、トランジスタＭ１とトランジスタＭ２２の組み合わせは、ソース接地増幅器と把握できる。 Focusing on basic circuit 110_1, the combination of transistors M1 and M21 can be understood as a common-source amplifier. Similarly, focusing on basic circuit 110_2, the combination of transistors M1 and M22 can be understood as a common-source amplifier.

基本回路１１０＿２の第２トランジスタＭ２と、トランジスタＭ２２の接続ノードが、オペアンプの出力となる。オペアンプを差動出力とする場合、基本回路１１０＿１の第２トランジスタＭ２と、トランジスタＭ２１の接続ノードも出力となる。第４スイッチＳＷ４および第５スイッチＳＷ５は、オペアンプの動作状態においてオンであり、オペアンプの停止状態においてオフである。 The connection node between the second transistor M2 and transistor M22 in basic circuit 110_2 becomes the output of the operational amplifier. When the operational amplifier is configured for differential output, the connection node between the second transistor M2 and transistor M21 in basic circuit 110_1 also becomes an output. The fourth switch SW4 and the fifth switch SW5 are on when the operational amplifier is operating and off when the operational amplifier is stopped.

以上が半導体集積回路１００Ａの構成である。この半導体集積回路１００Ａでは、オペアンプの停止状態において、第４スイッチＳＷ４、第５スイッチＳＷ５がオフするため、電源端子（電源ライン）Ｖ_ＭＶから流れるリーク電流を遮断できる。ただし、第４スイッチＳＷ４および第５スイッチＳＷ５のみでは、オペアンプの出力端子ＯＵＴから流入するリーク電流を遮断することができない。そこでクランプ回路として設けられた第２トランジスタＭ２をオフすることにより、出力端子から流入するリーク電流を遮断することができる。 The above describes the configuration of the semiconductor integrated circuit 100A. In this semiconductor integrated circuit 100A, when the operational amplifier is stopped, the fourth switch SW4 and the fifth switch SW5 are turned off, thereby blocking the leakage current flowing from the power supply terminal (power supply line) V _MV . However, the fourth switch SW4 and the fifth switch SW5 alone cannot block the leakage current flowing in from the output terminal OUT of the operational amplifier. Therefore, by turning off the second transistor M2, which is provided as a clamp circuit, the leakage current flowing in from the output terminal can be blocked.

図４は、図３の半導体集積回路１００Ａの変形例の回路図である。図４の半導体集積回路１００Ａは、図３のスイッチＳＷ４，ＳＷ５に代えて、スイッチＳＷ４ｂを備える。このスイッチＳＷ４ｂは、トランジスタＭ２１のゲートソース間に接続されており、オペアンプの停止状態においてオンとなる。この構成では、図３の半導体集積回路１００Ａに比べてスイッチの個数を１個減らすことができる。 Figure 4 is a circuit diagram of a modified version of the semiconductor integrated circuit 100A shown in Figure 3. The semiconductor integrated circuit 100A in Figure 4 includes switch SW4b instead of switches SW4 and SW5 in Figure 3. This switch SW4b is connected between the gate and source of transistor M21 and is turned on when the operational amplifier is stopped. This configuration reduces the number of switches by one compared to the semiconductor integrated circuit 100A in Figure 3.

（実施例２）
図５は、実施例２に係る半導体集積回路１００Ｂの回路図である。半導体集積回路１００Ｂも、図３の半導体集積回路１００Ａと同様にオペアンプを含み、差動アンプ１２０および出力段１３０を含む。この実施例では負荷回路１２４は、カレントミラー回路である。出力段１３０は、１個の基本回路１１０、電流源１３４、スイッチＳＷ５を含む。基本回路１１０の第１トランジスタＭ１のゲートには、差動アンプ１２０のトランジスタＭ１２とＭ１４の接続ノードの電圧が印加される。電流源１３４は、定電流が流れるようにバイアスされるトランジスタＭ２２を含む。このオペアンプにおいても、図３の半導体集積回路１００Ａと同様の効果が得られる。つまり、オペアンプの具体的な構成は、図３や図５に示したものに限定されない。 (Example 2)
Figure 5 is a circuit diagram of semiconductor integrated circuit 100B according to Embodiment 2. Like the semiconductor integrated circuit 100A in Figure 3, semiconductor integrated circuit 100B also includes an operational amplifier, a differential amplifier 120, and an output stage 130. In this embodiment, the load circuit 124 is a current mirror circuit. The output stage 130 includes a basic circuit 110, a current source 134, and a switch SW5. The gate of the first transistor M1 of the basic circuit 110 is supplied with the voltage from the connection node between transistors M12 and M14 of the differential amplifier 120. The current source 134 includes a transistor M22 that is biased to supply a constant current. The same effects as those of semiconductor integrated circuit 100A in Figure 3 can be obtained with this operational amplifier. In other words, the specific configuration of the operational amplifier is not limited to those shown in Figures 3 and 5.

図５において、スイッチＳＷ５を省略し、電源ラインＶ_ＭＶと、トランジスタＭ２２のゲートの間に、スイッチＳＷ５ｂを設けて、オペアンプの停止状態において、スイッチＳＷ５ｂをオンするようにしてもよい。 In Figure 5, switch SW5 may be omitted, and switch SW5b may be provided between the power supply line V _MV and the gate of transistor M22, so that switch SW5b is turned on when the operational amplifier is stopped.

（実施例３）
図６は、実施例３に係る半導体集積回路１００Ｃの回路図である。半導体集積回路１００Ｃは、基本回路１１０に加えて、基準電流源１４０、スイッチＳＷ６、第３トランジスタＭ３およびカレントミラー回路１４２、スイッチＳＷ７を備える。 (Example 3)
Figure 6 is a circuit diagram of the semiconductor integrated circuit 100C according to Embodiment 3. In addition to the basic circuit 110, the semiconductor integrated circuit 100C includes a reference current source 140, a switch SW6, a third transistor M3, a current mirror circuit 142, and a switch SW7.

第３トランジスタＭ３は、第１トランジスタＭ１と同様に、耐圧Ｖ_ＢＤ１をＮチャンネルの有するネイティブ素子で構成される。第３トランジスタＭ３は第１トランジスタＭ１とともに、カレントミラー回路１４４を構成する。具体的には、第３トランジスタＭ３のゲートドレインが結線され、第３トランジスタＭ３のゲート電圧が、第１トランジスタＭ１のゲートに供給される。第３トランジスタＭ３のドレインには、スイッチＳＷ６を介して、基準電流源１４０が接続される。基準電流源１４０が生成する基準電流Ｉ_ＲＥＦは、カレントミラー回路１４４によってコピーされ、折り返され、第１トランジスタＭ１および第２トランジスタＭ２には、基準電流Ｉ_ＲＥＦに比例した定電流Ｉｃが流れる。カレントミラー回路１４２は、トランジスタＭ３１，Ｍ３２を含んでおり、定電流Ｉｃをコピーし、折り返す。カレントミラー回路１４２の出力電流は、バイアス電流Ｉ_ＢＩＡＳとして、第２領域１０４内の図示しない回路ブロックに供給される。たとえば、トランジスタＭ３２は、図５のトランジスタＭ２２（電流源１３４）に対応付けることができる。スイッチＳＷ７は、トランジスタＭ３１のゲートソース間に接続される。 The third transistor M3, like the first transistor M1, is composed of a native element with an N-channel breakdown voltage _VBD1 . The third transistor M3, together with the first transistor M1, constitutes a current mirror circuit 144. Specifically, the gate and drain of the third transistor M3 are connected, and the gate voltage of the third transistor M3 is supplied to the gate of the first transistor M1. A reference current source 140 is connected to the drain of the third transistor M3 via a switch SW6. The reference current _IREF generated by the reference current source 140 is copied and folded back by the current mirror circuit 144, and a constant current Ic proportional to the reference current _IREF flows through the first transistor M1 and the second transistor M2. The current mirror circuit 142 includes transistors M31 and M32, which copy and fold back the constant current Ic. The output current of the current mirror circuit 142 is supplied as a bias current _IBIAS to a circuit block (not shown) in the second region 104. For example, transistor M32 can be associated with transistor M22 (current source 134) in Figure 5. Switch SW7 is connected between the gate and source of transistor M31.

半導体集積回路１００Ｃの動作状態において、スイッチＳＷ６はオン、スイッチＳＷ７はオフされる。これにより、第１領域１０２の基準電流源１４０が生成した基準電流Ｉ_ＲＥＦに比例したバイアス電流Ｉ_ＢＩＡＳを、第２領域１０４の内部で使用することができる。 In the operating state of the semiconductor integrated circuit 100C, switch SW6 is ON and switch SW7 is OFF. This allows the bias current I _BIAS , which is proportional to the reference current I _REF generated by the reference current source 140 in the first region 102, to be used inside the second region 104.

半導体集積回路１００Ｃの停止状態においては、スイッチＳＷ６がオフ、スイッチＳＷ７はオンされる。 When the semiconductor integrated circuit 100C is stopped, switch SW6 is off and switch SW7 is on.

（実施例４）
図７は、実施例４に係る半導体集積回路１００Ｄの回路図である。半導体集積回路１００Ｄは、図６の半導体集積回路１００Ｃのカレントミラー回路１４２およびスイッチＳＷ７に代えて、抵抗Ｒ１を備える。 (Example 4)
Figure 7 is a circuit diagram of the semiconductor integrated circuit 100D according to Embodiment 4. The semiconductor integrated circuit 100D includes a resistor R1 in place of the current mirror circuit 142 and switch SW7 of the semiconductor integrated circuit 100C in Figure 6.

抵抗Ｒ１は、基本回路１１０と電源ラインＶ_ＭＶの間の、定電流Ｉｃの経路上に設けられる。抵抗Ｒ１は、拡散抵抗であってもよいし、ＭＯＳ抵抗であってもよい。この抵抗Ｒ１には、電圧降下Ｉｃ×Ｒ１が発生する。抵抗Ｒ１と基本回路１１０の接続ノードの電圧Ｖ_ＲＥＧは、Ｖ_ＭＶ－Ｉｃ×Ｒ１となる。Ｉｃ×Ｒ１は定電圧となるから、電圧Ｖ_ＲＥＧは、電源電圧Ｖ_ＭＶよりも所定電圧幅、低い定電圧となる。 Resistor R1 is placed on the path of the constant current Ic between the basic circuit 110 and the power supply line V _MV . Resistor R1 may be a diffusion resistor or a MOS resistor. A voltage drop of Ic × R1 occurs across this resistor R1. The voltage V _REG at the connection node between resistor R1 and the basic circuit 110 is V _MV - Ic × R1. Since Ic × R1 is a constant voltage, the voltage V _REG is a constant voltage that is lower than the power supply voltage V _MV by a predetermined voltage range.

（実施形態２）
図８は、実施形態２に係る半導体集積回路２００の回路図である。実施形態１およびそれに関連する実施例１～３では、第１トランジスタＭ１および第２トランジスタＭ２がＮチャンネルＭＯＳＦＥＴであったが、実施形態２では、それらがＰチャンネルＭＯＳＦＥＴで構成される。 (Embodiment 2)
Figure 8 is a circuit diagram of a semiconductor integrated circuit 200 according to Embodiment 2. In Embodiment 1 and related Embodiments 1 to 3, the first transistor M1 and the second transistor M2 were N-channel MOSFETs, but in Embodiment 2, they are composed of P-channel MOSFETs.

半導体集積回路２００は、正の電源電圧Ｖ_ＬＶ、負の電源電圧－Ｖ_ＤＤおよび接地電圧Ｖ_ＧＮＤにもとづいて。 The semiconductor integrated circuit 200 is based on a positive power supply voltage V _LV , a negative power supply voltage - _DD , and a ground voltage V _GND .

半導体集積回路２００は、正の電源電圧Ｖ_ＬＶで動作する第１領域２０２と、負の電源電圧－Ｖ_ＤＤで動作する第２領域２０４と、を含む。第２領域２０４には、負電源で動作する負電源ブロック２０６が設けられる。 The semiconductor integrated circuit 200 includes a first region 202 that operates with a positive power supply voltage _VLV and a second region 204 that operates with a negative power supply voltage _-VDD . The second region 204 is provided with a negative power supply block 206 that operates with a negative power supply.

たとえば、正の電源電圧Ｖ_ＬＶは１．６Ｖであり、負の電源電圧－Ｖ_ＤＤは、－Ｖ_ＤＤ＝－Ｖ_ＬＶ＝１．６Ｖである。 For example, the positive power supply voltage V _LV is 1.6V, and the negative power supply voltage -V _DD is -V _DD = -V _LV = 1.6V.

半導体集積回路２００は、基本回路２１０を備える。実施形態１と同様に、基本回路２１０は、それ単体で何らかの機能を有するものではなく、その他の回路素子との組み合わせによって、ゲート接地増幅器や、カレントミラー回路などの機能回路を構成する。 The semiconductor integrated circuit 200 includes a basic circuit 210. Similar to Embodiment 1, the basic circuit 210 does not have any function on its own, but rather, in combination with other circuit elements, constitutes a functional circuit such as a gate-grounded amplifier or a current mirror circuit.

基本回路２１０は、第２領域２０４内であって、負電源ブロック２０６と第１領域２０２との境界に用いることができる。つまり基本回路２１０は、正の電源ラインＶ_ＬＶと負の電源ライン－Ｖ_ＤＤの間に設けられる。この基本回路２１０は、第１トランジスタＭ１および第２トランジスタＭ２を備える。第１トランジスタＭ１は、第１耐圧Ｖ_ＢＤ１を有するＰチャンネルのネイティブ素子で構成され、ソースが、正の電源ラインＶ_ＬＶと接続されている。第１耐圧Ｖ_ＢＤ１は、正の電源電圧Ｖ_ＬＶが供給される第１領域２０２内で使用したときに、正常動作が保証され、かつ信頼性が担保される電圧レベルである。第１トランジスタＭ１のゲートには、第１領域２０２から制御電圧Ｖ_Ｇ１が入力される。 The basic circuit 210 is located within the second region 204 and can be used at the boundary between the negative power supply block 206 and the first region 202. In other words, the basic circuit 210 is located between the positive power supply line _VLV and the negative power supply line _-VDD . This basic circuit 210 comprises a first transistor M1 and a second transistor M2. The first transistor M1 is a P-channel native element having a first withstand voltage _VBD1 , and its source is connected to the positive power supply line _VLV . The first withstand voltage _VBD1 is a voltage level that ensures normal operation and reliability when used within the first region 202, where the positive power supply voltage _VLV is supplied. A control voltage _VG1 is input to the gate of the first transistor M1 from the first region 202.

第１トランジスタＭ１のドレインには、クランプ素子として第２トランジスタＭ２が接続される。第２トランジスタＭ２は、第１耐圧Ｖ_ＢＤ１より大きい第２耐圧Ｖ_ＢＤ２を有するＰチャンネルのノーマル素子で構成される。第２トランジスタＭ２のソースは、第１トランジスタＭ１のドレインと接続されている。第２耐圧Ｖ_ＢＤ２は、正の電源電圧Ｖ_ＬＶと負の電源電圧－Ｖ_ＤＤの電位差Ｖ_ＬＶ＋Ｖ_ＤＤに相当する電圧が印加されたときに、正常動作が保証され、かつ信頼性が担保される電圧レベルである。 A second transistor M2 is connected to the drain of the first transistor M1 as a clamping element. The second transistor M2 is a P-channel normal element having a second breakdown voltage _VBD2 that is greater than the first breakdown voltage _VBD1 . The source of the second transistor M2 is connected to the drain of the first transistor M1. The second breakdown voltage _VBD2 is a voltage level at which normal operation is guaranteed and reliability is ensured when a voltage equivalent to the potential _difference _VLV + _VDD between the positive power supply voltage _VLV and the negative power supply voltage -VDD is applied.

第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２は、半導体集積回路２００の動作状態に応じて、２つの電圧レベルＶ_ＯＮ，Ｖ_ＯＦＦで切りかえ可能となっている。第２トランジスタＭ２のゲートしきい値電圧をＶ_{ＧＳ（ｔｈ）}とする。第２トランジスタＭ２のゲート電圧のオンレベル（オンレベルともいう）Ｖ_ＯＮは、不等式（５）を満たすように定められる。
Ｖ_ＬＶ－（Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}）＜Ｖ_ＢＤ１ …（５）
変形すると、オンレベルＶ_ＯＮは、不等式（６）を満たしている。
Ｖ_ＯＮ＞Ｖ_ＬＶ－Ｖ_{ＧＳ（ｔｈ）}－Ｖ_ＢＤ１ …（６） The gate voltage V _G2 of the second transistor M2 can be switched between two voltage levels V _ON and V _OFF depending on the operating state of the semiconductor integrated circuit 200. The gate threshold voltage of the second transistor M2 is V _GS(th) . The on-level (also called on-level) V _ON of the gate voltage of the second transistor M2 is determined to satisfy inequality (5).
V _LV -(V _ON +V _GS(th) )<V _BD1 ...(5)
When rearranged, the on-level V _ON satisfies inequality (6).
V _ON >V _LV -V _GS(th) -V _BD1 ...(6)

たとえばオンレベルＶ_ＯＮは、接地電圧Ｖ_ＧＮＤとすることができ、これにより第２トランジスタＭ２のゲート電圧の生成のための回路構成を簡素化できる。 For example, the on-level voltage V _ON can be set to the ground voltage V _GND , which simplifies the circuit configuration for generating the gate voltage of the second transistor M2.

また第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２のオフレベルＶ_ＯＦＦは、第２トランジスタＭ２がオフするレベルである。たとえば、オフレベルＶ_ＯＦＦは、正の電源電圧Ｖ_ＬＶとすることができる。これにより第２トランジスタＭ２のゲート電圧の生成のための回路構成を簡素化できる。 Furthermore, the off-level V _OFF of the gate voltage V _G2 of the second transistor M2 is the level at which the second transistor M2 turns off. For example, the off-level V _OFF can be a positive power supply voltage V _LV . This simplifies the circuit configuration for generating the gate voltage of the second transistor M2.

以上が半導体集積回路２００の構成である。続いてその動作を説明する。 The above describes the configuration of the semiconductor integrated circuit 200. Next, its operation will be explained.

半導体集積回路２００の通常動作時において、第２トランジスタＭ２のゲートには、オンレベルＶ_ＯＮが供給される。このとき、第２トランジスタＭ２は、クランプ回路として機能し、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１は、Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}より低くならないようにクランプされる。その結果、第１トランジスタＭ１のドレインソース間電圧Ｖ_ＤＳ１は、Ｖ_ＬＶ－（Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}）を超えないようにクランプされ、このとき不等式（７）が成り立つ。
Ｖ_ＤＳ１＜Ｖ_ＬＶ－（Ｖ_ＯＮ＋Ｖ_{ＧＳ（ｔｈ）}） …（７） During normal operation of the semiconductor integrated circuit 200, an on-level V _ON is supplied to the gate of the second transistor M2. At this time, the second transistor M2 functions as a clamping circuit, and the drain voltage V _D1 of the first transistor M1 is clamped so as not to fall below V _ON + V _GS(th) . As a result, the drain-source voltage V _DS1 of the first transistor M1 is clamped so as not to exceed V _LV - (V _ON + V _GS(th) ), and inequality (7) holds at this time.
V _DS1 <V _LV -(V _ON +V _GS(th) )...(7)

不等式（５）および（７）から、不等式（７）が成立する。
Ｖ_Ｄ１＜Ｖ_ＢＤ１ …（７）
つまり、第１トランジスタＭ１のドレインソース間電圧Ｖ_ＤＳ１を、耐圧Ｖ_ＢＤ１より低い範囲に抑えることができる。 From inequalities (5) and (7), inequality (7) holds.
V _D1 <V _BD1 ...(7)
In other words, the drain-source voltage V _DS1 of the first transistor M1 can be kept below the breakdown voltage V _BD1 .

半導体集積回路２００の停止状態（たとえばスタンバイ状態やスリープ状態、一部的な機能停止状態などを含みうる）において、第１トランジスタＭ１のゲート電圧Ｖ_Ｇ１は電源電圧Ｖ_ＬＶとなり、第１トランジスタＭ１はオフ状態となる。ところが、第１トランジスタＭ１はネイティブ素子であるから、ゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}が低い。したがって、ゲートソース間電圧が０Ｖであっても、ドレインソース間に無視できないリーク電流が流れてしまう。 In a stopped state of the semiconductor integrated circuit 200 (which may include a standby state, sleep state, or partially disabled state), the gate voltage V _G1 of the first transistor M1 becomes the power supply voltage V _LV , and the first transistor M1 is in the off state. However, since the first transistor M1 is a native element, its gate threshold voltage V _GS(th) is low. Therefore, even if the gate-source voltage is 0V, a non-negligible leakage current flows between the drain and source.

この停止状態において、第２トランジスタＭ２のゲート電圧Ｖ_Ｇ２は、オフレベルＶ_ＯＦＦに切りかえられる。第２トランジスタＭ２は、大きなゲートしきい値電圧Ｖ_{ＧＳ（ｔｈ）}を有するノーマル素子であるから、ゲートソース間電圧を０Ｖとすれば、確実にオフとなり、電流経路を遮断できる。これにより、第１トランジスタＭ１のリーク電流を、第２トランジスタＭ２によって遮断することができ、停止状態における基本回路２１０の消費電力を削減できる。 In this stopped state, the gate voltage V _G2 of the second transistor M2 is switched to the off level V _OFF . Since the second transistor M2 is a normal element with a large gate threshold voltage V _GS(th) , setting the gate-source voltage to 0V will reliably turn it off and interrupt the current path. As a result, the leakage current of the first transistor M1 can be interrupted by the second transistor M2, and the power consumption of the basic circuit 210 in the stopped state can be reduced.

以下、半導体集積回路２００の具体的な実施例を説明する。 The following describes a specific example of the semiconductor integrated circuit 200.

（実施例４）
図９は、実施例４に係る半導体集積回路２００Ａの回路図である。この半導体集積回路２００Ａは、図６の半導体集積回路１００Ｃを天地反転した構成と把握できる。 (Example 4)
Figure 9 is a circuit diagram of the semiconductor integrated circuit 200A according to Embodiment 4. This semiconductor integrated circuit 200A can be understood as having the same configuration as the semiconductor integrated circuit 100C in Figure 6, but inverted.

半導体集積回路２００Ａは、基本回路２１０に加えて、基準電流源２４０、スイッチＳＷ６、第３トランジスタＭ３およびカレントミラー回路２４２、スイッチＳＷ７を備える。 The semiconductor integrated circuit 200A includes, in addition to the basic circuit 210, a reference current source 240, a switch SW6, a third transistor M3, a current mirror circuit 242, and a switch SW7.

第３トランジスタＭ３は、第１トランジスタＭ１と同様に、耐圧Ｖ_ＢＤ１を有するＰチャンネルのネイティブ素子で構成される。第３トランジスタＭ３は第１トランジスタＭ１とともに、カレントミラー回路２４４を構成する。具体的には、第３トランジスタＭ３のゲートドレインが結線され、第３トランジスタＭ３のゲート電圧が、第１トランジスタＭ１のゲートに供給される。第３トランジスタＭ３のドレインには、スイッチＳＷ６を介して、基準電流源２４０が接続される。基準電流源２４０が生成する基準電流Ｉ_ＲＥＦは、カレントミラー回路２４４によってコピーされ、折り返され、第１トランジスタＭ１および第２トランジスタＭ２には、基準電流Ｉ_ＲＥＦに比例した定電流Ｉｃが流れる。この定電流Ｉｃは負電源ブロック２０６に供給される。 The third transistor M3, like the first transistor M1, is composed of a P-channel native element with a breakdown voltage _VBD1 . The third transistor M3, together with the first transistor M1, constitutes a current mirror circuit 244. Specifically, the gate and drain of the third transistor M3 are connected, and the gate voltage of the third transistor M3 is supplied to the gate of the first transistor M1. A reference current source 240 is connected to the drain of the third transistor M3 via a switch SW6. The reference current _IREF generated by the reference current source 240 is copied and folded back by the current mirror circuit 244, and a constant current Ic proportional to the reference current _IREF flows through the first transistor M1 and the second transistor M2. This constant current Ic is supplied to the negative power supply block 206.

負電源ブロック２０６は、カレントミラー回路２４２および機能ブロック２０８を含む。カレントミラー回路２４２は、トランジスタＭ３１，Ｍ３２を含んでおり、定電流Ｉｃをコピーし、折り返す。カレントミラー回路２４２の出力電流は、バイアス電流Ｉ_ＢＩＡＳとして、機能ブロック２０８に供給される。スイッチＳＷ７は、トランジスタＭ３１のゲートソース間に接続される。 The negative power supply block 206 includes a current mirror circuit 242 and a functional block 208. The current mirror circuit 242 includes transistors M31 and M32, which copy and fold back a constant current Ic. The output current of the current mirror circuit 242 is supplied to the functional block 208 as a bias current I _BIAS . Switch SW7 is connected between the gate and source of transistor M31.

半導体集積回路２００Ａの動作状態において、スイッチＳＷ６はオン、スイッチＳＷ７はオフされる。これにより、第１領域２０２の基準電流源２４０が生成した基準電流Ｉ_ＲＥＦに比例したバイアス電流Ｉ_ＢＩＡＳを、第２領域２０４の内部で使用することができる。 In the operating state of the semiconductor integrated circuit 200A, switch SW6 is ON and switch SW7 is OFF. This allows the bias current I _BIAS , which is proportional to the reference current I _REF generated by the reference current source 240 in the first region 202, to be used inside the second region 204.

（用途）
図１０は、半導体集積回路３００の回路図である。半導体集積回路３００は、電源管理ＩＣ（Integrated Circuit）であり、複数チャンネル（ここでは３チャンネル）ＣＨ１～ＣＨ３の電源回路３１０＿１～３１０＿３、インタフェース回路３１２、内部レギュレータ３１４、シーケンサ３１６、基準電流源３１８などを備える。第１チャンネルＣＨ１と第２チャンネルＣＨ２の電源回路３１０＿１，３１０＿２は、降圧コンバータであり、第３チャンネルＣＨ３の電源回路３１０＿３はＬＤＯ（Low Drop Output）、すなわちリニアレギュレータである。 (Application)
Figure 10 is a circuit diagram of the semiconductor integrated circuit 300. The semiconductor integrated circuit 300 is a power management IC (Integrated Circuit) and includes power supply circuits 310_1 to 310_3 for multiple channels (in this case, three channels) CH1 to CH3, an interface circuit 312, an internal regulator 314, a sequencer 316, a reference current source 318, and the like. The power supply circuits 310_1 and 310_2 for the first channel CH1 and the second channel CH2 are step-down converters, and the power supply circuit 310_3 for the third channel CH3 is an LDO (Low Drop Output), i.e., a linear regulator.

半導体集積回路３００には、たとえば３．３Ｖのアナログ電源電圧ＡＶＤＤが供給される。この電源電圧ＡＶＤＤは、これまでに説明したＶ_ＭＶに相当する電圧であり、半導体集積回路３００のうち、大信号を扱うブロックを含む第２領域３０４に供給される。大信号を扱うブロックは、具体的には、電源回路３１０＿１～３１０＿３の出力段などが含まれる。 The semiconductor integrated circuit 300 is supplied with, for example, an analog power supply voltage AVDD of 3.3V. This power supply voltage AVDD is the voltage corresponding to the _VMV described above, and is supplied to the second region 304 of the semiconductor integrated circuit 300, which includes blocks that handle large signals. Specifically, the blocks that handle large signals include the output stages of power supply circuits 310_1 to 310_3.

インタフェース回路３１２やシーケンサ３１６はデジタル回路であり、低電源電圧Ｖ_ＬＶが供給される第１領域３０２に形成される。また基準電流源３１８も、第１領域３０２に配置される。内部レギュレータ３１４は、電源電圧ＡＶＤＤを受け、たとえば１．６Ｖの低電源電圧Ｖ_ＬＶを生成して、第１領域３０２に供給する。 The interface circuit 312 and the sequencer 316 are digital circuits and are formed in the first region 302 to which the low power supply voltage _VLV is supplied. The reference current source 318 is also located in the first region 302. The internal regulator 314 receives the power supply voltage AVDD and generates a low power supply voltage _VLV of, for example, 1.6V, which it supplies to the first region 302.

インタフェース回路３１２は、Ｉ^２ＣインタフェースやＳＰＩ（Serial Peripheral Interface）であり、外部のホストコントローラと接続され、ホストコントローラと通信可能となっている。半導体集積回路３００の起動や停止、各チャンネルの個別のオン、オフなどは、ホストコントローラによって制御される。 The interface circuit 312 is an ^I2C interface or SPI (Serial Peripheral Interface) and is connected to an external host controller, enabling communication with the host controller. The host controller controls the startup and shutdown of the semiconductor integrated circuit 300, as well as the individual on/off states of each channel.

シーケンサ３１６は、ホストコントローラからの指示に応じて、複数チャンネルの電源回路３１０＿１～３１０＿３の起動や停止を制御する。 The sequencer 316 controls the startup and shutdown of multiple channel power supply circuits 310_1 to 310_3 in response to instructions from the host controller.

実施形態１の半導体集積回路１００について説明したアーキテクチャは、半導体集積回路３００に使用することができる。 The architecture described for the semiconductor integrated circuit 100 of Embodiment 1 can be used for the semiconductor integrated circuit 300.

たとえば、電源回路３１０＿＃（＃＝１～３）は、その出力電圧Ｖ_ＯＵＴ＃を示すフィードバック信号と基準電圧Ｖ_ＲＥＦとの誤差を増幅するオペアンプ（エラーアンプ）を含む。このオペアンプを、図３のアーキテクチャで構成することができる。すなわち、オペアンプの前段の差動アンプを第１領域３０２に形成し、オペアンプの後段の増幅段を第２領域３０４に分けて構成することができる。 For example, the power supply circuit 310_# (# = 1 to 3) includes an operational amplifier (error amplifier) that amplifies the error between the feedback signal indicating its output voltage V _OUT# and the reference voltage V _REF . This operational amplifier can be configured with the architecture shown in Figure 3. That is, the differential amplifier preceding the operational amplifier can be formed in the first region 302, and the amplification stage following the operational amplifier can be configured in the second region 304.

また、電源回路３１０＿＃（＃＝１～３）において、一定のバイアス電流Ｉ_ＢＩＡＳが必要な場合がある。この場合、第１領域３０２に配置される基準電流源３１８が生成する基準電流Ｉ_ＲＥＦを、図６の回路構成によってコピーして、電源回路３１０＿＃に供給すればよい。 Furthermore, in the power supply circuit 310_# (# = 1 to 3), a constant bias current I _BIAS may be required. In this case, the reference current I _REF generated by the reference current source 318 located in the first region 302 can be copied using the circuit configuration shown in Figure 6 and supplied to the power supply circuit 310_#.

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。 The embodiments are illustrative, and it will be understood by those skilled in the art that various modifications exist for each component and combination of processing steps, and that such modifications are also included within the scope of this disclosure or the present invention.

１００半導体集積回路
１０２第１領域
１０４第２領域
１１０基本回路
Ｍ１第１トランジスタ
Ｍ２第２トランジスタ
Ｍ３第３トランジスタ
１２０差動アンプ
１２２入力差動対
１２４負荷回路
１２６テイル電流源
１３０出力段
１３４電流源
１４０基準電流源
１４２カレントミラー回路
２００半導体集積回路
２０２第１領域
２０４第２領域
２０６負電源ブロック
２０８機能ブロック
２１０基本回路
２４０基準電流源
２４２カレントミラー回路
３００半導体集積回路
３０２第１領域
３０４第２領域
３１０電源回路
３１２インタフェース回路
３１４内部レギュレータ
３１６シーケンサ 100 Semiconductor integrated circuit 102 First region 104 Second region 110 Basic circuit M1 First transistor M2 Second transistor M3 Third transistor 120 Differential amplifier 122 Input differential pair 124 Load circuit 126 Tail current source 130 Output stage 134 Current source 140 Reference current source 142 Current mirror circuit 200 Semiconductor integrated circuit 202 First region 204 Second region 206 Negative power supply block 208 Functional block 210 Basic circuit 240 Reference current source 242 Current mirror circuit 300 Semiconductor integrated circuit 302 First region 304 Second region 310 Power supply circuit 312 Interface circuit 314 Internal regulator 316 Sequencer

Claims

A first transistor is composed of an N-channel native element having a first drain-source breakdown voltage, with its source grounded.
A second transistor is composed of an N-channel normal element having a source connected to the drain of the first transistor and a second drain -source breakdown voltage greater than the first drain-source breakdown voltage,
Equipped with,
A semiconductor integrated circuit in which, when the gate threshold voltage of the second transistor is VGS _(th) and the first drain-source breakdown voltage is _VBD1 , the gate voltage of the second transistor is switchable between an on-level _VON that satisfies _VON - _VGS(th) < _VBD1 and an off-level _VOFF that turns off the second transistor.

The differential amplifier further comprises a native element having the same first drain-source breakdown voltage as the first transistor,
The semiconductor integrated circuit according to claim 1, wherein the first transistor and the second transistor are provided in an output stage that amplifies the output of the differential amplifier.

The output stage comprises two sets of the first transistor and the second transistor, and further comprises a current mirror circuit.
The semiconductor integrated circuit according to claim 2, wherein the input side of the current mirror circuit is connected to the drain of the second transistor included in one of the two sets, and the output side of the current mirror circuit is connected to the drain of the second transistor included in the other of the two sets .

The aforementioned output stage is
A first switch connected between the input transistor of the current mirror circuit and the power line,
A second switch is connected between the output transistor of the current mirror circuit and the power line,
The semiconductor integrated circuit according to claim 3, further comprising:

The semiconductor integrated circuit according to claim 3, further comprising a switch connected between the gates of the input and output transistors of the current mirror circuit and the power line, wherein the output stage further comprises a switch.

The system further comprises a third transistor composed of an N-channel native element having the first drain-source breakdown voltage,
The semiconductor integrated circuit according to claim 1, wherein the gate of the third transistor is connected to the gate of the first transistor, the source of the third transistor is connected to the source of the first transistor, and the gate of the third transistor and the drain of the third transistor are connected.

The semiconductor integrated circuit according to claim 6, further comprising a constant current source connected to the drain of the third transistor.

The semiconductor integrated circuit according to claim 7, further comprising a resistor connected in series with the second transistor.

A first transistor comprising a P-channel native element having a first drain-source breakdown voltage, with its source connected to a positive power line,
A second transistor is a P-channel normal element having a source connected to the drain of the first transistor and a second drain -source breakdown voltage greater than the first drain-source breakdown voltage,
Equipped with,
A semiconductor integrated circuit in which, when the voltage of the positive power line is _VLV , the gate threshold voltage of the second transistor is _VGS(th) , and the first drain-source breakdown voltage is _VBD1 , the gate voltage of the second transistor is switchable between an on-level V _ON that satisfies _VLV - ( _VON + VGS _(th) ) < _VBD1 and an off-level V _OFF that turns off the second transistor.

The third transistor is further composed of a P-channel native element having the first drain-source breakdown voltage,
The semiconductor integrated circuit according to claim 9, wherein the gate of the third transistor is connected to the gate of the first transistor, the source of the third transistor is connected to the positive power line, and the gate of the third transistor and the drain of the third transistor are connected.

The semiconductor integrated circuit according to claim 10, further comprising a constant current source connected to the drain of the third transistor.