JP7847764B2 - 量子コンピュータの制御装置 - Google Patents

Description

本発明は、量子コンピュータの制御装置に関する。

近年、量子力学的な現象を用いて計算を行う量子コンピュータの研究が注目されている。量子コンピュータの実現には、量子ビットを高精度に制御することが不可欠であり、量子コンピュータの制御に関する様々な技術が提案されている（例えば、特許文献１、特許文献２、非特許文献１、及び非特許文献２参照）。量子コンピュータにおいて現在主流となっている超伝導量子ビットは、マイクロ波パルスによって制御される。

図１に、従来の量子コンピュータの一般的な構成を示す。従来の量子コンピュータ１は、制御装置１０と、複数の量子ビットからなる量子ビットシステム２０とを備える。制御装置１０は、サーバ３０と、複数のベースバンド回路４０と、発振回路５０と、アナログ回路６０とを備える。

サーバ３０は、量子ビットシステム２０の量子ビットの状態制御や読み出しに必要な波形信号を算出したり、各ベースバンド回路４０からの入力信号を解析する。各ベースバンド回路４０は、サーバ３０で算出された波形信号に対してデジタル信号処理を施してベースバンド信号を生成したり、タイミング制御を司るロジックデバイス４２と、アナログ信号とデジタル信号との間で変換するデジタル－アナログ変換器／アナログ－デジタル変換器（ＤＡＣ／ＡＤＣ）４４とを備える。ロジックデバイス４２は、例えば、Field Programmable Gate Array（ＦＰＧＡ）などのプログラマブルロジックデバイスであり、Dynamic Random Access Memory（ＤＲＡＭ）などのメモリを搭載している。

発振回路５０には、搬送波としてのマイクロ波を発生する複数の発振器が配置されている。アナログ回路６０は、各ベースバンド回路４０、発振回路５０、及び量子ビットシステム２０に接続されており、入力されたアナログ信号をミキシング、合波するなどして高周波信号を生成する。量子ビットシステム２０の量子ビットには複数の周波数のマイクロ波パルスを照射する必要があることから、アナログ回路６０は、ミキサ、ディバイダ、コンバイナなどの部品が複雑に入り組んだ構造になっている。

米国特許出願公開第２０１９／００４９４９５号明細書 米国特許出願公開第２０２０／００６５６９６号明細書

Colm A. Ryan, Blake R. Johnson, Diego Riste, Brian Donovan, Thomas A. Ohki, "Hardware for Dynamic Quantum Computing," Review of Scientific Instruments 88 (10), 104703 (2017) Yilun Xu, Gang Huang, Jan Balewski, Ravi Naik, Alexis Morvan, Bradley Mitchell, Kasra Nowrouzi, David I. Santiago, Irfan Siddiqi, "QubiC: An open source FPGA-based control and measurement system for superconducting quantum information processors," IEEE Transactions on Quantum Engineering, vol. 2, pp. 1-11, 2021, Art no. 6003811

しかしながら、従来の量子コンピュータ１の制御装置１０は、各ベースバンド回路４０と発振回路５０とアナログ回路６０とが別々に設けられていることから、校正作業が容易ではなく、ユーザビリティが低いという課題がある。また、アナログ回路６０で高周波信号を集中的に生成していることから、量子ビットシステム２０の量子ビット数を増加させると、アナログ回路６０の回路規模が肥大化し、スケーラビリティが低いという課題もある。さらに、アナログ方式で入力信号をミキシング、合波するアナログ回路６０の回路構成は、ロバスト性及びコンフィギャビリティの点で不利であるという課題もある。

本発明は上記課題に鑑みてなされたものであり、ユーザビリティ、スケーラビリティ、ロバスト性などに優れた量子コンピュータの制御装置を提供することを目的とする。

本発明に係る量子コンピュータの制御装置は、複数の量子ビットからなる量子ビットシステムに対する制御又は量子ビットシステムからの読み出しのための波形信号を算出するサーバと、波形信号に基づいて、量子ビットシステムに照射する電磁波信号を生成する複数の信号処理ユニットと、を備える。複数の信号処理ユニットの各々は、波形信号にデジタル信号処理を施してベースバンド信号を生成するロジックデバイスと、所定の周波数帯域のデジタル発振信号を生成する１又は複数のデジタル発振器と、ベースバンド信号とデジタル発振信号とをミキシングしてアップコンバートすることにより、１又は複数の混合信号を出力する１又は複数のミキサと、１又は複数の混合信号に対してデジタル－アナログ変換を施してアナログ信号を得るデジタル－アナログ変換器と、アナログ信号から電磁波信号を生成する高周波回路と、高周波回路からの入力信号に対してアナログ－デジタル変換を施してデジタル信号を得るアナログ－デジタル変換器と、を備える。

本発明に係る量子コンピュータの制御装置によれば、複数の信号処理ユニットの各々が、ベースバンド信号の生成、デジタル－アナログ変換、アナログ－デジタル変換、発振信号の生成、ミキシング、及び電磁波信号の生成の機能を有しているため、ユーザビリティを高めるとともに、量子ビットシステムのスケールに対応しやすくなり、スケーラビリティを高めることができる。また、ベースバンド信号をデジタル方式でミキシングすることにより、ロバスト性を高めることができる。

従来の量子コンピュータの構成を示すブロック図である。 本発明の実施形態に係る量子コンピュータの構成を示すブロック図である。 各信号処理ユニットの回路構成を示す模式図である。 ＤＡＣユニット内の回路構成の一部を示す模式図である。 高周波回路のアップコンバータの構成図である。 フィードバック回路のダウンコンバータの構成図である。 量子ビットシステムからの読み出し信号を受けるダウンコンバータの構成図である。 クロック分配ユニットの構成を示すブロック図である。 異なる信号処理ユニット間での同期を説明する模式図である。 ロジックデバイスとＤＡＣ／ＡＤＣモジュールとの間の異なるチャネル間で信号が同期していない例を説明する模式図である。 ロジックデバイスとＤＡＣ／ＡＤＣモジュールとの間の異なるチャネル間での信号の同期を説明する模式図である。

以下、図面を参照して本発明の実施形態を詳述する。

以下の実施形態では、量子コンピュータの一例として、マイクロ波によって制御する超伝導量子コンピュータについて説明するが、後述のように、種々の量子コンピュータについても本発明は適用可能である。

図２に、本実施形態に係る量子コンピュータ１００の構成を示す。量子コンピュータ１００は、制御装置１１０と、複数の量子ビットからなる量子ビットシステム１２０とを備える。

制御装置１１０は、サーバ１３０と、複数の信号処理ユニット１４０－ｉ（ｉ＝１、２、…、Ｎ：Ｎは２以上の整数）と、クロック分配ユニット１５０と、マスター１６０とを備える。

サーバ１３０は、各信号処理ユニット１４０－ｉ、クロック分配ユニット１５０及びマスター１６０に接続され、クロック分配ユニット１５０は各信号処理ユニット１４０－ｉに接続され、マスター１６０も各信号処理ユニット１４０－ｉに接続され、各信号処理ユニット１４０－ｉは量子ビットシステム１２０に接続されている。量子ビットシステム１２０は、極低温の冷凍機内に設けられている。

サーバ１３０は、ユーザからの指示入力を受けて、量子ビットシステム１２０の量子ビットの状態制御や読み出しに必要な波形信号を算出し、各信号処理ユニット１４０－ｉに出力する。また、サーバ１３０は、各信号処理ユニット１４０－ｉからの入力信号及び解析結果を読み出して所定の処理を施す。

クロック分配ユニット１５０は、各信号処理ユニット１４０－ｉに共通のクロックを分配する。マスター１６０は、時刻同期プロトコルにしたがって、各信号処理ユニット１４０－ｉに共通の時刻を分配する。クロック分配ユニット１５０によるクロック分配及びマスター１６０による時刻分配の詳細は後述する。

複数の信号処理ユニット１４０－ｉは別々の筐体に設けられている。各信号処理ユニット１４０－ｉは、図１に示す従来のベースバンド回路４０、発振回路５０、及びアナログ回路６０の機能を単一のユニットに統合したものであり、サーバ１３０で算出された波形信号に基づいて、量子ビットシステム１２０に照射するマイクロ波信号（電磁波信号）を生成する。

図３に、各信号処理ユニット１４０－ｉの回路構成を示す。各信号処理ユニット１４０－ｉは、ロジックデバイス３１０と、ＤＡＣ／ＡＤＣモジュール３３０と、高周波（ＲＦ）回路３５０とを備える。ロジックデバイス３１０、ＤＡＣ／ＡＤＣモジュール３３０、及びＲＦ回路３５０の一部（後述のアップコンバータ３６０）は、同一の基板３００上に設けられている。

ロジックデバイス３１０は、ＦＰＧＡなどのプログラマブルロジックデバイスであり、サーバ１３０で算出された波形信号にデジタル信号処理を施してベースバンド信号を生成したり、タイミング制御を司る。ロジックデバイス３１０は、Ｉ／Ｆ３１２と、高帯域幅メモリ（ＨＢＭ）３１４と、送信ロジック３１６と、受信ロジック３１８と、Ｉ／Ｆ３２０とを備える。

Ｉ／Ｆ３１２は、ロジックデバイス３１０をサーバ１３０、クロック分配ユニット１５０、及びマスター１６０に接続させるためのインターフェースである。

ＨＢＭ３１４は、サーバ１３０から出力された波形信号のデータを保持し、受信ロジック３１８から書き込まれたデータを保存する。ロジックデバイス３１０にＨＢＭ３１４が搭載されていることにより、高密度の実装が可能となり、大量のデータをリアルタイムで処理することが可能となる。

送信ロジック３１６は、送信タイミングの制御に関するパラメータ３１６ａを保持しており、ＨＢＭ３１４に保持された波形信号にデジタル信号処理を施してベースバンド信号を生成し、パラメータ３１６ａにしたがったタイミングで、後述のフレームカウンタ・トリガに合わせてベースバンド信号をＩ／Ｆ３２０を介して送信する。本実施形態では、ベースバンド信号をパラメータ３１６ａにしたがって送信を開始してから終了するまでの期間をデータ印加サイクルと定義する。

受信ロジック３１８は、ロジック内の処理に必要なパラメータ３１８ａを保持しており、パラメータ３１８ａにしたがって、ＲＦ回路３５０からの入力信号を取り込み、解析する。入力信号と解析結果は、ＨＢＭ３１４に書き込まれる。

Ｉ／Ｆ３２０は、ロジックデバイス３１０をＤＡＣ／ＡＤＣモジュール３３０に接続させるためのインターフェースである。Ｉ／Ｆ３２０は、例えば、パーソナルコンピュータ（ＰＣ）用のインターフェース規格であるPeripheral Component Interconnect Express（ＰＣＩｅ（登録商標））をサポートしており、高速データ通信を可能にしている。このように、本実施形態では、ＰＣなどの汎用コンピュータとの接続に用いられるインターフェース規格を、ＤＡＣ／ＡＤＣモジュール３３０との接続に利用していることから、専用の基板が不要となり、部品の選定が容易になる。

ＤＡＣ／ＡＤＣモジュール３３０は、デジタル－アナログ変換器（ＤＡＣ）ユニット３３２とアナログ－デジタル変換器（ＡＤＣ）ユニット３３４とを備える。

ＤＡＣユニット３３２は、送信ロジック３１６で生成されたベースバンド信号から中間周波数（ＩＦ）信号を生成し、ＩＦ信号をデジタル－アナログ変換し、得られたアナログ信号をＲＦ回路３５０に出力する。ＤＡＣユニット３３２で生成されるＩＦ信号は、例えば、中心周波数が１～３ＧＨｚ、帯域幅が１～３ＧＨｚの信号である。

図４Ａに、ＤＡＣユニット３３２の回路構成の一部を示す。図４Ａに示す回路構成は、２つのベースバンド信号（以下、第１及び第２ベースバンド信号と呼ぶ。）から１つのＩＦ信号を生成する回路の例を示している。ＤＡＣユニット３３２は、ミキサ４１０、４２０、及び４４０と、コンバイナ４３０と、デジタル発振器としての数値制御発振器（ＮＣＯ）４１２、４２２、及び４４２と、ＤＡＣ４５０とを備える。ＮＣＯ４１２、４２２、及び４４２は、いずれも所定の周波数帯域（例えば１～３ＧＨｚ）のデジタル発振信号を搬送波として生成するが、発振周波数は互いに異なる。

ミキサ４１０は、送信ロジック３１６から入力された第１ベースバンド信号とＮＣＯ４１２の発振信号とをミキシングしてアップコンバートすることにより、第１混合信号を出力する。ミキサ４２０は、送信ロジック３１６から入力された第２ベースバンド信号とＮＣＯ４２２の発振信号とをミキシングしてアップコンバートすることにより、第２混合信号を出力する。コンバイナ４３０は、ミキサ４１０からの第１混合信号とミキサ４２０からの第２混合信号とを合波し、合波信号を出力する。ミキサ４４０は、コンバイナ４３０からの合波信号とＮＣＯ４４２の発振信号とをミキシングしてアップコンバートすることにより、ＩＦ信号を得る。ＤＡＣ４５０は、ミキサ４４０から出力されたＩＦ信号をアナログ信号に変換し、ＲＦ回路３５０のアップコンバータ３６０に出力する。

例えば、ロジックデバイス３１０で対応可能な周波数帯域が０～５００ＭＨｚであるものとし、中心周波数が３．２ＧＨｚ、帯域幅が１ＧＨｚのＩＦ信号を生成するものとする。この場合、ＮＣＯ４１２、４２２、及び４４２の発振周波数を、それぞれ、１ＧＨｚ、１．５ＧＨｚ、及び３．２ＧＨｚに設定する。まず、送信ロジック３１６から入力された、帯域幅が５００ＭＨｚの第１及び第２ベースバンド信号を、ＮＣＯ４１２の発振信号及びＮＣＯ４２２の発振信号とそれぞれミキシングしてアップコンバートすることで、同じ帯域幅で中心周波数の異なる第１及び第２混合信号が生成される。そして、第１及び第２混合信号をコンバイナ４３０で合波することで、中心周波数が１．２５ＧＨｚ、帯域幅が１ＧＨｚの合波信号が得られる。この合波信号をＮＣＯ４４２の発振信号とミキシングしてさらにアップコンバートすることで、中心周波数が３．２ＧＨｚ、帯域幅が１ＧＨｚのＩＦ信号を得ることができる。

従来のアナログ方式でのミキシング、合波とは異なり、ＤＡＣユニット３３２では、ミキサ４１０、４２０、４４０、及びコンバイナ４３０によって、デジタル方式で入力信号をミキシングし、合波することにより、アナログ方式よりもロバスト性、再現性を高めることができる。

なお、図４Ａでは、ＤＡＣユニット３３２の回路構成の一部を示しているが、出力段のアップコンバータ３６０の数に対応して、図４Ａと同様の複数の回路が設けられている。また、図４Ａでは、２つのベースバンド信号から１つのＩＦ信号を生成する回路構成を示しているが、生成するＩＦ信号の帯域幅に応じて、必要なベースバンド信号の数、ＮＣＯの数は異なる。例えば、ロジックデバイス３１０で対応可能な周波数帯域が０～５００ＭＨｚである場合に、帯域幅が３ＧＨｚのＩＦ信号を生成するとき、まず、帯域幅が５００ＭＨｚの６つのベースバンド信号を、それぞれ、発振周波数の異なる６つのＮＣＯの発振信号とミキシングすることで、同じ帯域幅で中心周波数の異なる６つの混合信号が生成される。これら６つの混合信号を合波することにより、帯域幅が３ＧＨｚの合波信号が得られる。この合波信号をさらにアップコンバートして中心周波数を高めることで、帯域幅が３ＧＨｚで所望の中心周波数のＩＦ信号を得ることができる。

図３に戻り、ＡＤＣユニット３３４は、ＲＦ回路３５０から入力されたアナログ信号をデジタル信号に変換し、得られたデジタル信号をＩ／Ｆ３２０を介して受信ロジック３１８に出力する。

なお、図３では、ＤＡＣユニット３３２が８出力、ＡＤＣユニット３３４が４入力である例を示しているが、ＤＡＣユニット３３２の出力ポートの数、ＡＤＣユニット３３４の入力ポートの数は限定されない。また、ＤＡＣ／ＡＤＣモジュール３３０は、複数のＤＡＣユニット（例えば、４出力のＤＡＣユニットが２つ）と複数のＡＤＣユニット（例えば、２入力のＡＤＣユニットが２つ）とから構成されてもよい。

ＲＦ回路３５０は、複数のアップコンバータ３６０と、複数のフィルタ・逓倍器ユニット３７０と、複数の分配器３７２と、複数のダウンコンバータ３８４を有するフィードバック回路３８０と、複数のダウンコンバータ３９０とを備える。

複数のアップコンバータ３６０は、ＤＡＣユニット３３２の複数の出力ポートにそれぞれ接続されている。複数のフィルタ・逓倍器ユニット３７０は、複数のアップコンバータ３６０の出力段にそれぞれ接続されている。

フィードバック回路３８０の複数のダウンコンバータ３８４の出力段、及び複数のダウンコンバータ３９０の出力段は、ＡＤＣユニット３３４の複数の入力ポートに接続されている。例えば、ＡＤＣユニット３３４が４入力の場合、２つの入力ポートには、それぞれ、２つのダウンコンバータ３８４の出力段が接続され、残りの２つの入力ポートには、それぞれ、２つのダウンコンバータ３９０の出力段が接続されている。

図４Ｂに示すように、各アップコンバータ３６０は、局部発振器（ＬＯ）３６２と、ミキサ３６４と、バラン（balun）３６６とを備える。ＬＯ３６２は、上述の各ＮＣＯよりも高い周波数帯域（例えば１０ＧＨｚ帯）のアナログ発振信号を搬送波として生成するアナログ発振器である。ミキサ３６４は、ＤＡＣユニット３３２から出力されたアナログのＩＦ信号とＬＯ３６２の発振信号とをミキシングしてアップコンバートすることで、高周波信号（例えば、中心周波数が１０ＧＨｚの信号）を出力するアナログミキサである。ミキサ３６４で得られた高周波信号は、バラン３６６を介して出力される。ＬＯ３６２の発振信号は、ダウンコンバータ３８４及び３９０にも出力される。

ここで、本実施形態では、ＲＦ出力の隣接チャネルのクロストークを抑制するため、基板３００上の信号配線を差動配線にしている。特に、ＤＡＣユニット３３２の出力、ＬＯ３６２の出力、ミキサ３６４の出力、及びＡＤＣユニット３３４の入力を差動配線にするのが好ましい。バラン３６６は、ミキサ３６４からの差動信号をシングルエンド信号に変換する。なお、ＲＦ回路３５０のうち、基板３００の外に設けられた部品は、シングルエンド系である場合がほとんどであるため、シールドケースで覆うことが推奨される。このような構成とすることで、チャネル（データレーン）間のアイソレーションを確保することができ、チャネル間のクロストークを低減させることができる。

各フィルタ・逓倍器ユニット３７０は、対応するアップコンバータ３６０から出力された高周波信号を整数倍の周波数に変換する逓倍器と、特定の周波数帯域の信号を通過させるフィルタの他、信号レベルを増幅するアンプを備え、マイクロ波信号（電磁波信号）を出力する。逓倍器及びフィルタから得られる信号の周波数帯域は、チャネルによって異なるのが好ましい。

各分配器３７２は、各フィルタ・逓倍器ユニット３７０の出力段に設けられている。フィルタ・逓倍器ユニット３７０からのマイクロ波信号は、分配器３７２で２つ（第１マイクロ波信号ＯＵＴ１、第２マイクロ波信号ＯＵＴ２）に分配され、第１マイクロ波信号ＯＵＴ１は、ケーブルを介して量子ビットシステム１２０の量子ビットに照射され、第２マイクロ波信号ＯＵＴ２は、フィードバック回路３８０に出力される。

図３に示すように、単一の信号処理ユニット１４０－ｉから複数の第１マイクロ波信号ＯＵＴ１が量子ビットシステム１２０に出力される。複数の第１マイクロ波信号ＯＵＴ１の一部は、量子ビットの状態を制御するための制御信号であり、残りの第１マイクロ波信号ＯＵＴ１は、量子ビットを読み出すための読み出しパルスと、読み出される信号を増幅させるポンプパルスとを含む。例えば、各信号処理ユニット１４０－ｉが８出力である場合、８つの第１マイクロ波信号ＯＵＴ１を、６つの量子ビットの状態をそれぞれ制御するための６つの制御信号と、１つの読み出しパルスと、１つのポンプパルスとから構成させることができる。

フィードバック回路３８０は、複数のダウンコンバータ３８４と、これらの入力段に設けられた複数のスイッチ・合波ユニット３８２とを備える。

各スイッチ・合波ユニット３８２には、複数の分配器３７２から出力された複数の第２マイクロ波信号ＯＵＴ２の一部と、他の（隣接する）信号処理ユニット１４０－ｊからの出力信号が外部信号ＥＸＴとして入力される。例えば、図３に示すように、８つの第２マイクロ波信号ＯＵＴ２があり、フィードバック回路３８０が２つのスイッチ・合波ユニット３８２を備えるとすると、一方のスイッチ・合波ユニット３８２には、４つの第２マイクロ波信号ＯＵＴ２と１つの外部信号ＥＸＴとが入力され、他方のスイッチ・合波ユニット３８２には、残りの４つの第２マイクロ波信号ＯＵＴ２と１つの外部信号ＥＸＴとが入力される。他の信号処理ユニット１４０－ｊからの外部信号ＥＸＴは、データ印加サイクル内で信号処理ユニット１４０－ｉ（i≠ｊ）の内部に取り込まれる。

各スイッチ・合波ユニット３８２は、サーバ１３０からの指示にしたがって、スイッチにより、複数の入力信号（ＯＵＴ２、ＥＸＴ）から１又は２以上の入力信号を選択する。１つの入力信号が選択された場合、その入力信号はそのまま対応するダウンコンバータ３８４に出力され、２以上の入力信号が選択された場合、それらの入力信号は合波され、対応するダウンコンバータ３８４に合波信号が出力される。第２マイクロ波信号ＯＵＴ２が選択された場合、その第２マイクロ波信号ＯＵＴ２は、後述のように、ベースバンド信号を補正するために用いられる。一方、他の信号処理ユニット１４０－ｊからの外部信号ＥＸＴが選択された場合、その外部信号ＥＸＴは、異なる信号処理ユニット１４０－ｉ及び１４０－ｊ（i≠ｊ）間での同期をモニタするために用いられる。

図４Ｃに示すように、各ダウンコンバータ３８４は、ミキサ３８６を備える。アップコンバータ３６０のＬＯ３６２の発振信号は、ミキサ３８６にも入力される。ミキサ３８６は、対応するスイッチ・合波ユニット３８２からの入力信号とＬＯ３６２の発振信号とをミキシングして、ロジックデバイス３１０で対応可能な周波数にダウンコンバートし、得られたアナログ信号をモニタ信号としてＡＤＣユニット３３４に出力する。

ＡＤＣユニット３３４は、フィードバック回路３８０から出力されたモニタ信号をデジタル信号に変換し、得られたデジタルモニタ信号を受信ロジック３１８に出力する。受信ロジック３１８は、入力されたモニタ信号を取り込んで解析し、モニタ信号及び解析結果をＨＢＭ３１４に書き込む。

モニタ信号が、第２マイクロ波信号ＯＵＴ２に対応する場合、受信ロジック３１８は、当該モニタ信号と、送信ロジック３１６が出力したベースバンド信号との差分を算出し、差分をゼロにするために補正用のパラメータを送信ロジック３１６のパラメータ３１６ａに設定する。送信ロジック３１６は、ＨＢＭ３１４に保持された波形信号から生成したベースバンド信号に対して、パラメータ３１６ａにしたがって補正を施し、補正後のベースバンド信号を出力する。このように、モニタ信号に基づいて自動校正を行うことにより、ユーザビリティを高めることができ、高性能且つ高安定性を実現することが可能となる。

モニタ信号が、他の信号処理ユニット１４０－ｊから信号処理ユニット１４０－ｉ（i≠ｊ）に入力された外部信号ＥＸＴに対応する場合、信号処理ユニット１４０－ｉの受信ロジック３１８は、当該モニタ信号と参照信号とを比較して、異なる信号処理ユニット１４０－ｉ及び１４０－ｊ間における同期を解析し、解析結果をＨＢＭ３１４に書き込む。

図４Ｄに示すように、ＲＦ回路３５０の各ダウンコンバータ３９０は、ミキサ３９２を備える。アップコンバータ３６０のＬＯ３６２の発振信号は、ミキサ３９２にも入力される。ミキサ３９２は、読み出しパルスとポンプパルスの照射によって量子ビットから読み出された信号ＲＥＡＤとＬＯ３６２の発振信号とをミキシングして、ロジックデバイス３１０で対応可能な周波数にダウンコンバートし、得られたアナログ信号をＡＤＣユニット３３４に出力する。

ＡＤＣユニット３３４は、各ダウンコンバータ３９０から出力されたアナログ信号をデジタル信号に変換し、得られたデジタル信号を受信ロジック３１８に出力する。受信ロジック３１８は、ＡＤＣユニット３３４からの入力信号を取り込んで解析し、入力信号及び解析結果をＨＢＭ３１４に書き込む。

次に、クロック分配ユニット１５０の構成について説明する。図５に示すように、クロック分配ユニット１５０は、クロック生成源５１０と、第１クロック生成装置５２１と、第２クロック生成装置５２２と、第３クロック生成装置５２３とを備える。クロック生成源５１０は、所定の周波数（例えば１０ＭＨｚ）のクロックを生成する。クロック生成源５１０で生成されたクロックは、第１クロック生成装置５２１、第２クロック生成装置５２２、及び第３クロック生成装置５２３に分配される。

第１クロック生成装置５２１、第２クロック生成装置５２２、及び第３クロック生成装置５２３は、位相同期回路（ＰＬＬ）、分周回路などを備えており、互いに異なる周波数の第１クロック、第２クロック、及び第３クロックをそれぞれ生成する。第１クロック、第２クロック、及び第３クロックは、それぞれ、信号線５３１、５３２、及び５３３を介して、全ての信号処理ユニット１４０－１、１４０－２、…、１４０－Ｎに分配される。

第１クロックは、第１周波数（例えば１２５ＭＨｚ）のシステム動作クロックである。第２クロックは、ロジックデバイス３１０とＤＡＣ／ＡＤＣモジュール３３０との間の異なるチャネル間の同期に用いられる、第１クロックよりも長周期の第２周波数（例えば６２．５ｋＨｚ）のクロックである（図７Ｂ参照）。第３クロックは、上述の各発振器（ＮＣＯ、ＬＯ）の発振信号の基になる、第３周波数（例えば１００ＭＨｚ）の基準クロックである。

各信号処理ユニット１４０－ｉのロジックデバイス３１０では、第１クロックから、より周波数の高い動作クロックが生成され、ＤＡＣ／ＡＤＣモジュール３３０では、ロジックデバイス３１０で生成された動作クロックに合わせて信号が取り込まれ、又は出力される。例えば、ロジックデバイス３１０では、１２５ＭＨｚの第１クロックから２５０ＭＨｚの動作クロックが生成される。

図４Ａに示すＮＣＯ４１２、４２２、４４２の発振信号と、図４Ｂに示すＬＯ３６２の発振信号は、第３クロックに基づいて生成されるが、これらの発振器の発振周波数は、量子ビットの個体差、製造ばらつきに応じて可変である。

本実施形態の制御装置１１０は、図１に示す従来の制御装置１０とは異なり、各信号処理ユニット１４０－ｉ内で高周波信号を個別に生成するため、制御装置１１０全体の同期をとる必要がある。そこで、本実施形態では、以下の４つの同期手法Ｉ～ＩＶを用いている。
同期手法Ｉ：異なる信号処理ユニット１４０－ｉ間で同期をとる；
同期手法ＩＩ：ロジックデバイス３１０とＤＡＣ／ＡＤＣモジュール３３０との間の異なるチャネル間で同期をとる；
同期手法ＩＩＩ：同一チャネル内の異なるデータ印加サイクル間で出力信号の位相を揃える；
同期手法ＩＶ：全ての信号処理ユニット１４０－ｉに共通の時刻を分配する。

以下、各同期手法について説明する。
＜同期手法Ｉ＞
図５に示すように、第１クロック、第２クロック、及び第３クロックは、クロック分配ユニット１５０によって、全ての信号処理ユニット１４０－１、１４０－２、…、１４０－Ｎに分配される。同期手法Ｉでは、図６に示すように、各信号処理ユニット１４０－ｉ内でクロックの周期が常に一定に維持され（ｔ１＝ｔ２）、且つ、異なる信号処理ユニット１４０－ｉ及び１４０－ｊ（ｉ≠ｊ）間でのクロックの立ち上がりのタイミングのずれ（位相差）が常に一定に維持されるように（ｔ３＝ｔ４）、高精度に第１～第３クロックを生成して分配する。

高精度なクロック生成及び分配を実現させるためには、クロック生成源５１０におけるクロック生成の精度を高めるとともに、クロック分配ユニット１５０、信号線５３１、５３２、及び５３３を一定の温度に保つようにすればよい。例えば、信号線５３１、５３２、及び５３３を動かさないように固定し、ペルチェ恒温槽により温度を一定に保つことができる。また、サーミスタを用いた温度補償回路によって、温度変化によるクロック信号の位相変化量への影響を小さくすればよい。

＜同期手法ＩＩ＞
次に、図７Ａ及び図７Ｂを参照して同期手法ＩＩを説明する。図７Ａ及び図７Ｂでは、ロジックデバイス３１０によって第１クロックから生成された高周波数の動作クロックをＣＬＫ１、第２周波数の第２クロックをＣＬＫ２と表記している。例えば、ＣＬＫ１の周波数が２５０ＭＨｚ、ＣＬＫ２の周波数が６２．５ｋＨｚである場合、ＣＬＫ２は、ＣＬＫ１の約４０００倍の周期を有する長周期クロックとなる。

ＤＡＣ／ＡＤＣモジュール３３０では、ＣＬＫ１に合わせて信号が取り込まれ、又は送出される。図３に示すように、ロジックデバイス３１０とＤＡＣ／ＡＤＣモジュール３３０との間には複数のチャネルが存在するが、異なるチャネル間では信号の伝送遅延が異なっている。異なるチャネル間で同期がとれていない場合、チャネル間で信号を取り込むタイミングにずれが生じる。ＣＬＫ１の立ち上がりで信号が取り込まれるとすると、例えば、図７Ａに示すように、チャネルｍを伝送する信号は、チャネルｎ（ｍ≠ｎ）を伝送する信号より１クロック遅れて取り込まれてしまうなどの事態が生じる。

そこで、本実施形態では、ロジックデバイスとＤＡＣ／ＡＤＣとの間のインターフェース規格であるＪＥＳＤ２０４Ｃにしたがって、チャネル間の同期をとるようにする。ＪＥＳＤ２０４Ｃで定められた同期は、動作クロック（ＣＬＫ１）よりも長周期のＳＹＳＲＥＦと呼ばれる長周期クロック（ＣＬＫ２）と、ローカル拡張マルチブロック・クロック（ＬＥＭＣ）とを使用する。ＬＥＭＣでは、６４サンプル（３２タプル）を１フレームとして扱っており、１フレームの期間は２５６ｎｓである。ＪＥＳＤ２０４Ｃでは、ＣＬＫ２の立ち上がりにＬＥＭＣフレームの先頭を合わせる。ロジックデバイス３１０は、図７Ｂに示すように、ベースバンド信号に対し、フレームごとに（２５６ｎｓ周期で）先頭を表すマーカーＭ（例えば、数ビットのフラグ）を付加し、この先頭のマーカーＭとＣＬＫ２の立ち上がりとを定期的に合わせることで、ロジックデバイス３１０とＤＡＣ／ＡＤＣモジュール３３０との間におけるベースバンド信号の授受のタイミングを制御する。このようにすると、各チャネルにおいて２５６ｎｓ単位で先頭を揃えることができ、ベースバンド信号の送受信を開始するタイミングのずれや、異なるチャネル間のばらつきを抑制することができる。

なお、図７Ａ及び図７Ｂでは、分かりやすく説明するために、ベースバンド信号の振動周期に比して、動作クロックＣＬＫ１の周期が長く描画されているが、実際の動作クロックＣＬＫ１の周期は、ベースバンド信号の振動周期に比して短い。

＜同期手法ＩＩＩ＞
次に、図４Ａ及び図４Ｂを参照して同期手法ＩＩＩを説明する。ＪＥＳＤ２０４Ｃでは、信号を出力するタイミングがＬＥＭＣの１フレーム（２５６ｎｓ）に１回と定められている。しかしながら、ＤＡＣユニット３３２のＮＣＯ４１２、４２２、及び４４２、並びにアップコンバータ３６０のＬＯ３６２は、発振周波数が互いに異なり、且つ、量子ビットの特性や製造ばらつきに応じて発振周波数が可変であることから、各ミキサでのミキシングの際に、フレームごとに出力信号の位相がずれることがある。

具体的には、ＬＥＭＣの１フレームの期間をｔ（＝２５６ｎｓ）、ＮＣＯ４１２、４２２、４４２、及びＬＯ３６２の発振周波数を、それぞれ、ｆ_１、ｆ_２、ｆ_３、及びｆ_４と表記すると、各ミキサでのミキシングの際に、フレームごとに２πｆ_ｉｔ ｍｏｄ ２πのオフセット（ｉ＝１、２、３、４）が生じる。全ての発振器についてこのオフセット値が一定であれば位相のずれは生じないが、これらの発振器の発振周波数の違いに起因してオフセット値がばらつくことがある。例えば、ｆ_１＝１ＧＨｚ、ｆ_２＝１．５ＧＨｚ、ｆ_３＝３．２ＧＨｚ、及びｆ_４＝１０ＧＨｚとすると、ＮＣＯ４１２、４２２、及びＬＯ３６２については、１フレームあたりのオフセット値はゼロであるが、ＮＣＯ４４２については、オフセット値は０．４πとなり、フレームごとに出力信号の位相がずれる原因となる。これにより、異なるデータ印加サイクル間で、出力信号の位相がずれてしまうという事態が生じる。

そこで、本実施形態では、異なるデータ印加サイクル間での位相のずれがなくなるように、ＬＥＭＣフレームをグルーピングして、ベースバンド信号の出力を開始するタイミングを制御する。上述の例では、１番目から４番目のフレームまでは、ＮＣＯ４４２についてオフセット値が０．４π、０．８π、１．２π、１．６πとなるが、５番目のフレームでは、全ての発振器についてオフセット値がゼロとなる。よって、５フレームを１グループとし、５フレーム（２５６ｎｓ×５）に１回のタイミングで、ベースバンド信号の出力を開始すればよい。

すなわち、ミキサ４１０、４２０、４４０、及び３６４でミキシングするときのフレーム数を、それぞれ、ｎ_１、ｎ_２、ｎ_３、及びｎ_４と表記すると（いずれも１以上の整数）、全ての発振器について２πｆ_ｉｔｎ_ｉ ｍｏｄ ２π＝０又は一定値（ｉ＝１、２、３、４）を満たす最小の整数ｎ_１、ｎ_２、ｎ_３、及びｎ_４の最小公倍数となるフレーム数ｎ_ｃでＬＥＭＣフレームをグルーピングする。送信ロジック３１６は、ＬＥＭＣフレームをカウントするためのフレームカウンタを有しており、ｎ_ｃフレームに１回のタイミングでベースバンド信号の出力を開始するように、フレームカウンタ・トリガによって制御すればよい。このように、各発振器の発振周波数に応じて、ベースバンド信号の出力を開始するタイミングを決定することにより、異なるデータ印加サイクル間で出力信号の位相が揃い、高精度に量子ビットの状態を制御し、又は量子ビットから読み出しをすることが可能となる。

＜同期手法ＩＶ＞
同期手法ＩＶでは、マスター１６０が、時刻同期プロトコルにしたがって、全ての信号処理ユニット１４０－ｉに共通の時刻を分配し、信号処理の開始時刻を指定する。時刻同期プロトコルとしては、例えば、ＩＥＥＥ１５８８が挙げられる。ここで、上述のＬＥＭＣのフレームを考慮し、各信号処理ユニット１４０－ｉへのデータ送信の開始時刻のずれは２５６ｎｓ未満となることが好ましい。また、ロジックデバイス３１０内で動作周波数の異なる様々なロジックが存在してデータの受け渡しが行われることから、Clock Domain Crossing（ＣＤＣ）を考慮して、２００ｎｓ未満のずれに抑制されていることがさらに好ましい。ＩＥＥＥ１５８８では、マスター１６０と各信号処理ユニット１４０－ｉとの間の接続に１０Ｇビットイーサネットが使用されており、データを送信する際の基準クロックは１５６．２５ＭＨｚ（＝周期６．４ｎｓ）に設定されている。すなわち、２００ｎｓ÷６．４ｎｓ≒３０サイクル未満のずれに抑制されていることが好ましい。このように、全ての信号処理ユニット１４０－ｉに共通の時刻を分配することにより、複数の信号処理ユニット１４０－ｉ間におけるデータ印加サイクル内で開始時刻のずれを低減することができる。

以上説明したように、本実施形態に係る量子コンピュータ１００の制御装置１１０は、複数の信号処理ユニット１４０－ｉを備え、各信号処理ユニット１４０－ｉは、従来のロジックデバイス、ＤＡＣ／ＡＤＣ、発振回路、及びミキサなどの機能を単一のユニットに統合したものである。このような構成により、信号処理ユニット１４０－ｉごとの校正が可能になり、ユーザビリティを高めることができる。また、量子ビットシステム１２０の量子ビットの増加に対応しやすくなり、スケーラビリティを高めることができる。さらに、制御装置１１０全体をコンパクトなサイズにすることができる。また、ベースバンド信号をデジタル方式でミキシングし、合波することにより、ロバスト性及び再現性を高めることができる。

なお、本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変更が可能であり、当業者によってなされる他の実施形態、変形例も本発明に含まれる。

例えば、ロジックデバイス３１０として、ＦＰＧＡなどのプログラマブルロジックデバイスの代わりに、特定用途向け集積回路（ＡＳＩＣ）などの他のロジックデバイスを用いてもよい。

また、本発明は、超伝導量子コンピュータの他に、マイクロ波で制御可能な半導体量子ドット型量子コンピュータ、マイクロ波で制御可能な冷却原子気体系の量子コンピュータ、電子スピンを分子技術やナノテクノロジーを使って並べるタイプの量子コンピュータ、マイクロ波以外の電磁波によって制御する量子コンピュータなど、種々の量子コンピュータの制御に適用可能であると考えられる。また、本発明は、マイクロ波によって制御する量子ビットを用いた量子シミュレータや量子センサ、量子中継器の制御にも適用可能であると考えられる。

１００ 量子コンピュータ
１１０ 制御装置
１２０ 量子ビットシステム
１３０ サーバ
１４０－１、１４０－２、…、１４０－Ｎ 信号処理ユニット
１５０ クロック分配ユニット
１６０ マスター
３１０ ロジックデバイス
３１２、３２０ Ｉ／Ｆ
３１４ ＨＢＭ
３１６ 送信ロジック
３１８ 受信ロジック
３３０ ＤＡＣ／ＡＤＣモジュール
３３２ ＤＡＣユニット
３３４ ＡＤＣユニット
３５０ ＲＦ回路
３６０ アップコンバータ
３６２ ＬＯ
３６４ ミキサ
３６６ バラン
３７２ 分配器
３８０ フィードバック回路
３８４、３９０ ダウンコンバータ
４１０、４２０、４４０ ミキサ
４１２、４２２、４４２ ＮＣＯ
４３０ コンバイナ
４５０ ＤＡＣ
５１０ クロック生成源
５２１ 第１クロック生成装置
５２２ 第２クロック生成装置
５２３ 第３クロック生成装置

Claims (8)

1. 量子コンピュータの制御装置であって、
   複数の量子ビットからなる量子ビットシステムに対する制御又は前記量子ビットシステムからの読み出しのための波形信号を算出するサーバと、
   前記波形信号に基づいて、前記量子ビットシステムに照射する電磁波信号を生成する複数の信号処理ユニットと、
   時刻同期プロトコルにしたがって、前記複数の信号処理ユニットに共通の時刻を分配するマスターと、を備え、
   前記複数の信号処理ユニットの各々は、ロジックデバイスと、デジタル－アナログ変換器ユニットと、高周波回路と、を備え、
   前記ロジックデバイスは、前記波形信号にデジタル信号処理を施してベースバンド信号を生成し、
   前記デジタル－アナログ変換器ユニットは、前記ベースバンド信号をデジタル方式でミキシングした信号に対してデジタル－アナログ変換を施してアナログ信号を得て、
   前記高周波回路は、前記アナログ信号から前記電磁波信号を生成する、
   量子コンピュータの制御装置。
2. 量子コンピュータの制御装置であって、
   複数の量子ビットからなる量子ビットシステムに対する制御又は前記量子ビットシステムからの読み出しのための波形信号を算出するサーバと、
   前記波形信号に基づいて、前記量子ビットシステムに照射する電磁波信号を生成する複数の信号処理ユニットと、
   一定の温度下で、周波数の異なる複数のクロックを生成し、前記複数のクロックを前記複数の信号処理ユニットの各々に分配するクロック分配ユニットと、を備え、
   前記複数の信号処理ユニットの各々は、ロジックデバイスと、デジタル－アナログ変換器ユニットと、高周波回路と、を備え、
   前記ロジックデバイスは、前記波形信号にデジタル信号処理を施してベースバンド信号を生成し、
   前記デジタル－アナログ変換器ユニットは、前記ベースバンド信号をデジタル方式でミキシングした信号に対してデジタル－アナログ変換を施してアナログ信号を得て、
   前記高周波回路は、前記アナログ信号から前記電磁波信号を生成する、
   量子コンピュータの制御装置。
3. 前記デジタル－アナログ変換器ユニットはデジタル発振器を備え、
   前記複数のクロックは、少なくとも、前記複数の信号処理ユニットを動作させるための動作クロックと、前記デジタル発振器のデジタル発振信号を生成するための基準クロックとを含む、請求項２に記載の量子コンピュータの制御装置。
4. 前記複数のクロックは、前記動作クロックより周期が長い長周期クロックを更に含む、請求項３に記載の量子コンピュータの制御装置。
5. 量子コンピュータの制御装置であって、
   複数の量子ビットからなる量子ビットシステムに対する制御又は前記量子ビットシステムからの読み出しのための波形信号を算出するサーバと、
   前記波形信号に基づいて、前記量子ビットシステムに照射する電磁波信号を生成する複数の信号処理ユニットと、を備え、
   前記複数の信号処理ユニットの各々は、ロジックデバイスと、デジタル－アナログ変換器ユニットと、高周波回路と、アナログ－デジタル変換器ユニットと、を備え、
   前記ロジックデバイスは、前記波形信号にデジタル信号処理を施してベースバンド信号を生成し、
   前記デジタル－アナログ変換器ユニットは、前記ベースバンド信号をデジタル方式でミキシングした信号に対してデジタル－アナログ変換を施してアナログ信号を得て、
   前記高周波回路は、前記アナログ信号から前記電磁波信号を生成し、
   前記アナログ－デジタル変換器ユニットは、前記高周波回路からの入力信号に対してアナログ－デジタル変換を施してデジタル信号を得て、
   少なくとも、前記デジタル－アナログ変換器ユニットの出力、及び前記アナログ－デジタル変換器ユニットの入力は差動配線である、
   量子コンピュータの制御装置。
6. 前記複数の信号処理ユニットの各々は、別々の筐体に設けられている、請求項１～５の何れか１項に記載の量子コンピュータの制御装置。
7. 前記高周波回路の少なくとも一部は、シールドケースで覆われている、請求項１～６の何れか１項に記載の量子コンピュータの制御装置。
8. 前記ロジックデバイスは、前記サーバで算出された前記波形信号のデータを保持する高帯域幅メモリを有する、請求項１～７の何れか１項に記載の量子コンピュータの制御装置。