JPS5816557B2 - 連想記憶セル - Google Patents

Description

【発明の詳細な説明】 本発明は記憶セルに関するものであり、更に具体的には
、連想記憶装置（以下、ＣＡ、Ｍと略す）への使用に適
する記憶セルに関するものである。

ＣＡ、Ｍはコンピュータ・アーキテクチャにおける比較
曲折しい型のメモリであって、成る入力ワードがメモリ
中に記憶されているか否かを表示することができる。

代表的には、データはメモリ中の任意の記憶位置に記載
され、このデータの性質を示す所定数の符号化されたビ
ットと関連付けられる。

データの検索は、この符号化されたビットより成るコー
ドをメモリへ供給することによって行なわれる。

更に、ＣＡ、Ｍ型のメモリにおけるデータの検索は、メ
モリ中にどのようなデータが記憶されているかというこ
とが未知の場合に、探索動作モードで行なわれるという
特徴も有している。

この探索動作時には、メモリへコードが印加されると、
メモリは一致（ｍａ ｔ ｃｈ ）又は不一致（ｍｉｓ
ｍａ ｔｃｈ ）で応答する。

この場合、特定の問題に関係する記憶データの数及び種
類については予め知っていなくてもよいので、このよう
な技術はかなり有用なものであり、システム制御、信号
処理、データ・ベース管理、パターン認識システムなど
の種々の分野に応用することができる。

ＣＡ、Ｍシステムを実用化する場合の一番の問題点は、
セルの記憶内容を乱すことなく、妥当なレベルの電力で
高速度の探索動作を行ない得るようにすることが困難な
点にある。

ＣＡ、Ｍの多くの設計例においては、セルは入力信号の
変動に対して非常に敏感である。

探索信号のレベルが高過ぎると、記憶データが乱される
ことがあり、また探索信号のレベルが低過ぎると、一致
／不一致出力が発生されないことがある。

従って、信号の大きさは正確に制御されねばならないが
、コストを重視する実用機種においては、このような制
約が達成され得ない場合が多い。

更に、従来の大部分のシステムは、探索モード中に記憶
セルから電流を引き出しており、また所定の探索速度を
維持すると共に、セルの記憶内容を乱す虞のある雑音に
対して適当な念裕をとるためには、余分の電流が使用さ
れねばならない。

その結果、探索モード時にセル内においてかなりの電力
消費が生じていた。

従って本発明の目的は、ＣＡ、Ｍの動作速度及び安定性
を改善することにある。

本発明の他の目的は；コストの低い標準の七ノリシック
集積回路装置を用いる一方において、上述の点を改善す
ることにある。

本発明は、一対の電流スイッチを使用して、探索モード
時に交差結合型の記憶セルの内容を感知することによっ
て、上述の目的を達成するものである。

このような構成は、従来のＣＡ、Ｍセルにおける不安定
性の問題を解決すると共に、その探索時間を最小にする
。

探索動作中は、セルの内部記憶節点における電圧の差だ
けが感知され、従って実質上これらの節点からは電流は
流れない。

これは、安定性を損うことなく、記憶セル内での電力消
費を最小にする。

しかしながら、電流スイッチ内での電流レベルは高く、
これにより高速動作が確実に行なわれる。

記憶節点が探索回路から電気的に分離されているので、
一致状態又は不一致状態は、セルの記憶内容を乱すこと
なく、ビット／感知線（探索線）上の大きな電圧変動に
よって正確に検出される。

書込み及び探索の両動作に同じ回路が使用されるという
ことも本発明の特長の１つである。

以下、図面を参照しながら、本発明の良好な実施例につ
いて具体的に説明する。

第１図中の破線で囲１れた部分が、本発明に従う記憶セ
ル１０を示している。

記憶回路は、互いのベース及びコレクタが交差結合され
たバイポーラ・トランジスタＴ１及びＴＯより成ってい
る。

トランジスタＴ１及びＴＯのベース−コレクタ間に接続
されているショットキー・ダイオードＤ１及びＤ２は、
ベース領域における少数キャリアの蓄積を減らすことに
よってトランジスタのスイッチング速度を速める周知の
飽和防止素子として働く。

通常のダイオードに対するショットキー障壁ダイオード
の優位性についてはよく知られているところであるが、
他の型の低障壁ダイオードを使用することもできる。

記憶配列の同じ行に沿った多数のセルに対して共通に設
けられるワード線Ａ、は、トランジスタＴ１及びＴＯの
エミッタに接続される。

ワード線Ａへ供給される駆動電位は、トランジスタＴ１
３、飽和防止ダイオードＤ１３、ダイオード接続された
トランジスタＴ１５、及び抵抗ＲＷを介してワード線Ａ
、に接続された電源端子２６より成るワード駆動装置１
２によって発生される。

交差結合トランジスタＴ１及びＴＯの各コレクタは、電
流スイッチとして働く一対のトランジスタと関連付けら
れる。

具体的には、トランジスタＴ３及びＴ４並びに抵抗ＲＥ
Ｉが、記憶トランジスタＴ１に関連する電流スイッチを
構成し、一方、トランジスタＴ５及びＴ６並びに抵抗Ｒ
Ｅ２が、記憶トランジスタＴＯに関連する電流スイッチ
を構成する。

これらの電流スイッチの出力部、即ち、トランジスタＴ
４及びＴ６のコレクタは、ショットキー・ダイオードＤ
８を介して一致線Ｆヘドット・オアされる。

ダイオードＤ８は、これらの出力部を一致線Ｆから分離
すると共に、一致線Ｆにおける寄生キャパシタンスを減
少させる働きかあ。

る。

一致線Ｆ上の電位が負の方へ大きく遷移するのを阻止す
るため、抵抗ＲＭに対して分路を形成するように、一致
線Ｆと接地との間にクランプ・ダイオードＴ１６が接続
される。

このダイオードＴ１６は、一致線Ｆが放電されて、その
電位が低くなり過ぎるのを阻止する。

このような事態は、探索動作中に一致線Ｆに沿って多数
の不一致があった場合に生じ得る。

記憶セル１０に対する書込み及び探索動作は共に、トラ
ンジスタＴ８のベースへの入力線Ｂ及びトランジスタＴ
Ｉのベースへの入力線Ｃにおける信号によって開始され
る。

これらのトランジスタは、ビット／感知線Ｂ／Ｓ”Ｏ”
及びＢ／Ｓ”１”（参照記号り及びＥが各々に付されて
いる）に接続されたエミッタ・フォロワ出力を有する。

スタンバイの間は、線り及びＥは各々端子２１及び２８
から抵抗Ｒ８１及びＲ８２を介して供給される−１．５
Ｖの電位に保たれる。

記憶トランジスタＴ１及びＴＯのコレクタは、各々ダイ
オードＤ１１及びＤ１２によってビット／感知線り及び
Ｅから分離される。

このようなダイオードは、従来においても使用されては
いた力入本発明に従う記憶セルにおいては、これらのダ
イオードＤ１１及びＤ１２は、探索モード中に分離素子
として重要で且つ新規な働きを行なう。

この働きについてはあとで詳しく説明するが、例えば０
”探索及び″１″記憶モード時にはダイオードの一方、
例えばＤｌｌの両端における小さな順方向電圧降下は、
トランジスタＴ８からの電流によってトランジスタＴ１
が影響を受けるのを阻止しつつ、トランジスタＴ３及び
Ｔ４のベースへスイッチングに必要なだけの電位差を与
える。

他方のダイオードＤ１２は逆バイアスされ、トランジス
タＴ７及びＴＯに関して同じ働きをする。

第２Ａ図及び第２Ｂ図は、第１図に示されるインピーダ
ンス素子Ｌ１及びＬ２の異なった実施例を各々例示した
ものである。

インピーダンス素子は、第２ Ａ、図に示されるように
、適切な抵抗値（例えばＩＯＫΩ）を有する抵抗であっ
てもよく、１また第２Ｂ図に示されるように、記憶トラ
ンジスタのコレクタへ定電流源として接続されたＰＮＰ
トランジスタであってもよい。

これらの回路は、記憶セルの負荷素子として周知のもの
であり、本発明に関係する事柄ではない。

次に、下記の表１及び表２をも併せて参照しながら、本
発明に従うセルの動作について、４種類の基本モード即
ちスタンバイ、読取り、書込み及び探索の順に説明する
。

なお、説明中には電位及び抵抗の実際の値が示されるが
、これらは一例として採用したものであって、本発明は
これらの値に限定されるものではない。

（１）スタンバイ スタンバイ状態、即ち、セルが選択されない状態にある
時には、ワード駆動装置１２は動作せずトランジスタＴ
１３のベースは−３，７■に保たれている。

表１の１行目に示されるように、ワード線Ａの電位は、
抵抗ＲＷの値及び端子２６における電位（例では−１，
５Ｖ）に応じて、約−１，３ｖに保たれる。

抵抗ＲＷは、約１，２にΩの抵抗値を有するのが好せし
い。

トランジスタＴ７及びＴ８は、それらのベースに接続さ
れている探索／書込み入力線Ｂ及びＣの電位−１，５■
によってオフにバイアスされる。

これらのトランジスタがオフに保たれていると、ビット
／感知線り及びＥは、端子２１及び２８における約−１
，５Ｖの電位により約５００Ωの抵抗Ｒ８１及びＲ８２
を介して約−１，５Ｖに保たれる。

ダイオードＤ１１及びＤ１２は逆バイアスされる。

記憶トランジスタの一方ＴＯ又はＴ１は導通している。

０”トランジスタＴＯの導通は、セルにピッド０”が記
憶されていることを示し、１ トランジスタＴ１の導通
は、ビット″１”が記憶されていることを示す。

第１図のセルにおいては、トランジスタＴ１がオンで、
ビット”１″が記憶されているものとする。

記憶トランジスタＴ１及びＴＯのコレクタの電位、従っ
て線Ｇ及びＨの電位は、記憶トランジスタのＶＢＥ１飽
和防止ダイオードにおける電圧時■ＶＤ及びワード線Ａ
の電位ＶＡ、によって設定される。

トランジスタＴ１が導通していると、線Ｇの電位ＶＧは
、ワード線電位ＶＡ、を−１，３Ｖ、 ｌ−ランジス
タＴ１のＶＢＥを０．８Ｖ、ダイオードＤ１の電圧降下
ＶＤＩを０．６Ｖと次のようになる。

（１） ＶＧ＝ＶＡ、＋ＶＢＥ（ＴＩ）−ＶＤｌ−１
，ＩＶ線Ｈの電位ＶＨは、 （２）ＶＨ＝ＶＡ−＋ＶＢＥ（ＴＩ）＝−０，５Ｖとな
る。

あとで説明するように、これらの電位は探索モードにお
いてより重要になってくる。

各電流スイッチ・トランジスタ対Ｔ３−Ｔ４及びＴ５−
Ｔ６に関しては、どのような場合にも各対の一方のトラ
ンジスタのみがオンになり得る。

電流スイッチの一方のトランジスタがベース駆動信号の
存在によって導通していると、他方のトランジスタのベ
ース−エミッタ接合は、導通し得るほど十分には順バイ
アスされない。

上の例に従えば、トランジスタＴ４及びＴ６のベースに
おける電位は実質的に線り及びＥの電位−１，５Ｖに等
しり、一方、トランジスタＴ３及びＴ５のベース電位は
、記憶トランジスタＴ１及びＴＯによって各科−１，１
■及び０．５Ｖに設定される。

明らかにトランジスタＴ３及びＴ５のベース電位の方が
、ト）ランジスタＴ４及びＴ６のベース電位よりも正で
あるから、トランジスタＴ３及びＴ５がオンになり、ト
ランジスタＴ４及びＴ６はオフになる。

従って、一致線Ｆの電位は実質的に０■である。

（２）読取り 読取り期間中は、トランジスタＴ？及びＴ８は両方共−
１，５Ｖのベース電位によってオフに保たれているので
、表１の２行目に示されるように、ビット／感知線り及
びＥは端子２１及び２８の電位による−１．５Ｖの初期
バイアスに保たれる。

読取り動作を実行するため、トランジスタＴ１３のベー
ス入力端子３３における電位は−２，５■へ上昇され、
これと共にワード線Ａの電位は−３，１■へ降下される
。

この結果、トランジスタＴ１及びＴＯのエミッタ電位が
より負になるので、導通している方のトランジスタのコ
レクタに接続されたダイオードＤ１１又はＤ１２が導通
して、対応するビット／感知線から電流を流す。

今の例では、セル１０に”１”が記憶されていて、トラ
ンジスタＴ１が導通しているのであるから、そのコレク
タに接続されたダイオードＬ’）１１が導通して、ビッ
ト／感知線りの電位を−１，５Ｖから−２，３■捷で下
げる。

交差結合の原理から、トランジスタＴ１の導通はトラン
ジスタＴＯをオフにクランプする。

従って、ビット／感知線Ｅは−１，５Ｖに保たれる。

ビット／感知線り及びＥにおけるこの電位差は、これら
の線の終端に接続された平衡型検出装置（図示せず）に
より、ビット”１”として検出される。

表１の３行目は、ビット ０ を記憶しているセルの読
取りを示しているが、ビット／感知線り及びＥの電位が
反対になっている他は、ビット”■”の読取りと同じで
ある。

（３）書込み 書込み動作時には、読取りの場合と同じくワード線Ａ、
の電位が下げられる。

更に、一方の記憶トランジスタにのみ電流が流れるよう
に、セル１０にビット １ を記憶するか又はビット
Ｏを記憶するかに応じて、トランジスタＴ７又はＴ８の
ベース電位が上昇される。

その結果、一方のビット／感知線の電位は約−ｏ、ｓｖ
ｔで上昇し、セル１０はダイオードＤ１１又はＤ１２を
介して所望の状態へ強制的に移行される。

例えば、表１の５行目に示されるように、セル１０にビ
ット″０″の書込みを行なう場合には、線Ｂの電位が−
１，５からＯＶり上昇されて、トランジスタＴ８をター
ン・オンする。

ビット／感知線りの電位は、−１，５Ｖから−０，８Ｖ
へ上昇する。

トランジスタＴ８及びダイオードＤ１１を流れる電流は
、トランジスタＴＯをターン・オンする。

トランジスタＴＯを流れる電流は、トランジスタＴ１を
ターン・オフする。

表１の４行目に示されるビット １ の書込の場合には
、”０”の書込みと丁度反対の動作が行なわれる。

（４）探索 トランジスタＴ１及びＴ８は、本発明に従うセルにおい
て探索動作を開始するのにも使用される。

トランジスタＴＩ及びＴ８のこのような二重機能は、書
込み及び探索に別々の装置を必要とする従来のＣＡＭセ
ルに対して、著しい利点となるものである。

・更に、探索動作時には、電流スイッチ対Ｔ３／Ｔ４及
びＴ５／Ｔ６の長所が発揮される。

即ち、電流スイッチ対のスイッチング速度は極めて速い
ので、高速の探索が可能になる。

加つるに、電流スイッチはその入力電圧に少しでも差が
あればスイッチし、しかも一致線Ｆに対しては、大きな
出力電圧変動を与えるので、正確な検出ができる。

ダイオードＤ１１及びＤ１２は、セル１０の記憶節点２
３従ってトランジスタＴ１及びＴＯとビット／感知線り
及びＥとを電気的に分離する働きがある。

探索モード中は、線り及びＧ間の電位差並びに線Ｅ及び
Ｈ間の電位差は、ダイオードＤ１１及びＤ１２を各々導
通させるほど大きくはならない。

しかしながら、これらの電位差は、Ｔ３／Ｔ４及びＴ５
／Ｔ６をスイッチさせるには十分なものである。

表１の６行目及び７行目に示されるように、探索モード
中は、ワード線Ａの電位は−１，３Ｖにされ、箇た探索
がデータ・ビット Ｏ及び １の何れに対してなされて
いるかに応じて、線Ｂ又はＣの電位がＯＶｌで上昇され
る。

この結果、トランジスタＴ７又はＴ８が導通して、関連
するビット／感知線の電位を−１，５■から一〇、８ｖ
まで上昇させる。

探索モード中は、ビット／感知線り及びＥは探索線とし
て働く。

電流スイッチを使用する探索動作の詳細については、表
２を参照することによって最もよく理解されよう。

もしセル１０にビット １ が記憶されていると、探索
がビット Ｏ及びビット １の何れに対してなされるか
には関係なく、トランジスタＴ３のベースに接続された
線Ｇの電位は−１、ＩＶであり、トランジスタＴ５のベ
ースに接続された線Ｈの電位は−０，５ｖである。

これは、スタンバイ・モードのところで説明した式（１
）及び（２）の通りである。

これと反対に、セル１０にビット”０”が記憶されてい
て、トランジスタＴＯが導通していると、線Ｇの電位は
−０，５ｖになり、線Ｈの電位は−１，１■になる。

例として、セル１０にビット”１”が記憶されていた場
合のビット ０ の探索について考えてみる。

これは、表１の最後の行及び表２の最初の行に対応して
いる。

探索動作を開始するため、０ 探索線りの電位が−ｏ、
ｓｖｔで上昇される。

上述のように、トランジスタＴ１が導通しているので（
ビット １ が記憶されている）、トランジスタＴ３の
ベースに接続されたスイッチ線Ｇの電位は−１，１■で
あり、トランジスタＴ５のベースに接続されたスイッチ
線Ｈの電位は一〇、 ５ Ｖになる。

０ 探索線りに接続されたトランジスタＴ４のベース
電位は−０，８■になり、一方、１”探索線Ｅに接続さ
れたトランジスタＴ６のベース電位は−１，５■に保た
れる。

トランジスタＴ４のベース電位の方がトランジスタＴ３
のベース電位よりも正であるから、トランジスタＴ４は
ターン・オンし、トランジスタＴ３はターン・オフする
。

しかしながら、トランジスタＴ５のベース電位は、依然
としてトランジスタＴ６のベース電位よリモ正であるか
ら、トランジスタＴ５はオンに保たれ、トランジスタＴ
６はオフに保たれる。

この結果、アースから抵抗ＲＭ、ダイオードＤＢ、トラ
ンジスタＴ４及び抵抗ＲＥ１を介して−４，２５Ｖの端
子３゛１へ電流が流れる。

抵抗ＲＭ及びＲＥｌは各々１．２にΩ及び２．ＯＫΩの
抵抗値を有しているので、一致線Ｆの電位は０■から一
〇、ＳＶまで下がる。

これは１不一致 を示す。この期間中、ダイオードＤ１
１及びＤ１２はオフに保たれ、従ってトランジスタＴ１
及びＴＯは線り及びＥにおける電位変動から電気的に分
離されている。

探索モードの間におけるこれらのダイオードにかかる最
大順方向電圧は０．３ Ｖである。

この状態は、探索線の電位が一〇、８■になり、対応す
るスイッチ線の゛電位が−１，１■になった時、即ち、
不一致条件のもとで生じる。

ダイオードＤ１１及びＤ１２を導通させるには０．６■
の順方向電圧を必要とするので、これらのダイオードは
探索モード中は常にオフに保たれる。

一方、電流スイッチをスイッチさせるには、０．３Ｖの
電位差で十分である。

上述のように、一対の電流スイッチＴ３／Ｔ４及びＴ５
／Ｔ６は、基本的には記憶トランジスタＴ１及びＴＯに
記憶されているデータと、セル・アドレス・トランジス
タＴＩ及びＴ８によってビット／感知線即ち探索線へ供
給された探索データとを比較するものである。

別の例として、探索データと記憶データとが一致する場
合、例えば”１”記憶／”１”探索の場合には、探索線
Ｅの電位が−０，８Ｖｆで上昇される。

スイッチ線Ｇ及びＨの電位は、前と同じように各々−１
，１ｖ及び−〇、５■にある。

この場合、トランジスタＴ３のベース電位はトランジス
タＴ４のベース電位よりも高く、且つトランジスタＴ５
のベース電位はトランジスタＴ６のベース電位よリモ高
いので、トランジスタＴ３及びＴ５は両方共導通状態に
保たれる。

従って、一致線Ｆの電位はＯｖに保たれ、”一致”があ
ったことを示す。

セル１０に”０”が記憶されていた場合の″１″探索及
び”０′”探索については、表２の３行目及び４行目に
示されるように、スイッチ線Ｇ及びＨの電位が前と反対
になっているだけで、動作の基本はビット １ が記憶
されていた場合と同じである。

以上、本発明の特定の実施例について説明してきたが、
本発明はこれに限定されるものではなく、例えば導電型
が反対のトランジスタを使用したい場合には、バイアス
機構を適当に変えるだけでよい。

１だ、トランジスタ、ダイオード等の回路素子自身につ
いても、使用したい信号レベルに応じて、異なった特性
のものを使用することができる。

要約すれば、本発明に従うＣＡ、Ｍは、電流スイッチを
利用して高速度の探索を行なうもので、入力電位差が僅
かでも一致線上に大きな電圧変動が得られるため、不一
致の検出を正確に行なうことができ、しかも記憶トラン
ジスタはこの探索動作から電気的に分離されているので
、記憶内容が乱されることはないという著しい利点を有
しているものである。

′

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２ Ａ、図
及び第２Ｂ’１１ｆｆｌはセルの異なった負荷素子の例
を各々示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１探索線又は第２探索線上の探索データ応答して
   一致検出線へ一致出力又は不一致出力を出すために下記
   の（イ）乃至に）を具備する連想起憶セル。 （イ）第１記憶節点及び第２記憶節点を有するフリップ
   フロップ。 （ロ）ベースが前記第１記憶節点に接続された第１バイ
   ポーラ・トランジスタと、ベースが前記第１探索線に接
   続され且つコレクタが前記−数構出線に接続された第２
   バイポーラ・トランジスタとを含み、各該トランジスタ
   のエミッタが共通に電源へ接続されてなる第１電流スイ
   ツチ。 （／υ ベースが前記第２記憶節点に接続された第３バ
   イポーラ・トランジスタと、ベースが前記第２探索線に
   接続され且つコレクタが前記−数構出線に接続された第
   ４バイポーラ・トランジスタとを含み、各該トランジス
   タのエミッタが共通に電源へ接続されてなる第２電流ス
   イツチ。 に）前記第１記憶節点と前記第１探索線、及び前記第２
   記憶節点と前記第２探索線を各々結合する結合手段。