JPS5818629B2 - シユウハスウノ デイジタルヘンカンソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は周波数のディジタル変換装置に関するものであ
る。

通常ディジタルな角速度の測定は、例えばエンジン軸に
取付けられたパルス発生器によって回転速度を周波数に
変換する方法をとっており、このパルス発生器は１回転
ごとに正確な数のパルスを発生し、出力周波数は単位時
間当りの回転数に比例している。

したがってこの周波数はカウンターのある内容で示され
ている数ζこ変換される。

計数した後のカウンターの内容は回転速度の直接計測値
である。

このような方法は時間軸が水晶制御されているため高分
解能で測定値の精度が高く、時間および温度による安定
性もよい。

しかしこの方法によって例えば０．１％（千分率）の分
解能を得るためには全速で１０，０００のパルスを計数
しなければならない。

もしこの速度の時パルス発生器が１０ＫＨｚならば、計
数時間は１秒である。

制御を目的としたこの計数速度は、最悪の場合２測定周
期つまり２秒後でなければ測定周波数の変換点が表示さ
れないので不充分である。

制御目的としては約２０ｍ秒に達する計数時間が必要な
時間とされている。

前述した方式で行なわれる速度表示は適用例としてＤＣ
速度計用発電機を補足しなければならず方式を複雑にし
高価なものにする。

本発明の目的は、短い計数時間でしかも必要な分解能で
周波数を正確に測定しうる周波数のディジクル変換装置
を提供するにある。

本発明による周波数のディジタル変換装置によれば、速
度表示は標準の構成部分を巧妙に組合せ、必要な分解能
で必要な速度の表示をすることができる。

本発明による装置は前記した特許請求の範囲ζこ明記し
た特徴を有するが以下に添附の図面の参照しつメより詳
しい説明を加えることにする。

第１図に示した実施例による本発明の装置は、固有のク
ロック周波数ｆｃからなるパルス列ＣＰを発生するクロ
ック部ＣＬＣと、周波数ｆｘの未知のパルス列ＦＸがピ
ックアップ部ＰＵから供給され、さらにクロック部ＣＬ
ＣからパルスＣＰも供給される同期制御部ＳＣＬと、こ
の同期制御部ＳＣＬから第１の制御信号Ｎ２が供給され
ているカウンタ一部ＵＤＣと、そのカウンタ一部ＵＤＣ
の内容Ｇを複数本の接続線によりカウンタ一部ＵＤＣか
ら伝送されかつ同期制御部ＳＣＬの第２の制御信号ＬＡ
ＴＣＨによって作用を受けるレジスタ一部ＲＬと、クロ
ック部ＣＬＣからのパレス列ＣＰおよびレジスタ一部Ｐ
Ｌの内容Ｆが数本の接続線で供給されているディジタル
周波数てい缶部ＤＲＭとで構成されており、ディジタル
周波数てい缶部ＤＲＭが発生するパルス列ＰＲは同期制
御部ＳＣＬを経由し第３の制御信号Ｎ１としてカウンタ
一部ＵＤＣの内容に作用する。

最初に動作の理論的説明を第１図に基すいて行ない次に
第２図で詳細な動作説明を行なう。

周波数てい缶部ＤＲＭの出力信号すなわちパルス列ＰＲ
の周波数ｉＲはクロック部ＣＬＣからのパルス列ＣＰの
周波数ｆｃとレジスタ一部ＲＬの内容Ｆとの積に比例し
、その式は であって、そこのＭは比例定数でＯくＦ＜Ｍの条件にあ
る。

パルス列ＦＲの各パルスによってＮ１単位づつカウンタ
ーＵＤＣの内容が減ぜられる。

周波数ｆｘの未知のパルス列ＦＸの各パルスの受信後に
同期制御部ＳＣＬがカウンタ一部ＵＤＣに対して第１の
制御信号Ｎ２を発生し、その結果その内容ＧがＮ２単位
で増やされ、その後レジスタ一部ＲＬに第２の制御信号
ＬＡＴＣＨが出され、カウンタ一部ＵＤＣの内容Ｇがレ
ジスタ一部ＲＬζこ送出される。

そして同期制御部ＳＣＬは前記減算および加算の周期を
一致させないよう制御する。

Ｎ２単位の加算と内容Ｇの送出はパルス列ＣＰの２つの
パルス間で実行される。

第３図に各パルス列ＣＰ、ＦＸ。Ｎ２．ＦＲ２Ｎ１およ
びＬＡＴＣＨの関係を図示しである。

さらに第４図にはＭ＝１０，０００ 、 Ｎ、＝１゜Ｎ
２−１００ならび（こ、ｆｃ二１ＭＨｚの時、周波数ｆ
ｘの個別の値ＦとＧ間の関係を図示しである。

タ一部ＵＤＣの内容は合計ＦＲ２ＴＸだけ除々に減少（
Ｎ、−１の時）し次いでＮ２により増加される。

もし未知の周波数ｆｘにおける第に番目の周期の開始時
にレジスタ一部ＲＬの内容がＰＫで示されているとすれ
ば次の式が与えられる。

ここで（１）を（２）に代入すれば次の式が得られる。

そこで式（３）からＦＸはＦに収れんする。

すなわちとなりレジスタ一部ＲＬの内容Ｆは未知の周波
数ｆｘに比例する。

であって収れんは一定値となる。

方程式（２）から周波数ｆｘのに番目の周期におけるＦ
の変化分△ＦＫは、 この変化分△ＦＫは周期ＴＸで実行される。

ＴＸられ、本発明による装置の動作ははゾ微分方程式に
よって説明できる。

上式の解は、 であってｊ−＋ｃ’ｚで次の式が与えられる。

数の逆数に相当する。

すなわちこれと関連して、レジスタ一部ＲＬの内容つま
り方程式的）と（６）からは次の式が得られる。

となり、時定数τＭは一定値に収れんする最も低い周波
数測定では周期ＴＸｍａｘに等しい。

低周波の場合の収れん過程は高い周波数ｆｘがｆＸｍｉ
ｎに接近する指数過程から偏移している。

しかし高周波の場合と同様正しい測定値が即座に、３〜
５倍のτＭ時間内に得られる。

第４図の実施例ではＦの分解能は０１％で、τＭ＝１０
７７Ｌ秒、一定値に収れんする最も低い周波数はｆ）（
ｍｉｎ＝１００Ｈｚ、収れんが安定する最も低い周波数
はｆ ｘ ｍｉｎ ＝ ５０Ｈｚであって、最大測定周
波数ｆＸｍａｘは９９９９Ｈ２であり測定範囲は第２図
は第１図で示す特定の実施例を表わしている。

クロック部ＣＬＣはクリスタル制御発振器Ｏ８Ｃと付加
素子Ｆｔ、 、 Ｒ，２，Ｃを有するインバーターＩＮ
１．■Ｎ２および■Ｎ３とを含んでいる。

インバーター■Ｎ３と、同期制御部ＳＣＬに含まれるイ
ンバーター■Ｎ４とは発振器Ｏ８Ｃの出力信号を矩形波
パルス列ＣＰとＣ↑にそれぞれ増巾、変換する。

第３図は以下に記述するパルス列の時間との関係を示し
たものである。

ディジタル周波数てい缶部ＤＲＭは縦続接続された４つ
のてい倍素子ＤＲＭＯ、ＤＲＭｌ 、ＤＲＭ２およびＤ
ＲＭ３とＮＡＮＤゲートＡ１とで構成されでいる。

この縦続接続は各てい倍素子のＥＮＡＢＬＥ 。ＩＮＰ
ＵＴとＥＮＡＢＬＥ、０ＵＴＰＯＴ間をそれぞれ接続し
ている。

各てい缶部にはパルス列ＣＰが供給され、さらにその入
力部Ａ、 、 Ｂ 、 ＣおよびＤはレジスタ一部ＰＬ
における各４ビツトレジスター素子ＲＬＯ。

ＲＬＩ、ＲＬ２およびＲＬ３の各入力部ＱＡ、ＱＢ。

Ｑｃ、およびＱＤに接続されている。

各てぃ缶部ＤＲＭＯ、ＤＲ，Ｍｌ 、ＤＲＭ２およびＤ
ＲＭ３はそれぞれ以下に示す平均周波数のパルス列Ｆｏ
ＵＴｏ。

ＦＯＵＴｌ・ＦＯＵＴ２およびＦ ＯＵ Ｔ ｓを発生
するＯすなわち ｆ ０ＵＴ３＝Ｆ３ ・０．１ ｆ ｃ ｆ ０ＵＴ２＝Ｆ２ ・０．０１ ｆ ｃｆ ０ＵＴ１
＝Ｆ１・ｏ、ｏ ０１ ｆ ｃおよびｆ ０ＵＴＯ＝Ｆ
ｏ・０．０００１ ｆ ＯであってＦ。

、 Ｆ、 、 Ｆ２およびＦ３はそれぞれレジスター素
子ＲＬＯ、ＲＬｌ 、ＲＬ２およびＲＬ３の各内容（な
るべくＢＣＤコードがよい）であり、ｆｃはパルス列Ｃ
Ｐの周波数である。

負の出力信号Ｆ ０ＵＴｏ 、Ｆ ０ＵＴＩ 、Ｆ ０
ＵＴ２およびＦＯＵＴ３がＮＡＮＤゲートＡ１によって
加算されパルス列ＰＲとなり、その平均周波数ｆＲはｆ
Ｒ＝ ｆ ０ＵＴ２＋ｆ ０ＵＴ２＋ｆ ０ＵＴＩ ＋
ｆ ０ＵＴＯ＝、ｆｃ（０，ｉ Ｆ’３＋ｏ、ｏ Ｉ
Ｆ２＋０．００１ Ｆ、十０．０００１Ｆｏ） である。

カウンタ一部ＵＤＣは４つの可逆カウンター素子ＵＤＣ
Ｏ、ＵＤＣＩ 、ＵＤＣ２およびＵＤＣ３から成ってい
る。

これら各素子はＵＰおよびＤＯＷＮで示したそれぞれ加
算と減算用入力部を有している。

あるカウンター素子の増加または減少状態の切換はＵＰ
またはＤＯＷＮに対する各入力信号の正への立上りで行
なわれ一方第２のＵＰまたはＤＯＷＮの入力信号は高値
（論理値１）である。

計数パルスを加算（減算）する場合、カウンター素子の
状態が９から０（Ｏから９）に変化するとＣＡＲＲＹ（
ＢＯＲＲＯＷ）出力に計数パルスが現われる。

これは各カウンター素子が、ＣＡＲＲＹ（ＢＯＲＲＯＷ
）出力を次のカウンター素子のＵＰ（ＤＯＷＮ）入力に
接続するいわゆる縦続接続されていることを意味してい
る。

各カウンター素子の電流状態は、レジスタ一部ＲＬにお
ける各レジスター素子のそれぞれの入力端子Ａ、Ｂ、Ｃ
およびＤに接続されている出力端子ＱＡ 、 ＱＢ 、
ＱｃおよびＱＤに現われる。

第２図に示す回路において、全カウンター素子ＵＤＣＯ
〜ＵＤＣ３はカウンター素子ＵＤＣＯのＤＯＷＮ入力端
子で−１のパルスを減算するよう縦続接続されている。

ＵＤＣＯのＵＰ入力端子は高値の論理値Ｈに接続されて
いる。

カウンター素子ＵＤＣ２さＵＤＣ３だけはカウンター素
子ＵＤＣ２のＵＰ入力端子にパルスを加算するよう縦続
接続されており、これはカウンター素子ＵＤＣＯの一１
単位の減算が全カウンタ一部ＵＤＣの内容を１だけ減す
る一方、信号Ｎ２ごとに全カウンターの内容を１００単
位で増やすことを意味している。

同期制御部ＳＣＬは、４つのフリップフロップＦＦ１
、ＦＦ２ 、ＦＦ３およびＦＦ４と、いくつかのインバ
ーターＩＮ４．ＩＮ５．ＩＮ６．ＩＬ、。

ＩＬ ＩＬ ＩＬ ＩＬおよびＩＬ６と、
２ ヲ ３５ ４ フ ５ＮＡ
ＮＤゲートＡ２ ＋ Ａ３ ＋Ａ４ ＋ Ａ５およびＡ
６とで構成されている。

パルス列ＣＰの負への立上り（つまりパルス列ＣＰの正
への立上り）によってフリップフロップＦＦ３の出力Ｑ
は１にセットされ、さらにその出力信号ＤＣＰは高値す
なわち論理値１になる。

この信号ＤＣＰはインバータＩＬ１．ＩＬ２およびＩＮ
５で遅延されて信号Ｓ１となり、フリップフロップＦＦ
Ｉをセットすると同時にフリップフロップＦＦ３のＣＬ
、ＥＡＲ入力に入り信号ＤＣＰをゼ。

口にする。

したがってＤＣＰは限られたパルス巾の正パルスとなる
。

反転した論理積がＮＡＮＤゲートＡ２を通じ、信号ＤＣ
Ｐ、てい缶部ＤＲＭからの出力信号ＰＲおよび信号ＤＣ
Ｅｕ）ＣＥに関しては下記参照）と。

によって形成される。

もし信号ＤＣＥが高値でクロックパルスの周期ＴＣの間
にパルス列ＦＲＩこパルスが発生しておれば、信号ＤＣ
Ｐのパルスと同じ巾の負のパルス信号がＮＡＮＤゲート
Ａ２の出力端に現われ、カラン。

タ一部ＵＤＣの内容を１単位で減する。

もし信号ＰＲにパルスがなければ、ＮＡＮＤゲートＡ２
からの出力信号は高値を維持し減算は行なわれない。

上記のような減算はカウンタ一部ＵＤＣの内容が正であ
る間繰り返される。

カウンタ一部ＵＤＣの内容が負、すなわち９９９９にな
るとカウンター素子ＵＤＣ３のＢＯＲＲＯＷ出力端子に
負のパルスが現われ、これがＮＡＮＤゲートＡ３とＡ４
に接続され出力信号ＤＣＥの状態を変えるフリップフロ
ップを作動させさらにカウンタ一部ＵＤＣの減算を停止
させる。

変換されようとする周波数ｆＸの信号ＦＸはＴＴＬ論理
回路によって論理値のパルス列に変換することを前提と
している。

信号ＦＸが低値の時フリップフロップＦＦ１ 。

ＦＦ２およびＦＦ３はゼロにセットされ、すなわちフリ
ップフロップＦＦ２の頁出力端子からの信号Ｎ２は高値
にそしてフリップフロップＦＦ４のＱ出力端子からの信
号ＬＡＴＣＨは低値になる。

信号ＦＸが高くなるとフリップフロップＦＦ１は信号Ｓ
１の正への立上りで、ＮＡＮＤゲートＡ２の出力である
信号Ｎ１が高値となりカウンタ一部Ｕ Ｄ’ Ｃから１
単位が減算された後のある時間、１にセットされる。

フリップフロップＦＦＩのＱ出力端子の高値信号Ｓ２は
フリップフロップＦＦ２を１にセットし、前記フリップ
フロップＦＦ２の回出力端子の信号すなわちＮ２は低値
になる。

ある時間の後フリップフロップＦＦ２は、フリップフロ
ップＦＦ２のＱ出力端子の出力信号がインバーター■Ｌ
３．■Ｌ４およびｌＮ６Ｉこよって反転され遅延されて
得られた信号Ｓ４が低値となるため、ゼロにセットされ
る。

信号Ｎ２はカウンター素子ＵＤＣ２のＵＰ入力端子に供
給され、カウンター素子ＵＤＣ２およびＵＤＣ３の全内
容が１単位増加し、その結果全カウンタ一部ＵＤＣの内
容が１００だけ増加する。

また信号Ｎ２はフリップフロップＡ３−Ａ４にも影響を
およぼし信号ＤＣＥが高値でなければ高値にする。

信号Ｓ４はインバーターＩＬ５およびＩＬ６と、インバ
ーターとして接続されているＮＡＮＤゲー１−Ａ５およ
びＡ６とで遅延され信号Ｓ５ｔこなる。

信号Ｓ５の正への立上りは、フリップフロップＦＦ４の
Ｄ入力が高値の場合、そのフリップフロップＦＦ４を１
にセットする。

信号Ｓ４の時間遅延はカウンター素子ＵＤＣ２とＵＤＣ
３に１００単位加算後その状態を変えるに必要な時間よ
り長い。

フリップフロップＦＦ４が１にセットされ信号ＬＡＴＣ
Ｈが高値になると、ＵＤＣＯ、ＵＤＣｌ 。

ＵＤＣ２およびＵＤＣ３の内容はそれぞれレジスタ一部
の１’（ＬＯ、ＲＬｌ 、ＲＬ２およびＲＬ３に転送さ
れその結果レジスタ一部ＲＬには新しい測定値が入るこ
とζこなる。

こうしてフリップフロップＦＦ４および信号ＬＡＴＣＨ
はパルス列ＣＰの次のパルスが正への立上りを示す時低
値に変化する。

最後に述べたパルスからてい缶部ＤＲＭの前でレジスタ
一部Ｉ（Ｌの新しい内容Ｆと同じ平均周波数のパルス列
を発生する。

信号ＦＸが低値になるとフリップフロップＦＦ１はゼロ
ζこセットされ、次の測定周波数ｆｘなる新しい周期の
開始で信号ＦＸが高値になると前述した手順を繰返す準
備ができる。

ピックアップ部ＰＵには、例えばＡＩＲＰＡＸ社のＺｅ
ｒｏ Ｖｅｌｏｃｉｔｙ Ｄｉｇｉｔａｌ Ｐｉｃｋｕ
ｐ Ｍｏｄｅ１４−０００１を使用することができる。

４つのてい倍素子ＤＲＭＯ〜ＤＲＭ４は例えばＴｅｘａ
ｓ Ｔ ｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４１６７を４
つで構成することができる。

４つのレジスター素子ＲＬＯ〜ＲＬ３は例えばＴ ｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社のＳＮ７４７５を４つ
で構成することができる。

４つのカウンター素子ＵＤＣＯ〜ＵＤＣ３は例えばＴｅ
ｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４１９２を
４つで構成することができる。

４つのフリップフロップＦＦ１〜ＦＦ４は例えばＴｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４７４を２つ
で構成することができる。

２つのＮＡＮＤゲートＡ１およびＡ２は例えばＴｅｘａ
ｓ Ｉｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４２０を１つで
構成することができる。

４つのＮＡＮＤゲートＡ３． Ａ、 、 Ａ、およびＡ
６は例えばＴｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社の５
Ｎ７４００を１つで構成することができる。

６つのインバーターＩＬ１〜ＴＬ６は例えばＴｅｘａｓ
Ｉｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４ＬＯ４を１つで、
同じく６つのインバーターＩＮ１〜■Ｎ６は例えばＴｅ
ｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社の５Ｎ７４０４を１
つでそれぞれ構成することができる。

クリスタル制御発振器Ｏ８ＣのクリスタルはＨＣ−６型
のものである。

またカウンタ一部ＵＤＣおよびてい缶部ＤＲ，Ｍは、こ
５に示したＢＣＤとは別のコード例えばＮ １ ／Ｎ
２比が１６のべき乗となるような２進コードで動作する
素子で前記素子を置換えることによって動作させること
もできる。

本発明による装置はディジタル形式で充分速い速度で検
査することができ、また必要な制御時間内に処理し望む
値を得るとともに制御偏差を高精度、高分解能で、高速
に単純な速度制御を行なわすことができる。

本発明によってディジクル増分による絶対位置測定とか
ステップモーターを用いた位置制御サーボ装置の直流速
度計用発電機の代りに速度表示装置として有利に使用す
ることができる。

また本発明によって非常に低い周波数を速くかつ正確に
測定することも可能である。

例えば０．０１＝−ＩＨｚの測定範囲で０．１０１００
の分解能では従来のパルス計数で２．８時間要していた
ものが、本発明の装置によってわずか１００秒の測定時
間で得られる。

もちろん本発明による装置はこ５に示した実施例に限定
されるものではなく前記の特許請求の範囲内で多様な変
更もありうる。

【図面の簡単な説明】

第４図は本発明による装置の原理を示すブ冶ツク構成で
あり、第２図は第１図に示した原理の１実施例であり、
第３図は第２図の実施例で使用されている信号の関連図
であり、第４図は本発明による装置を適用した１実施例
の結果を図示したものである。

Claims (1)

【特許請求の範囲】
1. １ 一定の周波数ｆＱを有する第１のパルス列ＣＰを発
   生するクロック部ＣＬＣと、制御部ＳＣＬと、カウンタ
   一部ＵＤＣとを有する周波数のディジクル変換装置、特
   にディジタル回転速度測定装置（こおいて、該装置は更
   にピックアップ部Ｐ Ｕ及び第２のパルス列ＦＲを発生
   するてい缶部ＤＲＭを有し、該第２のパルス列ＦＲの周
   波数ｆＲは前記一定周波数ｆｃと前記カウンタ一部ＵＤ
   Ｃの内容Ｇの最大値Ｆとの積によって決まり、前記カウ
   ンタ一部ＵＤＣは前記第２のパルス列ＰＲの各パルスに
   応答して第１の値Ｎ１だけ内容を減少させ、前記ピック
   アップ部ＰＵは前記制御部ＳＣＬに未知の周波数Ｆｘか
   らなる第３のパルス列ＦＸを供給し、前記制御部ＳＣＬ
   は前記第３のパルス列の各パルスに応答して前記カウン
   タ一部ＵＤＣに制御信号を出力し、前記カウンタ一部Ｕ
   ＤＣは該制御信号に応答して第２の値Ｎ２だけその内容
   Ｇを増加し、前記第２の値Ｎ９は前記第１の値Ｎ１より
   太きく、そのような増加のたびに前記カウンタ一部ＵＤ
   Ｃの内容Ｇは前記第２のパルス列ＦＸの周波数ｆＸをデ
   ィジタルで表示した新しい最大値になることを特徴とす
   る周波数のディジタル変換装置。