JPS5824813B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5824813B2 JPS5824813B2 JP54014244A JP1424479A JPS5824813B2 JP S5824813 B2 JPS5824813 B2 JP S5824813B2 JP 54014244 A JP54014244 A JP 54014244A JP 1424479 A JP1424479 A JP 1424479A JP S5824813 B2 JPS5824813 B2 JP S5824813B2
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- JP
- Japan
- Prior art keywords
- circuit
- data
- output
- register
- data processing
- Prior art date
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Description
【発明の詳細な説明】
本発明は、複数のＬＳＩ等からなるデータ処理回路で構
成されたデータ処理装置の改良に関するものである。
成されたデータ処理装置の改良に関するものである。
第１図はこの種のデータ処理装置の従来例であり、２個
のデータ処理回路ＬＳＩ５とＬＳＩ６より構成されると
した例を示したものである。
のデータ処理回路ＬＳＩ５とＬＳＩ６より構成されると
した例を示したものである。
図に３いて、ＬＳＩ５はレジスタセット回路１０、レジ
スタ１１，１２，１３、レジスタ選択回路２０、駆動回
路２１を内蔵し、レジスタ選択制御線２のレジスフ選択
情報をレジスタセット回路１０でブタコードすることに
より、入力データバス１のデータをレジスタ１１〜１３
のいずれかヘセットし、又、レジスタ選択制御線２の情
報によりレジスタ選択回路２０がレジスタ１１〜１３の
いずれかを選択して、その内容を駆動回路２１を介して
データ出力バス３へ出力する。
スタ１１，１２，１３、レジスタ選択回路２０、駆動回
路２１を内蔵し、レジスタ選択制御線２のレジスフ選択
情報をレジスタセット回路１０でブタコードすることに
より、入力データバス１のデータをレジスタ１１〜１３
のいずれかヘセットし、又、レジスタ選択制御線２の情
報によりレジスタ選択回路２０がレジスタ１１〜１３の
いずれかを選択して、その内容を駆動回路２１を介して
データ出力バス３へ出力する。
一方、ＬＳＩ６はレジスタセット回路１０、レジスタ１
４、レジスタ選択回路２０、駆動回路２１を内蔵し、他
にＬＳＩ５のレジスタ１１．１２のデータを信号線１１
０，１２０を介して受取り、ＬＳＩ５と同様にデータの
読み書きを行う。
４、レジスタ選択回路２０、駆動回路２１を内蔵し、他
にＬＳＩ５のレジスタ１１．１２のデータを信号線１１
０，１２０を介して受取り、ＬＳＩ５と同様にデータの
読み書きを行う。
この様に第１図の構成では、複数のデータ処理回路で使
用するデータレジスタの内容を一方のデータ処理回路か
ら他方のデータ処理回路へ信号線を介して供給するため
、共通に使用するデータレジスタのビット数が多くなれ
ばなるほどピンネックになりやすい。
用するデータレジスタの内容を一方のデータ処理回路か
ら他方のデータ処理回路へ信号線を介して供給するため
、共通に使用するデータレジスタのビット数が多くなれ
ばなるほどピンネックになりやすい。
これを解決する方法として、第２図の様に、ＬＳＩ５内
にデータレジスタ１１．１２を追加内蔵し、第１図のＬ
ＳＩ５からＬＳＩ６への信号線１１０，１２０を無くし
、レジスタｌＬ１２はＬＳＩ５と６で同時に更新あるい
は読出しを行う構成のものがある。
にデータレジスタ１１．１２を追加内蔵し、第１図のＬ
ＳＩ５からＬＳＩ６への信号線１１０，１２０を無くし
、レジスタｌＬ１２はＬＳＩ５と６で同時に更新あるい
は読出しを行う構成のものがある。
しかし、第２図でＬＳＩ５とＬＳＩ６に同一レジスタ１
１．１２を内蔵した場合、従来はその内容が一致してい
るか否かをチェックする手段がなく、データの一致性が
必ずしも保証されなかった。
１．１２を内蔵した場合、従来はその内容が一致してい
るか否かをチェックする手段がなく、データの一致性が
必ずしも保証されなかった。
本発明の目的とするところは、上記の如き問題点を除去
するものであり、同一内容を出力するデ′−タ処理回路
の内容の一致をチェックする手段を提供することにある
。
するものであり、同一内容を出力するデ′−タ処理回路
の内容の一致をチェックする手段を提供することにある
。
しかして、本発明の特徴とするところは、同一内容を出
力する複数のデータ処理回路の内部に出力駆動回路をも
ち、その出力駆動回路の入力と出力を比較する比較回路
を内蔵することにより、比較用の回路を他にもつことな
く内容の一致のチェックを行うことにある。
力する複数のデータ処理回路の内部に出力駆動回路をも
ち、その出力駆動回路の入力と出力を比較する比較回路
を内蔵することにより、比較用の回路を他にもつことな
く内容の一致のチェックを行うことにある。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。
る。
第３図は本発明の一実施例で、第２図のＬＳＩ５とＬＳ
Ｉ６の各々に対して、出力駆動回路２１の入力信号５０
と出力信号６０すなわちＬＳＩ５゜ＬＳＩ６に共通の出
力バス３の信号とを比較する比較回路３０と、該比較回
路３０の出力５１を選択信号線２の信号によって選択回
路３１を追加し１、選択回路３１の出力側はＬＳＩ５．
ＬＳＩ６に共通の比較エラー信号線４１に接続する構成
としたものである。
Ｉ６の各々に対して、出力駆動回路２１の入力信号５０
と出力信号６０すなわちＬＳＩ５゜ＬＳＩ６に共通の出
力バス３の信号とを比較する比較回路３０と、該比較回
路３０の出力５１を選択信号線２の信号によって選択回
路３１を追加し１、選択回路３１の出力側はＬＳＩ５．
ＬＳＩ６に共通の比較エラー信号線４１に接続する構成
としたものである。
第３図の動作は次の通りである。
ＬＳＩ５とＬＳＩ６内のレジスタ１１あるいはレジスタ
１２のデータの読出し時、駆動回路２１の入力信号５０
と該駆動回路２１の出力信号６０つまり出力データバス
３の内容とを比較回路３０で比較し、その比較結果の信
号５１をさらにレジスタ選択信号線２と選択回路３１に
よって、自己のＬＳＩ内のレジスタ選択時のみ比較結果
信号を比較エラー信号４に出力する。
１２のデータの読出し時、駆動回路２１の入力信号５０
と該駆動回路２１の出力信号６０つまり出力データバス
３の内容とを比較回路３０で比較し、その比較結果の信
号５１をさらにレジスタ選択信号線２と選択回路３１に
よって、自己のＬＳＩ内のレジスタ選択時のみ比較結果
信号を比較エラー信号４に出力する。
例えばＬＳＩ５内のレジスタ１１が（１０１０）２であ
り、ＬＳＩ６内のレジスタ１１が（１０００）２であっ
た場合、該レジスタ１１゜の読出し時、出力データバス
３の内容はＬＳＩ５とＬＳＩ６の出力の論理和かとられ
て（１０１０）２となる。
り、ＬＳＩ６内のレジスタ１１が（１０００）２であっ
た場合、該レジスタ１１゜の読出し時、出力データバス
３の内容はＬＳＩ５とＬＳＩ６の出力の論理和かとられ
て（１０１０）２となる。
このとき、ＬＳＩ６内の駆動回路３０の入力信号５０は
（１０００）２であるため、その出力信号６０つまり出
力データバス３の内容と不一致が生じ、比較回路３０と
選択回路３１を介して比較エラー信号線４にエラー信号
が出力され、ＬＳＩ５とＬＳＩＢ内にもつ同一データレ
ジスタ１１１の内容が不一致であることが検出される。
（１０００）２であるため、その出力信号６０つまり出
力データバス３の内容と不一致が生じ、比較回路３０と
選択回路３１を介して比較エラー信号線４にエラー信号
が出力され、ＬＳＩ５とＬＳＩＢ内にもつ同一データレ
ジスタ１１１の内容が不一致であることが検出される。
同様に、ＬＳＩ５とＬＳＩ＆のレジスタ１２に対しても
比較チェックが行なわれるが、ＬＳＩ５にのみもつデー
タレジスタ１３を選択した場合は、ＬＳＩ６の比較信号
は選択回路３１によって比較ンエラー信号線４への出力
を禁止して、ＬＳＩ５は自己のＬＳＩ内にあるレジスタ
１３のためチェックが行なわれる。
比較チェックが行なわれるが、ＬＳＩ５にのみもつデー
タレジスタ１３を選択した場合は、ＬＳＩ６の比較信号
は選択回路３１によって比較ンエラー信号線４への出力
を禁止して、ＬＳＩ５は自己のＬＳＩ内にあるレジスタ
１３のためチェックが行なわれる。
このとき、出力データバス３のデータはＬＳＩ５のみで
あるため、当然比較エラーは生じないはずであるが、他
のＬＳＩから出力・データバス３へのデータの沸き出し
、又は、ＬＳＩ５内の駆動回路２１が故障していると、
駆動回路２１の入力信号５０と出力データバス３との不
一致が生じて、比較エラーを検出することになる。
あるため、当然比較エラーは生じないはずであるが、他
のＬＳＩから出力・データバス３へのデータの沸き出し
、又は、ＬＳＩ５内の駆動回路２１が故障していると、
駆動回路２１の入力信号５０と出力データバス３との不
一致が生じて、比較エラーを検出することになる。
１ 以上説明したように、本発明においては同一内容を
出力する複数のＬＳＩ内に比較回路を内蔵することによ
り、比較用回路を他にもつことなく、内容一致のチェッ
クが可能である。
出力する複数のＬＳＩ内に比較回路を内蔵することによ
り、比較用回路を他にもつことなく、内容一致のチェッ
クが可能である。
第１図及び第２図は複数のＬＳＩ等からなるデータ処理
装置の従来例を示すブロック図、第３図は本発明の一実
施例を示すブロック図である。 １・・・共通入力バス、２・・・レジスタ選択線、３．
・・共通出力バス、４・・・比較エラー信号線、５，６
・・・ＬＳＩ、１０・・・レジスタセット回路、１１〜
１４・・・データレジスタ、２０・・・レジスタ選択回
路、２１・・・駆動回路、３０・・・比較回路、３１・
・・選択回路、１０１，１０２・・・ＬＳＩ、１０５・
・・演算器、１０９・・・比較エラー信号線、１０４・
・・信号線。
装置の従来例を示すブロック図、第３図は本発明の一実
施例を示すブロック図である。 １・・・共通入力バス、２・・・レジスタ選択線、３．
・・共通出力バス、４・・・比較エラー信号線、５，６
・・・ＬＳＩ、１０・・・レジスタセット回路、１１〜
１４・・・データレジスタ、２０・・・レジスタ選択回
路、２１・・・駆動回路、３０・・・比較回路、３１・
・・選択回路、１０１，１０２・・・ＬＳＩ、１０５・
・・演算器、１０９・・・比較エラー信号線、１０４・
・・信号線。
Claims (1)
- １ 共通のデータ入力バスと、共通のデータ出力バスと
、共通のレジスタ選択制御線とにそれぞれ接続した複数
個のデータ処理回路からなり、これらの各データ処理回
路は、前記データ入力バスに接続された複数のデータレ
ジスタと、これらデータレジスタのいずれかの内容を前
記レジスタ選択制御線からの信号により選択する選択回
路と、当該回路の出力信号を前記共通のデータ出力バス
に乗せる駆動回路と、前記駆動回路の入力と出力とを比
較する比較回路とを有し、当該比較回路の機能は前記レ
ジスタ選択制御線の信号により有効となり、当該比較回
路の出力は共通の比較エラー信号線に接続され、前記レ
ジスタ選択制御線の信号は前記各データ処理回路の中の
前記選択回路の機能を同時に有効とすることを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54014244A JPS5824813B2 (ja) | 1979-02-13 | 1979-02-13 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54014244A JPS5824813B2 (ja) | 1979-02-13 | 1979-02-13 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108024A JPS55108024A (en) | 1980-08-19 |
| JPS5824813B2 true JPS5824813B2 (ja) | 1983-05-24 |
Family
ID=11855670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54014244A Expired JPS5824813B2 (ja) | 1979-02-13 | 1979-02-13 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824813B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029936U (ja) * | 1988-06-29 | 1990-01-23 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737892B2 (ja) * | 1973-02-16 | 1982-08-12 | ||
| JPS5413236A (en) * | 1977-07-01 | 1979-01-31 | Hitachi Ltd | Bus control system |
-
1979
- 1979-02-13 JP JP54014244A patent/JPS5824813B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108024A (en) | 1980-08-19 |
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