JPS5824821B2 - コガタデンシケイサンキ - Google Patents

Description

【発明の詳細な説明】 本発明は三乗根の計算を行なうことができる小型電子計
算機に関する。

従来小型電子計算機において、三乗根の計算を行なわせ
るとすれば、対数と指数とを組み合わせて三乗根を計算
する近似法、またはニュートン法によって計算を行なわ
せるものである。

しかしながら近似法で計算を行なわせるとすれば、対数
指数計算のサブルーチンを必要とし、上記演算の組合せ
を用いる為に演算時間も極めて遅く、計算精度も悪いも
のである。

一方ニュートン法による計算は大型計算機で用いられて
いる方法であるが演算回路、演算時間、精度において本
発明より劣るものである。

本発明は上述の如き点を鑑み、構成が簡単、演算時間が
短かく、そして演算精度が得られるようにする為に開立
されたデータを記憶する為の第１のレジスタと、前記第
１のレジスタに記憶された値の２乗の値を記憶する第２
のレジスタと、開立すべきデータを記憶する第３のレジ
スタと、前記第３のレジスタの内容から前記第２のレジ
スタの内容を減算する減算手段と、前記第２のレジスタ
の内容に前記第１のレジスタの内容を加算する手段と、
少なくとも前記減算手段及び前記加算手段が１回以上作
動する毎に前記第１のレジスタの内容をインクリメント
する手段とを有し、インクリメントされた値が記憶され
た前記第１のレジスタより開立した値を導出する小型電
子計算機を提供しようとするものである。

その他の目的は、本発明による実施例の説明に従かい明
らかとなるであろう。

本発明による小型電子計算機は以下の原理に基いて三乗
根の計算を行なわせるものである。

即ち １３＋２３＋３３＋・・・十ｎ ３＝（１＋２＋・・・
十ｎ）２■という式を基礎として、上式を繰り返し用い
て三乗根を一桁ずつ求めるもので、数値の桁数がどんな
に多くても最小位桁まで厳密に求めることができる。

即ち、■の式でｎｌまでのものを作ると、１３＋・・・
＋（ｎ−１）’＝（１＋・・・＋（ｎ−１））２ ＝■
ａ■−■ａ ｎ３−（１＋−＋ｎ ）２−（１＋−・十（ｎ−１））
２・・−■ｂ■ｂの式でｎ−１までのものを作ると、 （ｎ−１）３＝（１＋・・・＋（ｎ １））２−（１
＋・・・＋（ｎ−２））２・・・■Ｃ ■ｂ−■Ｃ ｎ ３−（ｎ−１）３＝（１＋・・・＋ｎ）”−２（ｌ
＋・・・＋（ｎ−１） ）２＋（１＋’−・・＋（ｎ−
２））２・・・■ｄ 従って、 ｎ３−（ｎ−１）３＝（ｎ−１）２＋（ｎ−１） ｎ＋
ｎ２ ■１また０式をわかりやすくすると、 ３−１ ２３＝ ３＋５ ３３−＝ ７＋９＋１１ ■１１
４”” １３＋１５＋１７＋１９
となる。

これについては上記■ｂ及び公式 を用いて、例えば、 のようにして得られる。

■と■１と■１１は全く同値な式であり、以下の説明に
おいては■１を中心に行なう。

さて次にこれらの式から明細書第１図のフローチャート
を導ひく。

なお説明の都合上０７式から行なう。

この式の右辺の意味する所は以下の様です。

Ｏまず１，２，３，４．・・・と増加させるべきレジス
タＭを設ける。

（上記■式の変数ｍであり、明細書第１図のＭである。

Ｏ次にレジスタＭの内容の２乗を常に保持するレジスタ
Ｌを設ける。

これはインクリメント前のＭとインクリメント後のＭを
Ｌに加算すればよい。

（明細書第１図のレジスタＬであり、■式の（ｍ−１）
２や（ｍ−１）ｍやｍ２の値を含む様にレジスタＬの値
を変化させます。

）０ そして与えられた数ｎ３を含むレジスタＮからレ
ジスタＬを変化させながら減算する。

○ そしてこの動作をループして、ループを何回まわっ
たかを求めればそれが解になる。

そこでＮを与えられた数値とし、Ｍを結果が求まる変数
とし、中間変数としてＬを用いてフローチャートを書く
と、第１図に示すようになる。

第１図に示すループを描く最初のステップＮ←Ｎ−Ｌか
ら説明をする。

ｓ ｔｅｐｌ・ １つ前のループで得られたレジスタＬ
の内容をＮから引く。

即ぢ■式で（ｍ−１） ”値を引く。

５ｔｅｐ２・ １つ前のループで得られたレジスタＭの
内容をＬに足す。

即ちレジスタＬの内容を一時的に（ｍ−１） ” 十（
ｍ−１）、”、 （ｍ−１） ｍにする。

５ｔｅｐ３・ ■式の（ｍ−１’）ｍを引く。

５ｔｅｐ４・ ｍの値をＱ、１．２と変化させている。

（このインクリメントはループ中で１ 回だけである。

Ｍの値を見れば何回ループしたかを知ることができる。

）ｓｔｅｐ５・ レジスタＬの内容を（ｍ−１）ｍか
らｍ２にする。

５ｔｅｐ６・■印のｍ２を引く なお仮数部は３桁毎に区切って、第１図の操作を繰り返
すのである。

また指数部は３で割ってやれば良いことは明らかであろ
う。

即ち後述するＴＭＲとシフトを用いて３桁毎に繰り返す
ループを第１図に示したフロチャートの外側に作れば良
い。

第２図は本発明による小型電子計算機の主要部を示す演
算処理回路の一実施例を示すブロック図である。

タイマ（以下ＴＭＲと記す）は２０ビツトシフトレジス
タで、セットリセット回路及び右シフト左シフトの機能
を有し、制御命令形成回路１を経て演算時間の指示に使
用され、第３図ａは基本タイミングを示す為に、タイマ
タイミングの構成を示したもので、Ｘはあふれ桁、ＭＳ
Ｄは最上位桁、ＬＳＤは最下位桁、ＭＳは数値の正負を
表わす桁、ＥＳ、Ｅｌｏ、Ｅｌは指数表示桁で、ＥＳ、
ＥＩＯ。

Ｅｌには１９９からｌ迄の２進化１０進数が記憶され、
１００が指数０を表わす。

ＳＸはＸ桁からＭＳ桁迄を表わ、し、ＬＸはＸからＬＳ
Ｄ桁迄の長さの桁を表わす。

また制御命令形成回路１はＴＭＲを基準にし、可変的な
時間の他に第３図すに示すような固定タイミングを発生
する。

図において、Ｄは４０ビット時間、ＴＭＲの２倍の長さ
、ＤＬＸは２０ビット時間十前述のＬＸ、ＤＴＭＲは２
０ビット＋ＴＭＲＦの任意の時間巾、ＵＰＰＥＲは１サ
イクル時間の上位２０ビット時間、ＬＯＷＥＲは下位２
０ビット時間、ＬＸ、ＭＳ 、ＢＳ 、Ｅｌは第３図に
示された長さ、ＴＤφ、・・・ＴＤ１８、ＴＤ１９は桁
時間つまりＴＭＲの各ビット時間を表わす。

ＴＭＲＦは任意の時間巾である。

ＡＲは１０進全加減算器２を有した４０桁のシフトレジ
スタで、これは後述するシフトレジスタＢＲ、ＣＲと同
様４ビット並列駆動の直列レジスタから成り、４０ビッ
ト時間を１サイクルとして循環している。

また右シフト左シフト機能をも有する。

ＢＲは２０桁のシフトレジスタで、シフトレジスタＡＲ
と同様に４ビット並列駆動され、全加減算器３を備えて
いる。

ＣＲは４０桁のシフトレジスタで４ビット並列駆動され
ている。

以上のことからもわかるように、インストラクションの
１ステップ時間は？フトレジスタＡＲＩサイクル時間つ
まり４０ビット時間である。

シフトレジスタＡＲに備えられた１０進全加減算器２は
制御命令形成回路１より発生される加減算命令によって
制御され、入力されるデータはフィードバックされてく
るＸ入力とデータバスラインを通してシフトレジスタＢ
Ｒ、シフトレジスタＣＲ１キャラクタジェネレータ４よ
りのオア入力のＹ入力である。

また１０進全加減算器２の一つの出力キャリーが制御命
令回路１に供給されている。

シフトレジスタＢＲはシフトレジスタＡＲの半分長のレ
ジスタで全加減算器３を有し、レジスタ内のデータを循
環させ、シフトレジスタＡＲからデータを取り込みもし
くはシフトレジスタＡＲにデータを送り込む。

シフトレジスタＢＲの全加減算器３は制御命令形成回路
１より＋１命令及び−１命令を受けこれを実行する。

ＣＲはシフトレジスタＡＲと同容量のシフトレジスタ（
以下ＣＲと記す）で、シフトレジスタＡＲからのデータ
の取り込み、シフトレジスタＡＲに供給する。

またレジスタ間のデータの移送その他の為にゲート５，
６，７，８，９，１０゜１１．１２，１３とオアゲート
１４ 、１５ 、１６゜１７．１８が設けられている。

上述のように構成された実施例の動作説明を第４図に示
すフローチャートに従って第５図に示すデータフローを
参照しなから〆■を例にして説明する。

ノ 今開かれるべき数５が入力手段例えばキーボード（
図示せず）上の数値キーを押下してシフトレジスタＢＲ
に入力される。

この状態が第４図に示すフローチャートの１始め“のと
ころである。

このとき各シフトレジスタＡＲ、ＢＲ，ＣＲ内の状５態
は第５図ａ、ｂに示すデータフローのステップ１に示さ
れている。

次にキーボード上の三乗板キーより演算指示が出され、
制御命令形成回路１より逐次以下のような制御が成され
ていく。

？ まずシフトレジスタＡＲ，ＣＲをオールクリアする
為に、第２図に示されるＡＲ−＋Ｘのゲート６゜ＣＲ−
＋ＣＲのゲート１１が閉成される。

このステップ１が終了したときの各シフトレジスタＡＲ
。

ＢＲ，ＣＲ内は第５図のステップ２に示されてい；る。

次にキャラクタ−発生回路４より、キャラクタ−“３゛
を第３図すに示す時間ＭＳに起し、データバスラインと
１０進全加減算器２のＹ入力を通じてまずシフトレジス
タＡＲに入力し、しかるのちこれをＡＲ→ＣＲのゲート
１２を介してシフトレジスタＣＲにストアさせる。

この際ＡＲ−＋Ｘのゲート６は閉成しているので、結果
的にシフトレジスタＣＲのＭＳに３が入り、シフトレジ
スタＡＲのＭＳはクリアされた形になる。

次のステップ４ではシフトレジスタＡＲのＬＯＷＥＲと
シフトレジスタＢＲとのスワツピングで、これは第３図
に示す時間のうちＬＯＷＥＲの範囲に渡ってＢＲ−）Ｙ
のゲート７及びＡ Ｒ−＋Ｂ Ｒのゲート９を開成し、
ま７’、：ＡＲ−＋Ｘ（７）ゲ゛−トロ、ＢＲ−）ＢＲ
Ｏ）ゲート８を閉成して行なう。

次のステップ５ではシフトレジスタＡＲのＥＳに“２゛
を入力する為に、キャラクタ−発生回路４より２ ＊％
を発生させ、一方加算命令を制御命令発生回路１より１
０進全加減算器に加算命令を与え、キャラクタ−発生回
路４より発生した ２ をシフトレジスタＡＲのＥＳに
加える。

次のステップ６でＴＭＲ−）ＴＭＲのゲート５をＬＯＷ
ＥＲ時間に行い、ＴＭＲをオールクリアする。

ここまでが第５図ａ、ｂに示すデータフローチャートの
初期化のステップであり、ステップ６での各シフトレジ
スタＡＲ，ＢＲ、ＣＲの状態は第５図ステップ６に示さ
れている。

第４図に示されるフローチャートのステップ７→８→９
→１０→１１→１３→１５→７の繰り返しループは初期
化のすんだ開立される数の指数部を３で割るループであ
る。

この場合閉ループを３回まわって第４図に示されるステ
ップ１６に達する。

このときの各シフトレジスタＡＲ、ＢＲ、ＣＲの状態は
第５図のステップ１６に示されている。

次に第４図に示されるステップ１６〜１９は主ループに
入る前の前処理のルーチンである。

本例題の場合第３図におけるＴＤＯの時間にキャラクタ
−発生回路４から“１ を発生させ、一方制御命令形成
回路１より、減算命令を出して、第４図のステップ１６
のオペレーションを実行する。

この場合シフトレジスタＡＲのＴＤＯは“０ であり、
引けない為、キャリーが生じ次ステツプの判別の結果第
４図ステップ１９に進む。

ここではすでに第４図のステップ６で説明したような方
法によりＴＭＲのオールクリアを行なう。

第４図ステップ２０では制御命令形成回路１より、ＴＤ
Ｉ８及びＴＤＩ ９の時間にＴＭＲのセット信号が発生
され、これをセットする。

この後主ループに入ることになるが主ループに入る時点
での各部の様子が第５図ａ、ｂのステップ２０に示され
ている。

主ループがいわゆる実際に三乗機を求めるループである
。

まず第４図ステップ２１でＴＭＲの右シフトを行ない、
次にＴＭＲのＴＤＩ９をセットする。

この結果ＴＭＲは上位３桁分がセットされた状態となる
。

次に制御命令形成回路１より減算命令を発生させ、ＣＲ
→Ｙのゲート１０をオープンし、なおこの時間はＤＴＭ
Ｒとなっているので第３図すのＵＰＰＥＲとＴＭＲのセ
ットされている部分に渡って、つまり２３桁分の時間シ
フトレジスタＡＲ−シフトレジスタＣＲのオペレーショ
ンが実行される。

いまシフトレジスタＣＲの時間指定された範囲はオール
“０ であるからシフトレジスタＡＲ−０が実行された
と同じになりキャリーは発生しない。

よって第４図のステップ２５に進み、特殊命令の一つで
あるシフトレジスタＣＲとシフトレジスタＢＲの加算が
前記ＤＴＭＲの範囲に渡って行われる。

′これはまず前半の４０桁分時間でＣＲ−）Ｘ、ＡＲ−
）ＣＲ，ＢＲ−）Ｙのゲート１３゜１２．１を開成し、
ＡＲ−）Ｘ、ＣＲ−）ＣＲの各部−）６．１１は閉じて
制御命令形成回路１からは１０進全加減算器２に加算命
令を与える。

この結果シフトレジスタＣＲとシフトレジスタＢＲの加
１算結果がシフトレジスタＡＲに、シフトレジスタＡＲ
の内容はシフトレジスタＣＲに入る。

そして後半の４０桁分時間でＣＲ−）Ｙのゲート１０゜
ＡＲ−）ＣＲのゲート１２を開成し、ＡＲ−＋Ｘのゲー
ト６、ＣＲ−）ＣＲのゲート１１を閉成することにより
、シフトレジスタＡＲとシフトレジスタＣＲＯｍ」でス
ワツピングさせ、もってシフトレジスタＣＲとシフトレ
ジスタＢＲの加算をシフトレジスタＣＲに入力する。

しかしながらこの説明においてまだ両シフトレジスタと
も“０ であるので結果的にはシフトレジスタ間にデー
タの変化は無い。

なお１インストラクション時間は原則として４０桁時間
で、制御命令形成回路１からこの時間を単位とした命令
が順次切り替えられて送られて来る。

しかしＣＲ十ＢＲとＣＲ−ＢＲの命令は制御命令形成回
路１において自動的に倍長時間の命令として発生し、Ｃ
Ｒ十ＢＨの場合、前半の４０桁時間にＣＲ十ＢＲ−）Ａ
ＲとＡＲ−）ＣＲが行なわれ、後半のそれはＡＲ＋ＣＲ
が行なわれる。

ＣＲ−ＢＲは前半ＣＲ−Ｂ Ｒ−＋Ａ Ｒ、Ａ Ｒ−＋
ＣＲ。

後半ＡＲ４−）ＣＲが行なわれる。

次に前記ステップ２３と同一命令をステップ２６で実行
するがこの説明において未だデータの変化は無く、キャ
リーを生じない。

従ってステップ２Ｂに進む。ここでは制御命令形成回路
１より、シフトレジスタＢＲに備えられた全加減算器３
に加算命令と共にデータ入力へ“１″″が供給され。

Ｌ ＯＷＥ ＲのＴＭＲのセットされている時間の最下
位に１が入る。

今シフトレジスタＢＲはオール“Ｏｖ″であったので、
結果としてシフトレジスタＢＲの最上位桁から３桁目に
“１゛が入る。

次に第４図に示されるステップ２９に進むが、これは前
述ステップ２５と同じオペレーションを実行し、シフト
レジスタＣＲに“１“が入力された状態で次ステツプ３
０に進み、前述ステップ２６と同様のオペレーションを
実行するが、ここにおいてはシフトレジスタＣＲに１”
が入力されていることである。

しかしシフトレジスタＡＲには“１″′よりも大きい開
立される数“５“がストアされているので、減算の結果
第５図のステップ３０−１のようになる。

このときキャリーは出ないので次ステツプのキャリー有
無の判別後第４図ステップ２３にジャンプする。

ここでの動作は前述通りであるのでデータの動きの変化
のみを第５図ステップ２３−２．２６゜３０−２に示す
。

ステップ３０−２では引ききらずキャリーが発生される
ので、今度はステップ３２へ進む、このステップは引き
すぎた分の補正を行なうものであり、回路の動作として
は前述のシフトレジスタＡＲ−シフトレジスタＣＲのオ
ペレーションのうち制御命令形成回路１より１０進全加
減算器２に加算命令が供給されるだけである。

ステップ３３はシフトレジスタＣＲの補正であり、ステ
ップ３４はシフトレジスタＢＲの補正である。

これらのオペレーションはこれまでに述べて来た名命令
における動作に準じて行われるものである。

引き続くステップ３５．３６．３７も補正のステップで
ある。

ステップ３２，３５，３７は各々ジャンプの場合におけ
る飛び込み先であるがこれらはそれぞれ主ルーチン内に
おける引きすぎの判別が合計３カ所にあるがどこで引き
すぎになったかで、それに見合った分だけの補正をして
いる事がわかる。

引きすぎの補正後、ＴＭＲのセットの有無の判別ステッ
プである第４図のステップ３８に進む。

この時点でシフトレジスタＢＲ内には主ルーチンを通っ
た回数分だけ解の途中結果がある事になる。

本例題においては、今ＴＭＲは上位３桁分しかセットし
ていないのでステップ３９へ進む、ここでは制御命令形
成回路１より、シフトレジスタＡＲの２桁分レフトシフ
ト信号が発生され時間ＤＬＸの範囲のシフトが行なわれ
る。

このあとシフトレジスタＣＲの左シフトを行いステップ
２１ヘジヤンプさせ２回目の主ルーチンのジョブをスタ
ートさせる。

以後このステップ２１からはじまる主ルーチンを１４回
通ると本実施例の場合ステップ３８のＴＭＲの判別は１
となり、ステップ４１へ進む。

即ち主ルーチンから抜は出て演算が終了し、演Ｗ果がシ
フトレジスタＢＲにストアされ、シフトレジスタＡＲに
表示用に編集されたものが入り、図示されない表示装置
にて三乗根の解が表示される。

本発明は開立されたデータを記憶する為の第１のレジス
タと、前記第１のレジスタに記憶された値の２乗の値を
記憶する第２のレジスタと、開立すべきデータを記憶す
る第３のレジスタと、前記第３のレジスタの内容から前
記第２のレシスタノ内容を減算する減算手段と、前記第
２のレジスタの内容に前記第１のレジスタの内容を加算
する手段と、少なくとも前記減算手段及び前記加算手段
が１回以上作動する毎に前記第１のレジスタの内容をイ
ンクリメントする手段とを有し、インクリメントされた
値が記憶された前記第１のレジスタより開立した値を導
出することで、近似でない三乗根を高速に得ることがで
きる。

【図面の簡単な説明】

第１図は本発明による小型電子計算機における三乗根を
求める原理図、第２図は本発明による小型電子計算機の
主要部を示す演算回路の一実施例を示す図、第３図ａは
タイマ（ＴＭＲ）の説明図を示し、第３図すはタイマ（
ＴＭＲ）による固定タイミングの説明図、第４図は本発
明による小型電子計算機の一実施例を説明するフローチ
ャート図、第５図は第５図ａ、第５図すに示す演算時に
おける各シフトレジスタＡＲ，ＢＲ、ＣＲの状態を現わ
す図のブロック図である。 １は制御命令形成回路、２はｌＯ進全全加減算器３は全
加減算器、４はキャラクタ−発生回路、ＡＲ、ＢＲ、Ｃ
Ｒはシフトレジスタである。

Claims (1)

【特許請求の範囲】
1. １ 開立されたデータを記憶する為の第１のレジスタと
   、前記第１のレジスタに記憶された値の２乗の値を記憶
   する第２のレジスタと、開立すべきデータを記憶する第
   ３のレジスタと、前記第３のレジスタの内容から前記第
   ２のレジスタの内容を減算する減算手段と、前記第２の
   レジスタの内容に前記第１のレジスタの内容を加算する
   手段と、少なくとも前記減算手段及び前記加算手段が１
   回以上作動する毎に前記第１のレジスタの内容をインク
   リメントする手段とを有し、インクリメントされた値が
   記憶された前記第１のレジスタより開立した値を導出す
   る小型電子計算機。