JPS582497B2 - 信号速度補償装置 - Google Patents

Description

【発明の詳細な説明】 本発明は情報要素の流れを修正する方法及び装置、特に
伝送回路網の相継ぐ部分もしくはリンク上に伝送される
情報要素の速度の変化を補償するという意味合いにおい
てその流れを修正する装置に関する。

現在多数の節点より成る回路網上にデイジタル・データ
を転送するための３つの主なる技法、即ちメッセージ交
換、パケット交換及びライン交換が使用されている。

メッセージ交換は回路網の各節点で受取られた導入メッ
セージを貯蔵し、後刻これ等を適当な出線に再転送する
事より成る。

パケット交換は導入メッセージが先づ部分即ちパケット
に分割されこれ等が貯蔵され、再転送される点を除いて
メッセージ交換と類似している。

ライン交換は空間的もしくは時間的のいずれであれ、入
線及び出線間に物理的回線を設定する事より成る。

この技法は特に光学的文字読取器もしくはデイジタル・
ボイスコーダによって発生される如き、極めて長いメッ
セージを処理し得るのでメッセージ交換もしくはパケッ
ト交換よりも広く使用されているが、他方この様なメッ
セージの処理は大貯蔵装置を必要とする。

実際には、メッセージ交換もしくはパケット交換の使用
は一般に伝送回路網のより重要な節点に限定される。

ライン交換自体は公知である。

２人の加入者間の任意の電話の呼びはこの技法を含んで
いる。

ライン交換は同様にデイジタル・データの伝送にも使用
されるが、これは多くの装置がデイジタル・データを電
話線上に伝送し得る信号へ変換し得、受信端において原
データを回復し得るからである。

しかしながら、回路網はしばしば長い及びもしくは種々
のリンクより成るので、原データの本来の姿を保持する
ためには或る節点で受取られた信号を復調し、再伝送前
に再びこれ等を変調させる事が必要とされるが、これは
これ等の節点において連続性を破ってしまう。

伝送回路網で使用されるタイミング装置の正確性にもか
Ｘわらず、各節点の両側上で同一データー信号速度を達
成する事が困難である。

すべてのリンク上で同一信号速度を得る如く回路網のす
べての素子を同期させる事が提案されたが、この様な装
置は高価である。

本発明は回路網の素子を同期させる必要なく同一結果を
達成する。

実際問題として１つのリンクから他のリンクへの信号速
度は同一値に極めて近く保持される。

データの伝送を行う１つの方法は回路網の各端において
その伝来速度が種々のリンクで達成される最低の速度よ
りもわずかに低い装置を使用する事である。

明らかに、この方法は送信端において情報要素に一連の
デイジタル要素を加える事を円能とし、信号速度の変化
を補償するためにその数が修正、即ち増友もしくは減少
され得る。

いくつかの公知の方法が情報要素に追加の要素を挿入さ
せるために使用され得る。

例えば、与えられた数の相継ぐ同一の要素を挿入し得、
情報要素の位意の部分の構造が追加の要素の構造と同一
でない様に保証する手段を講ずる事が出来る。

しかしながら、これ等の方法のどれも任意の時刻に追加
の要素の系列を情報要素に挿入し５、除去する事を可能
としない。

情報妾素の伝送が確実に行われ、追加の要素が任意の時
刻に挿入され、除去され得、これによつて大寸法のバツ
ファの使用を除去するためには次の要件が満足されなけ
ればならない。

１．追加の要素の挿入は即時的でなければならない、即
ち適当な命令が受取られるや否や生じなければならない
。

２ 追加の要素の除去は実際上即時的でなければならな
い即ち適当な命令を受取った後極めて短時間内に生じな
ければならない。

３．情報要素の任意の部分の構造が追加の要素の構造と
同一である確率は低くてはならず、２つの構造が同一で
ある場合には、情報要素の構造の修正が容易でなければ
ならない。

本発明の目的は、受信側の信号速度と送信側の信号速度
との相異を補償するために、メッセージの情報要素に悪
影響を与えることなく即座にメッセージ中に追加パター
ンを挿入する信号速度補償装置を提供することにある。

本発明による追加パターンの最後のｎ個（ｎは上の整数
）の要素は追加パターンが挿入されるべきメッセージ中
の位百の直前のｎ個の要素と同一なので、追加パターン
の削除命令がｎ個の要素に相当する時間早く発せられて
も、メッセージに何ら悪影響なく追加パターンを削除で
きる。

本発明による追加パターンは、例えば、それぞれＰ個の
値を取り得るｎ個のデイジタル要素に基いて、次の段階
により決定される。

１ 次数ｎの族と呼ばれるｎ個のディジタル要素のＫ＝
Ｐｎ個の町能な絹より成る１つの族を与え、該Ｋ個の組
をＭ通りに分類する方法を与える。

この分類法は各組が前の１つの組の最後のｎ−１個の要
素に１つのデイジタル要素を頗える事により誘導される
。

Ｍ通りの１つが選択され、型Ｔの次数１１の族が決定さ
れる。

２．ｎ＋Ｋ個のデイジタル要素のシーケンスＳＵを形成
する。

ＳＵはＳＵの最初のｎ個の要素が上記相の１つであり、
後続の要素はこれに先行するｎ−１要素と共に、型Ｔの
分類中でこの要素に先行したｎ要素の組に続く組に対応
したｎ要素の群となる如く形成される。

上記シーケンスＳＵはＫ − １ 個の他の組が上述の
如く求められた後再び晟初の組を与え、これにより上記
最初の組の後に挿入されるべきＫ個のデイジタル要素の
追加のパターンが決定される。

３，上記シーケンスＳＵの巡回置換により夫々口個のデ
イジタル要素のＫ種のり能な組の各々に続くＫ個のデイ
ジタル要素のＫ種の追加のパターンの集合が決定される
。

本発明は所定の追加のパターンの１つがメッセージ中に
挿入されるべき時には，メッセージが中断され、中断に
先行したｎデイジット要素より成る組より決定される追
加のパターンがメッセージ中に捜入される。

第１図を参照するに、２つのデイジタル装置Ｔ１及びＴ
２間の伝送回路網が概略形で示されている。

回路網の種々のリンクに関連して示されたデータ信号速
度は１つの例としてのみ与えられている。

この事は同様に装置Ｔ１及びＴ２の動作速度にも適用さ
れる。

しかしながら、示された値（ＸＯ及びＸ１間及びＸ２及
びＸ３間の２３９５ｂｐｓ，Ｘ１及びＸ２間のリンク上
の２４００ｂｐｓ、並びにＸ３及びＸｓ間のリンク上の
２４０５ｂｐｓ）は２４００ｂｐｓの公称速度に対して
実際に生じる可能性の高い値である。

デイジタル装置Ｔ１及びＴ２は例えばマルチブレクサ、
計算機もしくは印刷器、キーボード、カード読取器もし
くは表示器の如き端末装置より成る。

一般に、これらの装置の受信回路はデータが受取られる
速度と正確に同じ速度で自動的に同期する様設計されて
いる。

しかしながら，Ｔ１及びＴ２間の回路網全体のデータ信
号速度の同期は交換節点Ｘｉ，Ｘ２及びＸ３に、より複
雑な装置の使用を必要とする。

節点Ｘ１の受信器ＲはＸＯの送信器Ｔと同期して自動的
に動作し、節点Ｘ２の受信器Ｒは節点Ｘ１の送信器Ｔと
同期して自動的に動作するが３個の節点Ｘ１−Ｘ３の各
々において受信器Ｒと関連する送信器Ｔを同期する必要
がある。

これは装置をかなり複雑にする。

同様にライン交換が種々の節点で使用される回路網では
与えられたリンクの夫々の端における伝送器及び受信器
は共同して働くが、節点Ｘ１及びＸ２間のリンク如きリ
ンクはかならずしも同一リンクに接続されず（例えばＸ
１及びＸ２間のリンクは他の通信の目的のためＸ２及び
ＸＫ間のリンクに接続されねばならない）、これにより
１つのリンクに関連する受信器と他のリンクに関連する
送信器を同期させる困離が増大する。

本発明においては回路網の各リンクは独立に動作する。

各受信器は受信メッセージ要素をこれが受信された速度
で後に設明されるインターフエイスへ送り、次の送信器
の入力へ供給する。

このインターフエイスはバツファＢＲを含み伝送の連続
性を保証するものである。

例えばデータを２３９５ｂｐｓで受け取りこれを２４０
０ｂｐｓで節点Ｘ２に伝送する節点Ｘ１の送信器Ｔの場
合には、インターフエイス回路はデータの最小量Ｌが関
連バツファＢＲに貯蔵された時に追加のパターンをメッ
セージ中に挿入せしめる。

逆に、この様に修王されたメッセージは２４００ｂｐｓ
で節点Ｘ２で受取られ、図示されたる如く２３９５ｂｐ
ｓで節点Ｘ３に伝送される。

従って節点Ｘ２における送信器Ｔに関連するインターフ
エイス回路はデータの最大量Ｈが節点Ｘ２と関連するバ
ツファＢＲに貯蔵された時或る追加のパターンをメッセ
ージから除去せしめる。

本発明が連続性の問題を解決するより普通の状況につい
て第１図に関連して説明されたが、提案される解決はメ
ッセージ中に追加のパターンを挿入し及び／もしくはこ
の様なパターンを除去する事を含む。

以下、原メッセージが攪乱されない様にするためにこの
様な動作が満足しなければならない要件を決定し、上記
の追加のパターンを決定する方法について先づ実施例に
より説明し、次いでこの方法を可能とするインターフエ
イス回路の説明をする。

もしインターフエイス回路の数、特にバツファの貯蔵位
置の数が減少されなければならない時には、満足されな
ければならない要件の１つはメッセージ中の任意の追加
のパターンの挿入は適当な命令の受取りと同時に、この
特定の瞬間における情報要素の意味に関係なく直ちに生
じなければならないという事である。

メッセージは既にこの様なパターンの１つもしくはそれ
以上を含んでいる事があるので、これは前に挿入された
追加のパターン中に新らしい追加のパターンを挿入する
事が可能でなければならず、合成パターンは追加の要素
の集合もしくはブロックとして常に一意的に認識される
如きものでなければならない。

同様に適当な命令が受取られた後に検出された最初の追
加のパターンをメッセージから除去する事が可能でなけ
ればならない。

次数ｎの族は２ｎビットの追加のパターンより成る。

これ等のパターンはｎビットの値の２ｎ個の可能な組を
ベースとして使用し、最初のｎビツトがｎビットの最初
の組を与え、第２ビット……第（ｎ＋１）ビットが第２
の組を与え、第３ビット……第（ｎ＋２）ビットが第３
の組を与える等々にして最後のｎビットによって形成さ
れる組が得られる迄ｎ＋２ｎビットのシーケンスを記述
する事によって決定される。

これ等の組の各１つは最初即ち出発する組と同一である
最後のものを除きすべての他のものと異なっている。

明らかに、これは２ｎビットの２ｎ個のパターンの決定
に導く。

含まれるデイジタル要素が２進要素である場合について
先づ論議されるが、上記の方法はＰ個の可能な値を占め
得るデイジタル要素が使用される時にも適用可能である
。

後者の場合には、ｎ個のデイジタル要素の２ｎ組に代り
、Ｋ＝ｐｎ組を考え、Ｋデイジタル要素のパターンを決
定するためにｎ＋Ｋデイジタル要素のシーケンスＳＵを
使用しなければならない。

デイジタル要素がビット（Ｐ＝２）である実際的である
場合に戻ると、第２図は次数ｎ＝２の族を図示している
。

第２ａ図において、各２ビットの２ｎ＝４の組が円の円
周上に示されている。

第２ｂ図はｎ＋２ｎ＝６ビットのシーケンスＳＵを示す
。

最初の２ビットは組１０を与え、第２及び第３のビット
は組００を与え、第３及び第４ビットは組０１を与え、
第４及び第５ビットは組ｎを与え、第５及び第６ビット
は組１０を与え、４個の異なる組はＳＴＵＦなる用語に
よって記号的に表わされている。

他の出発組は異なるシーケンスを生ずる（例えば、０１
は０１１００１等を与える）。

シーケンスＳＵの巡回置換により得られる４個の可能な
追加のパターンが第２Ｃ図に示されている。

追加のパターンがメッセージ中に挿入される時はいっで
も、メッセージは中断される。

挿入されるパターンは２ｎビットより成り、これ等のう
ち最初のビット及び中断に先行するｎ−１個のメッセー
ジ・ビットが１つのｎビット組を形成する。

この組は（次数ｎの族において）中断に先行し、出発組
を形成するｎメッセージ・ビットによって形成される組
に続くものである。

出発組が与えられると、相継いで挿入される各ビットは
該ビット及びこれに先行するｎ−１ビットが挿入ビット
に先行するｎビットによって形成される組に続くｎビッ
トの組をなす如きものであるので挿入されるべきビット
のパターンは厳密に限定されるものである。

ｎ＝２，Ｋ＝４である場合の４ビットの挿入パターンは
第２Ｃ図の破線でかこまれた領域で示されている。

もし中断に先行するメッセージのｎ＝２ビットが組１０
を形成するならば相継いで挿入されるビットは０１１０
であり、相継いで形成される４個の組はこの例では００
，０１，１１及び１０である。

ｎ＝３の場合の追加パターン形成方法が第３図に示され
ている。

第３ａ図において、３ビットの２ｎ＝８個の組が円の円
周上に示されている。

第３ｂ図は出発組１００に対応するｎ＋２ｎ＝３＋８＝
１１ビットのシーケンスＳＵを示し種々の組は用語“Ｓ
ＥＱＵＡＮＤＯ”によって記号的に示されている。

メッセージの中断に先行するｎ＝３ビットの２ｎ＝８種
の組の各々に続き挿入される８ビットの２ｎ＝８種の追
加パターンは破線でかこまれた第３ｃ図の領域に示され
ている。

第２０及び第３ｃ図においては挿入パターンの最後のｎ
ビットは中断に先行するメッセージのｎビットと同一で
ある事が明らかであろう。

第２０及び第３ｃ図の表は夫々第２ｂ及び第３ｂ図の巡
回置換によって得られる。

これ迄の上述のすべての組を相継いで得るためにＰ値を
占め得るｎ個のデイジタル要素のｐｎ個の可能な組を分
類し得る可能な方法は唯１つである事が仮定された。

実際にはいくつかの方法が利用出来る。

与えられた型Ｔの分類はこれ等の方法の各々に対応し、
どの方法が選択されるかに依存して型Ｔの次数ｎの族が
得られる。

ｐｎ種の組を分類する方法の数Ｍは勿論Ｐ及びｎに依存
するが、常に制限されている。

Ｐ＝２及びｎ＝２である場合に対して、第２図は４個の
２ビット組の分類を示す。

Ｐ＝２及びｎ＝３である場合には２３＝８個の３ビット
組を示し、第３ａ図の円はこれ等の８組を分類する１つ
の方法を与える。

第１７図に関連する１つの例によって説明される如く、
第３ｂ図とは異なったシーケンスＳＵを与える第２の方
法が存在する。

もしｎ＝２の３元デイジタル要素（例えば−１，０，±
１）が使用されるならばｐｎ＝３２＝９の可能な組が得
られ、本発明に従い９個の組を分類するＭ＝５の異なる
方法が存在する。

Ｐ値を占め得るｎ個のデイジタル要素のＫ＝ｐｎ組を分
類する任意の方法は常にＫ種の出発組の各々に夫々対応
するＫデイジット要素のＫ個の追加のパターンの集合を
与える。

第４及び５図を参照するに、挿入された追加のパターン
のすべてはメッセージ内のその位置に無関係に容易に検
出され、除去される事が明らかである。

これ等の図の両者はｎ−３ビットである場合を示すが、
これによって何等の限定を意図するものではない。

第４図の行Ｌ１は時間ｔの関数としてメッセージの相継
ぐビットを表わすが、そのうちの１及び２として示され
た唯２つの部分が示されている。

追加のビットの２つのパターンが夫夫時間ｔ１及びｔ２
において部分１及び２に挿入されるものと仮定される。

行Ｌ２は時間ｔ１及びｔ２に先行するｎ＝３ビットの値
の関数として挿入される夫々Ｓ１及びＳ２として示され
た２つのパターンを示す。

行Ｌ３はパターンＳ１及びＳ２の挿入の結果として修正
されたメッセージの夫々１Ａ及び２Ａとして示された部
分１及び２を示す。

行Ｌ３に示されたメッセージが回路網の節点の１つにお
いて受取られ、追加のビットのパターンの１つが除去さ
れなければならないものと仮定される。

以下説明される如く、除去されるべきパターンは行Ｌ４
に示された２つの矢印間に含まれるメッセージの部分に
存在する連続ビットの任意のシーケンスの形を取り得る
。

これは勿論「追加のパターン除去」命令が時間θ以後に
受取られない事を意味する。

もし時刻θに命令が受取られると、唯一の解決はこの命
令に続く８ビット（パターンＳ１を形成する）を行Ｌ６
に示された如く除去する事である。

この場合メッセージの原部分１が得られる。

しかしながら、もしこの命令が時間θより１ビット前に
受取られるならばパターンの除去は行７に示されたる如
く１ビット前進され得る（即ち１ビット早く開始する）
。

この場合、原メッセージ（行Ｌ１）に属するビットであ
り、除去されんとしている影線領域中のビット０は（矢
印によって示された如く）再びメッセージの右手の部分
に見出され、８連続ビットの除去の後、メッセージの原
部分１が前の場合と同様に得られる。

パターンの除去は最大ｎビット前進され得る。

なんとなればこのｎ＝３の場合には ２ｎ＝８ビットの
除去は行Ｌ８及びＬ９に示されたる如く最大３ビット前
進され得るが、得られる結果（行Ｌ１０に示されている
）はすべての場合に同一となるからである。

これは各挿入パターンはメッセージがパターンの挿入を
行うために中断された点に先行するｎビットと同一ｎビ
ットに終るという事実による。

パターンＳ１を形成するビットのみならず、夫夫１，２
，・・・ｎビット早く除去される２ｎビットのｎ種のパ
ターンの各々は追加のビットのパターンのｎ次の族に属
する事に注意されたい（ｎ＝３の場合には、この事は第
３図の表Ｃを参照する事によって検証され得る）。

もし除去が時間θよりもｎ＋１ビット早くもしくは時間
θの後に試みられるならば、形成される２ｎビットのパ
ターンは次数ｎの族に属さない事が発見される。

この問題についての補足的説明は第８図に関して以下に
なされる。

上記の事から、「追加のパターンの除去」命令は次数ｎ
の族の２ １１個のパターンの１つと同一の２ｎビット
のシーケンスが受取られるや否や実行される事は明らか
であろう（このシーケンスがメッセージから除去される
ものである）。

以下明らかにされる如く、情報要素のどの部分も上記２
ｎパターンの任意の１つの構成と同じ構成をもたない様
にするための処理が容易に行われる。

入りメッセージは要素の意味に無関係に種々の節点にお
いて処理されるので、１個乃至それ以上の追加パターン
がしばしば情報要素中でなく前に挿入されたパターン中
に挿入される。

２乃至それ以上のパターンの組は追加の要素のブロック
もしくは追加のブロックと呼ばれる。

従って追加のブロックはｈ個の追加のパターンより成り
得る。

例としてｎ＝３が仮定された第５図に関連して以下に説
明される如く、もし節点の１つにおいて１個の追加のパ
ターンを除去するための命令が受取られるならば、追加
のブロックから２ｎビットの任意のシーケンスが除去さ
れ得、もし追加のブロックがｈ個の追加のパターンより
成るならば、ｈ個パターン除去命令が受取られる時全ブ
ロックが除去され得る。

例えば第４図の行Ｌ１中に示されたメッセージの部分２
を考えるに、追加のパターンＳ２が時間ｔ２に挿入され
、結果のシーケンス２Ａがこの図の行Ｌ３に表示されて
いる事を想起されたい。

両シーケンス２及び２Ａは第５図の行Ｌ’１に示されて
いる。

このメッセージが節点の１つで受取られた時，時刻ｔ３
においてパターンＳ２中に上述の規制に従って形成され
るさらに他の追加のパターンＳ３（行Ｌ’２参照）が挿
入されるという決定がなされると仮定する。

この結果、シーケンス２Ａはシーケンス２Ｂとなり、こ
ゝでＳ３はそれ自体原シーケンス２の要素２ａ及び２ｂ
間に存在する前のパターンＳ２の要素のＳ２ａ及びＳ２
ｂ間に位置付けられる。

単一パターンの挿入の場合と同じく、Ｓ３の最後の１１
ビット（即ち最後の３ビット）はＳ３を挿入すべく２Ａ
が中断された時点に先行する２Ａのｎビット（即ちｔ３
に先行する３ビット）と同一である。

これはＳ２の最後のｎビットがＳ２を挿入すべく２が中
断された時点に先行する２のｎビット（即ち時刻ｔ２に
先行する３ビット）と同一であるのと同じ事である。

第５図に示された如く、パターンＳ２及びＳ３はシーケ
ンス２Ｂ中にその構成がＳ２の構成の２倍に相当する追
加のブロックを形成する。

これに対する理由は円周上に配置されたｎ＝３ビットの
２ｎ＝８個の組を表わす第６図から明らかであろう。

追加のパターンを構成する連続８ビットのメッセージ中
への挿入はメッセージの中断に先行する３ビットにより
形成される１つに従う組から出発し、出発時の組で終る
様に順次形成される３ビットの８個の組の各々を生じる
。

これはどの出発点（組）が選択されたかに拘らず第６図
の銭の周りの完全な一巡に相当する。

従って第５図のシーケンス２中のパターンＳ２の挿入は
点Ｍ１から点Ｍ１迄時計方向に円のまわりに延びる経路
Ｆ１によって表わされる。

同様にパターンＳ３の挿入はＭ１からメッセージが中断
されたＭ２迄の経路Ｆ１、次いでＭ２からＭ２迄の経路
Ｆ２、次いでＭ２からＭ１に戻る経路Ｆ１に対応する。

これはＭ１から出発する完全な２回転に相当し、従って
２つの相継ぐパターンＳ２の挿入に対応する。

さらにパターンＳ４が挿入される様な場合には３つの連
続するパターンＳ２に等価な追加のブロックが得られる
。

出発パターン（この例ではＳ２）の繰返しはこの追加の
ブロック内の２ｎ＝８ビットの任意のシーケンスが除去
され得る追加のパターンに対応する事を示している。

ｈ個の異なるパターンより成る追加のブロック（この例
ではｈ＝２）は事実出発パターンのｈ倍に等しく、繰返
し出発パターン及びブロック自体の最後のｎビットは出
発のパターンの挿入を行うためにメッセージが中断され
た点に先行するｎビットと同一である。

従って追加のブロックを構成するｈ個のパターンの任意
の１つの除去はｎビット前進され得る。

第５図において、行Ｌ’３−Ｌ’６はもし対応する命令
が時刻θ２前に受取られるならば単一パターンが除去さ
れ得、時刻θ１前に受取られる時には全追加のブロック
が除去され得る事を示している。

例えば、単一パターンの除去は行Ｌ’４に示されたシー
ケンスの除去を生じ得る。

この場合行Ｌ’５に示されたシーケンス２Ａが再び得ら
れる。

もし全追加のブロックが除去されるならば破線でかこま
れた２つのシーケンスが除去され、行Ｌ６に示されたシ
ーケンス２が得られる。

第７図を参照して、次数ｎの族の２ｎビットの２ｎ種パ
ターンの任意の１つと同一なビット・シーケンスがメッ
セージ中に発生するのを防止するための本発明に従う方
法について説明する。

１つの伝送では１つの特定族が使用されるので１時には
唯１つの族を考えるのみで十分である。

伝送さるべきメッセージ中に次数ｎの族のｐｎデイジタ
ル要素（この例では２ｎビット）より成る追加のパター
ンの１つの最初のＫ−１個の要素（即ち最初の２ｎ−１
ビット）と同一なビット・シーケンスの存在が回路網の
送信端で検出された時は、１要素（本明細書では禁止ビ
ットと呼ばれるビット）が検出シーケンスとメッセージ
中のこれに続くビットＹと呼ばれるビット間に組織的に
挿入される。

禁止ビットの２進値は追加のパターン中の同一シーケン
スに従うビットの２進値の補数である。

従ってシーケンスはビットＹの値とは無関係にパターン
から異なる様に形成され得る。

禁止ビットの挿入（ｎ＝３の場合）は第７図の左手に示
されている。

こゝでは例示的メッセージ０００１１１０Ｙにおいては
０００１１１０１の如きパターンの最初の２ｎ−１＝７
ビットの存在が検出され、このパターンの第８ビットが
１であるので０ビット（禁止ビット）がビットＹの前の
メッセージ中に挿入されるものと仮定されている。

任意の追加のパターンは受信端におけるメッセージ読取
りの前に除去されるので、禁止ビットは容易にメッセー
ジから除去され得る。

受信端で次数ｎの族のパターンの最初の２ｎ−１ビット
と同一なシーケンスの導入メッセージの存在が検出され
ると、このシーケンスに続くビット、即ち送信端で挿入
された禁止ビットはメッセージから組織的に除去される
。

この様子は第７図の右手の部分に図示されている。

第８図はメッセージから追加のパターンを除去する他の
方法を示す。

メッセージ中に挿入されたパターンの２ｎビットとこれ
に先行する２ｎ−１ビットより成るビット群は後者が情
報ビットであるかどうかにかゝわらず、次数ｎ（ｎ＝３
）の族の或るパターンの２ｎビットと同一である２ｎ個
の相継ぐビットの１つもしくはそれ以上の集合を含む事
が起り得る。

この場合、上記の集合の任意の１つが原メッセージ要素
に致命的な影響を与える事なく群から１パターンとして
除去され得る。

勿論、Ｐ個の可能な値を占め得るデイジタル要素が含ま
れるのであれば、群はパターンのＫ＝Ｐｎ要素とこれに
先行するＫ−１要素より成り、１つもしくはそれ以上の
パターンと同一なＰｎ要素のいくつかのシーケンスが決
定され得る。

この事はｎ＝３ビットに対して第８図に示されている。

図示されたる如く２ｎビットのパターンＳ及びこれに先
行する２ｎ−１ビット、即ちビットＪ．Ｋ．Ａ．Ｂ．０
，１，１（最初の３個は第３ｃ図に従ってパターンを決
定する）は上記の群の１つを構成する。

例えばビツトＫ，Ａ，Ｂの値が夫々１，０，０であると
仮定すると、シーケンス１０００１１１…１が得られる
。

このシーケンスは８個の可能パターンの１つもしくはそ
れ以上と同一な２ｎ−８個の連続ビットの１つもしくは
それ以上の集合を含む事が見出される可能性がある。

ａ，ｂ，ｃと記された３つのこの様な集合が第８図に示
されている。

この様な集合の任意の１つは、もし必要ならば原メッセ
ージ要素を攪乱する事なくパターンとして除去され得る
。

なぜなれば図示されたる如く集合の部分として除去され
た情報ビットは正確にパターンＳの残りのビットと同一
だからである。

例えば集合ａの１部として情報ビットの０，０，１，１
が除去されたとしてもパターンのビット０Ｏ，１１が除
去されないので原メッセージに影響を与えない。

ビットの群は上述の如く追加のパターンと同一である２
ｎの連続情報ビットの任意のシーケンスの発生を防止す
る手段が与えられているのでこのビットの群はビットＩ
を含まない事に注意されたい。

追加のパターンを挿入する本発明の方法は極めて柔軟性
のあるものであり、その特徴を保持しつつ外部条件に合
致する様必要に応じて適合され得る。

例えば、伝送さるべきメッセージは、通常の動作条件の
下にシーケンス０００及び１１１を含む事なく、その両
者は制御及び同様の目的のために内部的にだけ使用され
るものとする。

もしそうならば本発明の方法は上記のシーケンスの任意
のものがメッセージ中に偶発的に生じてはならず、内部
目的のためにメッセージ中に含まれるならば、この様な
シーケンスの検出と干渉してはならない。

第９図はＯＯＯ及び１１１を含まない追加パターンの作
成方法の一例を示す。

追加パターンが挿入されるべきメッセージ位置の直前の
要素が１００のときには、第３図ａの１００から破線の
矢印に沿って進行し、破線と円の交点に示された３ビッ
トのシーケンス１００，００１，０１０，１０１０１１
，１１０，１００について第９図ｂのように順次前のシ
ーケンスの次に後のシケンスの最低位（一番右）のビッ
トを並べることにより第９図Ｃの一番上に示された追加
パターンが得られる。

この追加パターンは６ビットである。

追加パターンが挿入されるべきメッセージ位置の直前の
要素が、００１，０１０，１０１，０１１及び１１０で
あるときにもこれと同様の処理を行うことによりそれぞ
れ第９図Ｃの第２番目から第６番目に示された追加パタ
ーンが得られる。

シーケンス０００及び１１１について破線の円の矢印に
沿って同様な処理を行うと第９図ｄに示されたパターン
が得られるが、これらは追加パターンとしては使用しな
い。

本発明の柔軟性のさらに１つの実施例が以下説明される
。

ｎ個のデイジタル要素のｐｎ種（こゝでは２ｎ）の組は
群ＧｉがＫｉ種の組より成る様に多数の群へ細分割され
得る。

Ｋ１種の組の各々に対し各々Ｋｉ要素（こゝではＫｉビ
ット）より成るＫｉ個の追加のパターンの１つが対応す
る。

しかしながら、各群内で、１つの組から他の組への遷移
は、前に与えられた一般ルール、即ち挿入されるべき要
素（この例ではビット）はこれに先行するｎ−１ビット
と共に挿入要素に先行するｎビットによって形成される
組に続く組をなす如きものでなくてはならないというル
ールに合致しなければならない。

理論的には上記群の各々は同数の組より成る必要はない
。

しかしながら実際にはすべての群は同数の組を含む事が
望ましい。

なんとなればこれは本発明を具体化するのに必要とされ
る回路の簡単化を生ずるからである。

その理由は上述の如くＫｉ個の組の群は各Ｋｉビットの
Ｋｉ種の追加のパターンに対応ずるので異なる数の組よ
り成る群は異なる数の追加のパターン、従って異なる長
さのパターンを導くからである。

この技法は多くの場合に使用され得、例えば第１０図に
関連して以下に説明される。

この例においては取扱われる問題は含まれるシーケンス
が０００及び１１１でなく００００及び１１１１である
点を除き第９図に関連して論議されたものと同一である
と仮定される。

これは次数ｎ＝４の族の１６種の４ビットの組の或るも
のが使用される事を意味する。

第２図（ｎ＝２）及び第３図（ｎ＝３）に関連して説明
された正規のプロセスに従って、これ等の１６個の組は
１６種の１６ビットの追加のパターンを決定し、そのう
ち２つが第１０ｃ図に示されている。

第９図の例と関連して説明された方法がシーケンス００
００及び１１１１を除去する様追従されるならば、１４
種の１４ビットの追加のパターンを決定する１４種の組
が使用される。

この結果、回路及び特にレジスタ位置のおびたゞしい数
が必要とされる。

この困難を克服するために、１４種の４ビットの組は７
種の７ビットの追加のパターンの２集合を決定する７個
の４ビットの組の２つの集合へ細分割される。

第１の群は第１０ｂ１図に示されているが、これ等の決
定する７種の７ビットの追加のパターンは第１００１図
に破線によってかこまれている。

第２の群は第１０ｂ２図に示されており第１０ｃ２図の
破線によってかこまれた特定のパターンを決定する。

組００００及び１１１１によって決定される特定パター
ンは第９図に関連して論議された場合におけるが如く夫
々繰返されるＯ及び１ビットより成り得夫々７個の０ビ
ットもしくは７個の１ビットより成り得る。

従ってこの細分割技法は同一長の１６個の追加のパター
ンを得る事、メッセージ中におけるシーケンス００００
もしくは１１１１の偶発的発生もしくは他の内部目的の
ためにメッセージ中に最初から含まれる場合にはこの様
なシーケンスの修正の両者を防止する事を可能とする（
繰返される０もしくは１ビットより成る第１０ｄ図に示
されたシーケンスは上記シーケンス００００もしくは１
１１１の検出と干渉しない）。

本発明に従う追加のパターンを挿入及び除去する方法を
具体化するために使用される回路が以下説明される。

第１１図は伝送回路の２つの連続するリンクＭＡｉ及び
ＭＡｉ＋１間のインターフエイスを示す。

リンクＭＡｉと関連する受信器２１９リンクＭＡｉ＋１
と関連する送信器２１８は本発明の部分を形成せず、異
なる速度で動作する事が仮定されているのみである。

第１１図のインターフエイス装置は本発明に従い追加の
パターンを挿入及び検出するために夫々使用される回路
２１１及び２０９を含む。

これ等の回路は第１４−２１図に関連し詳細に説明され
る。

本発明の主目的の１つは伝送回路網中の信号速度の変化
を補償する事である。

本発明を具体化するのに使用されるインターフエイス回
路について説明する前に、与えられた節点と関連する受
信器及び送信器が同一速度で動作しない場合のインター
フエイスの如き動作を一般的に説明する必要があると考
えられる。

さらにこのインターフエイスは第１図のバツファＢＲを
含む。

このバツファは情報要素が貯蔵位置で読込みもしくは読
出される速度が回路網の種種のリンク上の信号速度と両
立するものとだけ仮定して任意の公知の型（ラッチ、フ
エライト・コア等）のものであり得る独立な貯蔵位置２
００より成る。

第１１図中に実癩例として示されたバツファはＭＯ−Ｍ
１５と示された１６個の貯蔵位置を有する。

入りメッセージ要素はスイッチング・ゲート（Ｒ・Ｓｗ
・Ｇ）の集合２０２の制御の下にこれ等の位置中に読込
まれ、同様に出メッセージ要素は、スイッチング・ゲー
ト（Ｅ・Ｓｗ・Ｇ）の集合２０３の制御の下にこれ等の
位置から読出される。

受信クロツク（Ｒｅ・Ｃｌ）回路２０５及び送信クロッ
ク（Ｅ・Ｃｌ）回路２０７は夫々リンクＭＡｉ及びＭＡ
ｊ＋１上における信号速度と同期されている。

２０６で示された計数器ＣＲ１及び２０８のＣＲ２は夫
々バツファ位置２００に書込まれ、読出される情報要素
を計数する。

比較器２１４はＣＲ１及びＣＲ２の計数を比較し、追加
のパターンが挿入される（ＭＡｉ上の信号速度を越える
ＭＡｉ＋１の信号速度による）、もしくは除去される（
ＭＡｉ＋１上の信号速度を越えるＭＡｉ上の信号速度に
よる）べき瞬間を決定する，後者の場合、回路２０９は
追加のパターンの検出を可能とする。

回路２１５は計数器ＣＲｉによってこの時間に到達され
た計数を貯蔵し、追加のパターンが貯蔵されるバツファ
位置２００の位置を示すのに使用される。

もしリンクＭＡｉ＋１上の信号速度がリンクＭＡｉ上の
速度を越えるならば、回路２１１が追加のパターンを発
生するのに使用される。

回路２１１の出力はスイッチ２０４へ接読される事に注
意されたい。

次は第１１図のインターフエイスの動作が追加のパター
ンの挿入及び除去に関して説明される。

これに関連して第１２図（第１２Ａ及び１２Ｂ図）及び
第１３図（第１３Ａ及び１３Ｂ図）を参照されたい。

この両者は夫々この様なパターンの挿入及び除去中の第
１１図の回路のタイミングの関係を示す。

第１の場合（挿入）に関連し、メッセージは第１の速度
Ｒ１＝１／Ｔ１で受取られ、第２の速度Ｒ２＝１／Ｔ２
で送信され、Ｒ２＞Ｒ１即ちＴ１＞Ｔ２（この例ではＴ
１＝３Ｔ２／２）であるとする。

（周期Ｔ１の）受信クロツク・パルス及びこれ等のパル
スの制御の下に動作する計数器ＣＲＩの相継ぐ計数は第
１２図の右手の部分に示されている。

（周期Ｔ２の）送信クロツク・パルス、計数器ＣＲ２の
相継ぐ計数及び線Ｓｘ上に送られる要素は第１２図の左
手の部分に示されている。

バツファ２００の内容は図の中央に表わされている。

Ｔ２＜Ｔ１であるので、読出しはバツファが充満された
かほとんど充満された時開始する。

相次ぐ入力及び出力動作は夫々第１２図の中心において
夫々太線及び細線によって表わされている。

出力が操作を受けない限り第１２Ｂ図の領域Ｎに示され
た如く、入力及び出力が干渉する時が到来する。

しかしながら干渉は以下さらに説明される如く生じない
。

計数器ＣＲＩ及びＣＲ２の計数値間の差が予定の最小値
（こゝでは６−２＝４）に到達する時は、比較器２１４
（第１１図）は線２１７上にバツファ読出し動作を中断
し、計数器ＣＲ２を禁止する信号を送り、他方発生器２
１１が追加のパターンを発生し、スイッチ２０４が位置
Ｓにセットされる。

この例においては、パターンは次数ｎ＝３の族の３ビッ
トの組の１つによって定められ、２ｎ＝８ビットより成
るものと仮定される。

上述の如く、このパターンはリンクＭＡｉから受取られ
、リンクＭＡｉ＋１に伝送される最後のＴ１個の要素に
よって決定される（こゝでは３個のビットはＡ４，Ｂ４
，Ｃ４と記されている）。

これ等の３つの要素を含むメッセージ要素は線２１２ａ
を経て発生器２１１へ送られる。

第１２Ｂ図に示された如くバツファ位置２００の読出し
は追加のパターンＳ１が線Ｓｘを経て送信器２１８（第
１１図）に印加されつゝある間中断される。

この例においては他の追加のパターンＳ２がメッセージ
要素Ｃ６が伝送されてから挿入されなければならない。

こゝで第２の場合（追加のパターンの除去）を参照する
に、この様に形成されたメッセージ（追加のパターンＳ
１及びＳ２を含む）が信号速度Ｒ２においてリンクＭＡ
ｉ＋１に伝送され、このリンクの端上で受信され、次い
でＲ３＝１／Ｔ３＜Ｒ２＝１／Ｔ２の信号速度でリンク
ＭＡｉ＋２上に再転送されるものと仮定される。

この場合はリンクＭＡｊ＋１十の信号速度がリンクＭＡ
ｊ＋２よりも高いので前の場合の逆動作である事は明ら
かである。

第１３図は第１２図と類似している。

（周期Ｔ２の）受信クロツク・パルス及び計数器ＣＲ１
の相続ぐ計数は第１３図の右手の部分に示され、他力（
周期Ｔ３の）転送クロツク・パルス、計数器ＣＲ２の相
継ぐ計数及び出力線Ｓｘを経て次のリンクへ送られる要
素ＭＡｉ＋２は図の左手の部分に示されている。

バツファ位置２００の内容は第１３図の中心に表わされ
ている。

Ｔ３＞Ｔ２であるので、バツファ位置２００は前のリン
ク上で転送されたメッセージが受取られるや否や読出さ
れる。

相継ぐ入力及び出力動作は第１３図の中心における太線
及び細線によって夫々表わされている。

入力が操作を受けるのでないかきり、第１３Ａ図の領域
Ｎ′に示されたる如く入力及び出力が互に千渉する時が
来る。

以下説明される如く、これは生じない。

計数器ＣＲ１及びＣＲ２の計数値間の差が安全マージン
を与える予定の最大値（こゝではＱにおける１１）に到
達するや調や、次の到来追加パターンを除去するための
決定がなされる。

上述の如く、パターンの除去はｎ（こゝではｎ＝３）ビ
ットだけ進める事が出来るので、このために余分の安全
マージンが与えられる。

従ってビットＡ４，Ｂ４，Ｃ４及びこれに従う５ビット
ｉ，２，…，５が（６，７，８が夫々Ａ４，Ｂ４，Ｃ４
と同一であるので）除去され得る。

従って２ｎ＝８ビット、Ａ４，…５が対応するバツファ
位置２００から除去され、これに続く８ビット即ちら７
等によって置換される。

ビット５が受取られるや否や、８が計数器ＣＲ１の計数
値から減算され、この例では計数値は７−８＝−１＝１
５となり、前にＡ４が貯蔵されていたバッファ位置Ｍ０
中に６が貯蔵される。

この後ビットは通常の如く位置２００中に貯蔵され続け
る。

第１３Ａ図の下の部分を複製した第１３Ｂ図から、追加
のパターンＳ２が同様に除去されなければならない事は
明らかであろう。

こゝで重要な事を述べておかなければならない，もし信
号速度Ｒ３＝１／Ｔ３（この例ではＲ１に等しい）がＲ
２よりもはるかに小きければ、干渉領域Ｎ′は追加のパ
ターンＳ１が受取られるはるか以前に遭遇する。

しかしながら、これは何等問題を生じない。

Ｓ１はリンクＭＡｉ及びＭＡｉ＋１間のインターフエイ
スにおいて挿入されており、もしＲ３がＲ２よりもはる
かに低くければ、Ｒ３はＲ１（ＭＡｊ上の信号速度）よ
りも低くなる。

しかしこの事は全回路網中に使用される最低の速度より
もはるかに低くなければならない回路網（第１図）の入
力Ｔ１における信号速度がＲ３及びＲ１の両方よりも低
い事を意味する。

この結果ＭＡｉ上に伝送されるメッセージは常に前の節
点において挿入された追加のパターンを含み、この事は
ＭＡｉ上に送られるメッセージより成るビットＡ，…Ｈ
，Ａ１…Ｈ１，…のうちのあるものが相迷ぐリンク上に
伝送される１個乃至それ以上の追加のパターンを構成す
る事を意味する。

この結果、追加のパターンＳ１が受取られる前に、メッ
セージはＭＡｉ＋１及びＭＡｉ＋２間のインターフエイ
スから除去される追加のパターンを含む事が発見される
。

従って問題は生じない。第２の重要な事は追加のパター
ンを除去する事はこれを次のリンクに送らないのと同一
であるので、パターンはその次のリンクへの伝送が未だ
開始されていない時にのみ除去され得るという事である
。

従ってパターンが受取られるや否や、計数器ＣＲ１の計
数値、及びこの値から８を引いたものが共に回路２１５
（第ｎ図）中に貯蔵され、これによってパターンが貯蔵
されるバツファ位置２００が決定される。

「追加のパターンの除去」命令を受取る事により、比較
器２１４は計数器ＣＲ２の計数値が回路２１５中に貯蔵
された２つの限界内にあるかどうかを決定する。

もし限界内にあればこの事は次の節点に転送されるため
にパターンがバツファ位置２００から読出されつゝある
事を意味し、もし限界内になければパターンが利用され
得、前に説明された如く除去され得る事を意味する。

夫々追加のパターンを発生及び検出するために関用され
る回路２ｎ及び２０９（第ｎ図）の町能な具体例が以下
に説明される。

第１４図中に図示された追加のパターン発生器２ｎはｎ
位置（この例ではｎ＝３）を有するレジスタ３００、レ
ジスタ３００中の値の２ｎ個の組によって決定される２
ｎ個（この例では８個）の追加のパターンに対応する語
を貯蔵するメモリ３０２及びメモリ３０２中に貯蔵され
る語の任意の１個をアドレスするための論理回路３０１
を含んでいる。

メッセージ中に挿入されるべき追加のパターンは、この
パターンに先行するｎビットが知られているので任意の
時刻において決定され得る。

メモリ３０２中に貯蔵された対応語は次いで線２０７ａ
を経て受取られるクロツク・パルスの制御の下に読取ち
れ、この時Ｓにセットされているスイッチ２０４を経て
線Ｓｘに印加される追加のパターンを線２１３上に与え
る。

この型の装置は追加のパターンの任意の族を発生し得る
。

他の発生器２ｎが第１５図にｎ＝３に対して示されてい
る。

上述の如く且第３ｂ図から明らかなる如く追加のパター
ンの任意のビットはこれに先行するｎ−１ビットと共に
次数ｎの族の中において、このビットに先行するｎビッ
トによって形成される組に続おｎビット組を形成する如
きものである。

第１５図の装置においては各追加のパターンは第１４図
の配列体におけるが如きメモリからの読出しに代って上
記のプロセスに従ってビット毎に形成される。

線２１２ａが線２１２に代り線Ｓｘに接続されている。

これは追加のパターンの伝送が開始された時にレジスタ
３００がメッセージを受取る事を可能とし、伝送されつ
ゝあるパターンの各相継ぐビットを受取り、従って次の
ビットを決定する事を可能ならしめる。

上記の事はｎの値にかゝわらず適用される事は明らかで
あろう。

第１５図の装置による、第３ａ図に示された３ビットの
組によって決定される追加のパターンの発生は論理関数
（０がもしＹ＝Ｚ＝Ｏならばβ＝１である如きものであ
り、制御線ｅ１がオンである事を必要とする。

制御線ｅ１がオンの時は、出力値ｅ３が線２１３上に得
られる（反転器３０６は回避される）。

追加のパターンの挿入に先行するメッセージのｎ＝３ビ
ットが０１１である第１６図の表はレジスタ位置Ｘ，Ｙ
，Ｚに貯蔵された値及びα，β，ｅ２，ｅ３によって時
間の関数として遂行される変化を示す。

次いで出力ｅ３に存在するビットのシーケンスが、パタ
ーンを挿入すべき決定がなされるや否やスイッチがＳに
セットされるので挿入されるべき追加のパターンＳとな
る。

もし第１５図の装置を使用して第１７ａ及び１７ｂ図中
に示された順序でＴ１＝３の族の組によって決定される
追加のパターンを発生される事が望まれるならば、必要
とされるすべての事はｅ１＝１に置き、論理関数（θ）
をもしＹ＝Ｚ＝１ならばβ−１になる如くし、ｅ３を線
２１３に印加せしめる事である。

開始組が０００である時の伝送される追加のパターンは
第１７ｃ図の表の一として示された列に示されている。

任意の他の開始組が勿論使用され得る（例えば、開始組
１０１はパターン１１０００１０１を第１７ｃ図の表に
示されたる如く与える）。

第９図に関連して上述された次数ｎ＝３の部分族の追加
のパターンを発生するために必要とされるすべての事は
ｅ１＝０とおき、（θ）をもしＹ＝Ｚ＝０であるならば
、β＝１なる如くにし、第１８図に示されたる如く線２
１３上に値ｅ３を送らしめる如くする事にある。

第１８図に関連する表は任意の組１１１もしくは０００
が６個の１もしくは６個の０より成る追加のパターンを
決定する事、及び他の３ビットの組が第９ｃ図のパター
ンを決定する事を示している。

上記の事より、第１５図の装置は第１４図の装置と同様
に融通性を有し、限られた数の回路を必要とする事が明
らかであろう。

第１５図の回路３０４及び３０５は第２３，２４及び２
５図に示された通常の型のものである。

追加のパターンを検出するために使用される第１１図の
回路２０９の具体例について以下説明する。

第１９図の実施例によって示された回路２０９は２ｎ位
置より成るレジスタ４００を含み、その中に導入メッセ
ージの相継ぐビットが線２１０を経て貯蔵される。

これ等の位置からの出力は論理回路４０１へ送られ、こ
れは次数ｎの族の２ｎ個の追加のパターンを決定するビ
ット値の２ｎ個の異なる組に対し、線２１６上にこれ等
のパターンの１つが受取られた事を示す信号を与える。

論理回路４０１は第２２図に示された通常の型のもので
あり得、図では２ｎ＝８個の入力を有する２ｎ＝８個の
ＡＮＤ回路のうち２つが示され、各その出力はＯＲ回路
に接続され、ＯＲ回路の出力は次いで線２１６に印加さ
れる。

第２０図は回路２０９の置換型を示す。

この型は第１５図の追加のパターン発生器２１１と極め
て類似しており、レジスタ３００、回路３０４及び３０
５並びにこの図に示された如く入力としてα及びβを有
ずる排他的ＯＲ回路を含む。

しかしながらこの回路の出力は線Ｓ２を経て第２の排他
的ＯＲ回路の入力の１つに印加される。

第２の排他的ＯＲ回路への他の入力には線２１０及びＳ
１を経て受取られるメッセージ要素が送られる。

第２の排他的ＯＲ回路の出力は線Ｓ３を経て計数器３０
７へ送られる。

この出力は受取られる要素がこれに先行する要素と共に
次数ｎの族の適当な組を形成する時１となる。

線Ｓ３上にＯが存在する時はいつでも０にリセットされ
る計数器３０７はこれ等の１を計数する。

これ等のうち２ｎ−８個が連続して計数される時、これ
は１つの追加のパターンが受取られる事を意味する。

８ビットを計数する事に基づき、計数器３０７は追加の
パターンが受取られる事を示す信号を線２１６上に印加
する。

第２１図は第２０図の回路の動作を示す。

この図はレジスタ位置Ｘ，Ｙ，Ｚ中に貯蔵された値、線
Ｓ１，Ｓ２，Ｓ３及び２１６上に印加された値により時
間の関数として行われる変化を示す。

第２１図においては受取られるメッセージは情報要素Ａ
，Ｂ，Ｏ，１，１及びこれに続く本発明の方法に従って
決定された追加のパターンＳより成るものと仮定される
（限定を意味するものではない）。

第２０図の回路は異なるｎの値に対し次数ｎの種種の族
に属する追加のパターンを検出するのに容易に適用され
得る。

本発明の装置においてわずかの変更を含む２，３の追加
の応用について以下に説明する。

追加のパターンはメッセージの相継ぐ部分を分離し、こ
れにより例えば多重通信システムの場合における受信端
における選択を容易にするのに使用され得る。

メッセージ内の文字を分離するために短かい追改のパタ
ーンを使用する事が可能である。

メッセージはこの中に挿入される追加のパターンにより
攪乱されないので、異なる型のいくつかのパターンがメ
ッセージ中に挿入され、異なる目的に使用される。

従って１つの型のパターンが回路網の相継ぐリンクの上
にメッセージが伝送される速度の変化を補償するのに使
用され得、他の型のパターン（本発明に従う他の族に属
するか、もしくは本明細書に説明された以外の手段によ
って発生される）がメッセージの種々の部分を分離する
のに使用され得る。

【図面の簡単な説明】

第１図は本発明が具体化される伝送回路網の図である。 第２及び３図は夫々ｎ ＝ ２及びｎ＝３ビットの場合
についてビット値の組から決定される追加のパターンの
図である。 第４図は数個の追加のパターンが挿入されるメッセージ
、及びこれ等のパターンの１つがメッセージから除去さ
れ得る方法を示す。 第５図は１つの追加のパターン中に他の追加のパターン
を含むメッセージ及びパターンの除去を示した図である
。 第６図は第５図のパターンの１つの除去と関連するプロ
セスを示した概略図である。 第７図はメッセージ中に追加のパターンと同一である情
報要素のシーケンスの発生の防止に使用される方法を示
した図である。 第８図はメッセージから追加のパターンを除去する代換
方法を示した図である。 第９及び１０図は異なる追加のパターンを示した図であ
る。 第１１図は回路網の節点の１つと関連するリンク間のイ
ンターフエイスを示した図である。 ２００……バツファ、２０２……受信スイッチング・ゲ
ート、２０３……送信スイッチング・ゲート、２１９…
…受信リンク、２０９……追加パターン検出器、２０５
……受信クロツク、２０６……カウンク、２１５……貯
蔵装置、２１４……比較器、２０８……カウンタ、２０
１……クロツク、２１１……追加のパターン発生器、２
０４……スイッチ。 第１２図（１２Ａ，１２Ｂ）は第１１図の回路のタイミ
ング関係を示した図である。 第１３図（１３Ａ，１３Ｂ）は第１２図と類似のタイミ
ング図である。 第１４図は追加のパターンを発生するための回路を示し
た概略図である。 ２１１……追加パターン発生器、３００……レジスタ、
３０１……アドレス論理回路、３０２……メモリ。 第１５図は第１４図の回路の他の型の概略図である。 ３００……レジスタ、３０４，３０５……論理回路、３
０６……反転器。 第１６図は第１５図の回路の動作を示したタイミング図
である。 第１７及び１８図は第１５図の回路の動作を示したタイ
ミング図である。 第１９図は追加のパターンを検出するための回路を示し
た概略図である。 ２０９……追加のパターン検出器、４００……レジスタ
、４０１……論理回路。 第２０図は第１９図の回路の他の型を示した図である。 ３００……レジスタ、３０４，３０５……論理装置。 第２１図は第２０図の回路の動作を示したタイミング図
である。 第２２−２５図は上記の図に示された論理回路の公知の
方法に従う可能な具体例である。

Claims (1)

1. 【特許請求の範囲】 １ 第１のリンクから送られてくるメッセージを受信器
   で受けて該メッセージを送信器によって第２リンクへ送
   り出す節点に設けられる信号速度補償装置において、 前記第１のリンクから送られてきたメッセージを一時記
   憶した後に前記送信器へ供給するために入力が前記受信
   器の出力に接続され且つ出力が前記送信器の入力に接続
   されるバツファと、前記バツファ中の送信のために読出
   し可能なメツセージ要素の数が所定値より小さいことを
   検出して検出信号を出力する検出手段と、 前記検出手段から出力される検出信号に応じて前記バツ
   ファから前記送信器へのメッセージ供給を中断し、この
   中断点に先行するメッセージのｎ個（ｎは正の整数）の
   要素と同じ要素を最後のｎ個の要素とするパターンを前
   記送信器へ供給するために前記バツファ、前記検出手段
   及び前記送信器に接続されるパターン挿入回路ト、 を具備する信号速度補償装置。