JPS5825289B2 - Timekeeping method - Google Patents
Timekeeping methodInfo
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- JPS5825289B2 JPS5825289B2 JP50046053A JP4605375A JPS5825289B2 JP S5825289 B2 JPS5825289 B2 JP S5825289B2 JP 50046053 A JP50046053 A JP 50046053A JP 4605375 A JP4605375 A JP 4605375A JP S5825289 B2 JPS5825289 B2 JP S5825289B2
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Description
【発明の詳細な説明】
この発明は、複数の回線を有する通信処理装置において
、各回線に対する計時を一括して行なうための計時方式
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a timekeeping method for collectively measuring time for each line in a communication processing device having a plurality of lines.
従来の計時方式は各回線に対する計時カウントを回線ご
とに設けたカウンタに設定し、基本クロ;ツク信号でこ
れを更新し、カウンタがオーバフローした時点で制御部
への割込みを発生する方式や固定値の抵抗、コンデンサ
から成る単安定マルチバイブレータによる方式である。Conventional timekeeping methods set the time count for each line in a counter provided for each line, update this with a basic clock signal, and generate an interrupt to the control unit when the counter overflows, or a fixed value. This method uses a monostable multivibrator consisting of a resistor and a capacitor.
これらの方式では、計時回路が回線と1対1に・構成さ
れるため、回線数の増加とともに計時回路も増設しなけ
ればならない欠点がある。In these systems, the timekeeping circuit is configured one-to-one with the line, so there is a drawback that the timekeeping circuit must be added as the number of lines increases.
また、カウントを更新する基本クロックの周波数や抵抗
、コンデンサの値が固定であるため、その計時時間範囲
に制限を受ける欠点がある。Furthermore, since the frequency of the basic clock that updates the count and the values of the resistors and capacitors are fixed, there is a drawback that the time range for which the clock is measured is limited.
; この発明は、上記従来の計時方式の欠点を解決する
ためになされたもので、各回線に対する計時情報を一括
して記憶装置(以下メモリと云う)に格納し、各回線の
計時は1つの計時回路で行なう方式を採り、回線数が増
加してもメモリの格納領域を確保するだけで計時回路は
増加せず、また、計時情報の中に多種類の計時時間種別
を指定でき、計時時間範囲は従来に比較して拡大できる
計時方式を提供するものである。This invention was made to solve the above-mentioned drawbacks of the conventional timekeeping method, and the timekeeping information for each line is collectively stored in a storage device (hereinafter referred to as memory), and the timekeeping for each line is performed by one This method uses a clock circuit, and even if the number of lines increases, the number of clock circuits does not increase because it only secures memory storage area.In addition, many types of clock time can be specified in the clock information, and the clock time This provides a timekeeping method that can expand its range compared to conventional methods.
以下、この発明の計時方式の実施例について図・面に基
づき説明すると、第1図はその一実施例を示すブロック
図であり、同図における1は計時回路、2は各回線の計
時情報を格納するメモ1バ3は上記計時回路1および通
信処理装置(図示せず)の他の機能モジュールの共通制
御部である。Hereinafter, an embodiment of the timing system of the present invention will be explained based on the drawings and planes. Fig. 1 is a block diagram showing one embodiment. In the figure, 1 is a timing circuit, and 2 is a clock information for each line. The memo 1 bar 3 to be stored is a common control section for the timekeeping circuit 1 and other functional modules of the communication processing device (not shown).
上記メモリ2における4は回線の計時情報であって、計
時種別コード5と計時カウント6から構成される装置
この場合の計時種別はノー・オペレーション、0.1秒
針時、1秒針時、計時終了割込み待ちの4種類で、その
コードを示すと、次の第1表のようになる。4 in the memory 2 is line clock information, and is composed of a clock type code 5 and a clock count 6. In this case, the clock types are no operation, 0.1 second hand time, 1 second hand time, and time measurement end interrupt. The four types of wait codes are shown in Table 1 below.
第 1 表
計時種別 コード
ノーオペレーション 00
0.1秒針時 01
1秒針時 10
計時終了割込み待ち 11
一方、上記計時回路1における7は基本クロック信号で
あって、この基本クロック信号7は各回線の計時を行な
うためのものであり、アドレスカウンタ8に導入される
ようになっている。1st table Timekeeping type Code no operation 00 0.1 second hand time 01 1 second hand time 10 Waiting for timekeeping end interrupt 11 On the other hand, 7 in the above timekeeping circuit 1 is a basic clock signal, and this basic clock signal 7 is a timekeeping signal for each line. It is designed to be installed in the address counter 8.
このアドレスカウンタ8は計時する回線番号を与え、そ
の回線番号に対応した計時情報4が格納されているメモ
リのアドレスを指定するためのものであり、バイナリカ
ウンタで構成されている。This address counter 8 is for giving a line number for timekeeping and specifying the address of the memory where the timekeeping information 4 corresponding to the line number is stored, and is composed of a binary counter.
また、上記メモリ2から読出された計時情報4の種別コ
ード5は計時情報更新回路9で読出されて識別されるよ
うになっており、そして、この識別された種別コードに
従って、計時情報更新回路9は計時カウント6を更新す
るようになっている。Further, the type code 5 of the timekeeping information 4 read out from the memory 2 is read out and identified by the timekeeping information updating circuit 9, and according to the identified type code, the timekeeping information updating circuit 9 is adapted to update the clock count 6.
また、計時情報更新回路9より更新情報を零判定回路1
0に送出するようになっており、これにより、零判定回
路10は更新された計時カウント6が零であるか否かを
判定するようになっている。Also, the updated information from the clock information update circuit 9 is sent to the zero determination circuit 1.
As a result, the zero determination circuit 10 determines whether or not the updated time count 6 is zero.
この零判定回路10で計時カウント6を判定した結果を
計時終了回線番号回路11およびフリップ・フロップ回
路で構成されている計時終了指示回路12に送出するよ
うになっており、零判定回路10で計時カウント6を判
定した結果、計時カウント6が零ならば、零判定回路1
0は計時終了回線番号11にその回線番号を保持させ、
零判定回路10は計時終了指示回路12をセットし、計
時回路1から、共通制御部3へ指示する。The result of determining the clock count 6 by this zero determination circuit 10 is sent to a clock termination line number circuit 11 and a clock termination instruction circuit 12 comprised of a flip-flop circuit. As a result of determining count 6, if clock count 6 is zero, zero determination circuit 1
0 causes the clock end line number 11 to hold that line number,
The zero determination circuit 10 sets the time measurement end instruction circuit 12, and the time measurement circuit 1 instructs the common control unit 3.
第2図は、上記計時回路1のメモリ2をアクセスし、回
線に対応した計時情報4の読出し、書込みの時間関係を
示すものであり、同図の符号13は回線番号1の計時時
間を示す。FIG. 2 shows the time relationship between accessing the memory 2 of the clock circuit 1 and reading and writing clock information 4 corresponding to the line, and reference numeral 13 in the figure indicates the clock time of line number 1. .
また、14は回線Nのメモリ2に格納されたN個の回線
に対応する計時情報4の読出しタイミングであり、j+
Rl t2Rl・・・tNRは各回線の計時情報4の読
出し時間であり、15は計時情報4の書込みタイミング
であり、tlw、12w、・・曲tNWはその書込み時
間を示す。Further, 14 is the read timing of the clock information 4 corresponding to N lines stored in the memory 2 of the line N, and j+
Rl t2Rl...tNR is the read time of the clock information 4 of each line, 15 is the write timing of the clock information 4, and tlw, 12w, . . . song tNW indicates the write time.
さて、第1図の共通制御部3から各回線ごとに割当てら
れたメモリ2内に計時情報4が書込まれ、計時回路1は
0.1/N秒間隔でメモリ2をアクセスし、各回線に対
する計時情報4は第2図の読出し時間t1R9t2R9
・・・tNRに読出され、計時情報更新回路9で計時種
別コード5を識別し、ノー・オペレーション指定の場合
は次の回線の計時に移り、0.1秒針時指定の場合は計
時カウント6を更新し、1秒針時指定の場合はその回線
の計時時刻か否かを判定し、計時時刻であれば、計時カ
ウント6を更新し、計時時刻でなければ、次の回線の計
時を行なう。Now, clock information 4 is written from the common control unit 3 in FIG. The time measurement information 4 for the reading time t1R9t2R9 in FIG.
... is read out to tNR, the timekeeping type code 5 is identified by the timekeeping information update circuit 9, and if no operation is specified, the timekeeping proceeds to the next line, and if the 0.1 second hand time is specified, the timekeeping count is set to 6. If the 1-second hand time is specified, it is determined whether or not it is the clocked time of that line. If it is the clocked time, the clock count 6 is updated, and if it is not the clocked time, the next line is timed.
計時カウント6を更新し、計時カウント6を零判定回路
10で判定した結果、零でなければ第2図の書込み時間
tIWtt2W?・・・tNWにメモリ2の同じアドレ
スに格納する。As a result of updating the clock count 6 and determining the clock count 6 by the zero determination circuit 10, if it is not zero, write time tIWtt2W in FIG. 2? ...Stores tNW at the same address in memory 2.
また、計時種別コード5が終了割込み待ち指定か零判定
回路10で判定した結果零の場合、計時終了回線番号回
路11が空いていれば、その回路に計時終了回線番号を
移し、計時終了指示回路12をセットして共通制御部3
へ指示する。Further, if the timekeeping type code 5 is a specification for waiting for an end interrupt or is zero as determined by the zero determination circuit 10, if the timekeeping end line number circuit 11 is vacant, the timekeeping end line number is transferred to that circuit, and the timekeeping end instruction circuit 12 and common control unit 3.
Instruct to.
この回線に対する計時情報4の種別コード5にノー・オ
ペレーションコードをセットし、第2図の書込み時間”
tWp ”2Wt・・・tNWにメモリ2の同じアドレ
スに格納する。Set the no-operation code to the type code 5 of the clock information 4 for this line, and write the write time shown in Figure 2.
tWp "2Wt... Store tNW at the same address in memory 2.
また、計時終了回線番号回路11が空いていない場合、
計時情報4の種別コード5に計時終了割込み待ちコード
をセットし、メモリ2に格納して、次の読出し時刻(0
,1秒後)まで待たされ、計時終了回線番号回路11が
空くまで上記の手順を繰り返す。Also, if the timing end line number circuit 11 is not vacant,
Set the time measurement end interrupt wait code to the type code 5 of the time measurement information 4, store it in the memory 2, and read it at the next read time (0
, 1 second later), and the above procedure is repeated until the timing end line number circuit 11 becomes vacant.
このようにして0.1秒毎に各回線の計時情報4を読出
し、定められた手順にしたがい計時を実行する。In this way, the clock information 4 of each line is read out every 0.1 seconds, and time measurement is performed according to a predetermined procedure.
なお、上記の説明は通信処理装置における計時方式につ
いて説明したか、この発明はこれらに限らず、システム
の管理部が機能モジュール(ハードウェア、ソフトウェ
アの区別なく)を並列に動作させ、各機能モジュールに
対する計時か必要なシステムも適用することができる。It should be noted that although the above description describes a timekeeping method in a communication processing device, the present invention is not limited to this, but the system management section operates functional modules (without distinction of hardware and software) in parallel, and each functional module Any system required for timekeeping can also be applied.
以上のように、この発明によれば、通信処理装置で各回
線の計時情報を一括してメモリ内に記憶し、1つの計時
回路で複数回線の計時を行なうことにより、回線数が増
加しても計時情報を格納するメモリの領域のみ確保する
だけで、計時回路を増設する必要がない。As described above, according to the present invention, the communication processing device stores the timing information of each line in the memory at once, and the number of lines increases by measuring the time of multiple lines with one timing circuit. However, there is no need to add a clock circuit by simply securing a memory area for storing clock information.
また、計時情報内に計時時間種別を指定できるので、そ
の計時時間範囲は拡大されるなどの効果がある。Furthermore, since the time measurement type can be specified within the time measurement information, the range of time measurement can be expanded.
゛ ゛
第1図はこの発明の計時方式の一実施例を示すブロック
ダイヤグラム、第2図は同上計時方式の計時の時間間係
を示す図である。
1・・・・・・計時回路、2・・・・・・メモリ、3・
・・・・・共通制御部、8・・・・・・アドレスカウン
タ、9・・・・・・計時情報更新回路、10・・・・・
・零判定回路、11・・・・・・計時終了回線番号回路
、12・・・・・・計時終了指示回路。FIG. 1 is a block diagram showing an embodiment of the timekeeping method of the present invention, and FIG. 2 is a diagram showing time intervals of the above-mentioned timekeeping method. 1...Clock circuit, 2...Memory, 3.
... Common control unit, 8 ... Address counter, 9 ... Timing information update circuit, 10 ...
・Zero judgment circuit, 11... Time counting end line number circuit, 12... Time counting end instruction circuit.
Claims (1)
て、各回線に対応した計時時間種別コードと計時カウン
トからなる計時情報を制御部から一括して記憶装置に格
納し、上記計時回路内の計時情報更新回路で一定時間間
隔で上記記憶装置から読出した計時情報の種別コードを
識別し、この識別後にこの計時情報更新回路でそのコー
ドにしたがった時間間隔で計時カウントを更新し、この
更新の結果を上記計時回路内の零判定回路により判定し
てその判定の結果計時カウントが零のとき判定回路は上
記計時回路内の計時終了回線番号回路にその回線番号を
保持させるとともに計時終了の指示とその回線番号を制
御部へ送り、上記計時カウントが零でなければ上記記憶
装置の同じアドレスに計時情報を格納し、全回線に対し
計時を行なう計時方式。1. In a timekeeping circuit of a communication processing device having multiple lines, timekeeping information consisting of a timekeeping time type code and a timekeeping count corresponding to each line is stored in a storage device all at once from a control unit, and the timekeeping information in the timekeeping circuit is stored in a storage device. The update circuit identifies the type code of the timekeeping information read from the storage device at fixed time intervals, and after this identification, the timekeeping information update circuit updates the timekeeping count at time intervals according to the code, and the result of this update is The zero judgment circuit in the above timekeeping circuit makes a judgment, and when the judgment result shows that the time count is zero, the judgment circuit causes the timekeeping end line number circuit in the above timekeeping circuit to hold the line number, and also issues an instruction to end timekeeping and the line. A timekeeping method in which a number is sent to a control unit, and if the time count is not zero, timekeeping information is stored at the same address in the storage device, and timekeeping is performed for all lines.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50046053A JPS5825289B2 (en) | 1975-04-16 | 1975-04-16 | Timekeeping method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50046053A JPS5825289B2 (en) | 1975-04-16 | 1975-04-16 | Timekeeping method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51120640A JPS51120640A (en) | 1976-10-22 |
| JPS5825289B2 true JPS5825289B2 (en) | 1983-05-26 |
Family
ID=12736269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50046053A Expired JPS5825289B2 (en) | 1975-04-16 | 1975-04-16 | Timekeeping method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825289B2 (en) |
Families Citing this family (9)
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| JPS55159183A (en) * | 1979-05-31 | 1980-12-11 | Nissan Motor Co Ltd | Digital control unit |
| JPS5769327A (en) * | 1980-10-09 | 1982-04-28 | Nec Corp | Information processor having automatic time setting function |
| JPS5764832A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Information processor having time information reading function |
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| JPS57120140A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Multi-timer device |
| JPS60186939A (en) * | 1984-03-06 | 1985-09-24 | Fujitsu Ltd | Timer mechanism |
| JPS63118948A (en) * | 1986-11-07 | 1988-05-23 | Nec Corp | Single chip microcomputer |
| JPS63214803A (en) * | 1987-03-04 | 1988-09-07 | Nec Corp | Time division multiplexing timer circuit |
-
1975
- 1975-04-16 JP JP50046053A patent/JPS5825289B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51120640A (en) | 1976-10-22 |
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