JPS5828748B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、フローティング半導体基板にチャージ・ポン
ピングに依り電荷を蓄積して情報書込みを行なうメモリ
・セルを有する半導体記憶装置の改良に関する。

従来、前記種類の半導体記憶装置として第１図に見られ
るものが知られている。

図に於いて、１′はサファイアなどの単結晶絶縁基板、
７はエピタキシャル族長のｐ型シリコン半導体層、３′
は二酸化シリコンのゲート絶縁膜、４１はゲート電極、
５′はｎ十型ソース領域、６′はｎ＋型ドレイン領域、
ｖＧは電源をそれぞれ示す。

本装置に於いて情報の書込みを行なうには、ソースを接
地し、ドレインに正電圧ＶＤＤを印加した後、ゲート電
極４′に閾値電圧ｖｔｈ以上の正の電圧を加えてゲート
絶縁膜３′の下側に在る半導体層２１の表面にチャネル
を形成し、次いで急激にゲート電圧を閾値電圧ｖｔｈ以
下に低下させる。

すると、チャージ・ポンピング効果に依り、チャネルに
於ける電子の一部が電気的に浮いた状態に在る半導体層
７に入り込んで滞留することになる。

前記ゲート電極４′に印加する電圧はパルス状に繰返し
て加えると良い。

前記操作に依りフローティングの半導体層２′はソース
領域５′に対して負にバイアスされる。

このときバイアスは、半導体層２′とソース領域５′間
のｐ−ｎ接合に対して逆バイアスであるから、半導体層
２′内はソース領域５′に対して負にバイアスされたま
ま保持される。

この状態はＭＩＳ、ＦＥＴにバック・ゲート・バイアス
が印加されて閾値電圧ｖｔｈ が高くなった状態であり
、ドレインに電圧ＶＤＤを印加して、流れる電流を検知
すると、フローティングの半導体層２′がソース領域５
′と等電位であるとき、即ち、チャージ・ポンピングを
行なう以前の状態と比較すると電流量は低下する。

従って、これを以って、情報の“１″或いは“０″の書
込み有りとするものである。

また、前記書込まれた情報を消去するには半導体層２′
の負のバイアスを除去すれば良い。

具体的には、半導体記憶装置の温度を上昇させたり、光
を照射するなどして、ｐ−ｎ接合の逆方向リーク電流を
増加させるようにする。

これらの手段は、装置のメモリ・セル・アレイに格納さ
れている全ての情報を消去するのに有効である。

この外、ゲート電極４′に正電圧を印加して、フローテ
ィングの半導体層２１内に於ける負の電荷をチャネル領
域に集め、次いで、ゲート電極４′に印加した電圧を緩
徐に下降させて零にするとチャージ・ポンピングは発生
せず前記電荷も消滅する。

また、ドレイン領域５１、あるいはソース領域４′に高
電圧を加えて、アバランシェ・フレイクダウンをおこさ
せ、半導体層２′に電子を注入して情報を消去すること
もできる。

これらの手段は、メモリ・セル・アレイを構成している
特定のメモリ・セルに格納されている情報を消去するの
に有効である。

さて、前記のようなメモリ・セルを有する半導体記憶装
置は従来のＭＩＳ−ＦＥＴと同様な方法で安価に製造す
ることができ、しかも、メモリ・セルは書換えも可能で
あるが、未だ改善の余地を多（残している。

例えば、前記装置では基板１′としてサファイアなどの
単結晶絶縁物を用いているので、その上の半導体層２′
は比較的欠陥が多いものとなっている従って、基板１′
に注入された過剰キャリヤはソース領域５′或いはドレ
イン領域６′に流れ込む以前に前記欠陥が再結合中心と
なって効率良く基板１１内に取込まれるが、例えば半導
体層２′をｐ型とし、基板１１をｎ型シリコン半導体と
したような場合、半導体層２′はフローティングにする
ことはできるものの、欠陥が極めて少なく良質のものと
なるので、そこでのキャリヤの寿命が常温で充分に長く
、容易にソース領域５′、ドレイン領域６１に達してし
まうから、メモリとして甚だ効率が悪いものとなる。

本発明は、基板としてシリコンなどの半導体基板を用い
、その上に電気的にフロートした半導体層を形成した形
式のチャージ・ポンピングに依るメモリ・セルに於ける
キャリヤ蓄積効率を向上しようとするものであり、以下
これを詳細に説明する。

第２図は本発明一実施例の要部側断面図である６図に於
いて、１はｎ（またはｐ）型シリコン半導体基板、２は
ｐ十型チャネル・カット層、３は二酸化シリコン埋込み
絶縁層、４Ｓはｐ−型単結晶シリコン半導体層、４Ｐは
多結晶シリコン半導体層、５はフィールド絶縁膜、６は
再結合中心領域、γはゲート絶縁膜、８は多結晶シリコ
ン・ゲート電極、９Ｓはｎ十型ソース領域、９Ｄはｎ＋
型トドレイン領域それぞれ示す。

尚、ｐ十型チャネル・カット層２は絶縁層３の下側では
チャネル・カット作用をするが、ｐ−型単結晶シリコン
半導体層４Ｓの下側ではポテンシャル・バリアとしての
作用をしているものであり、図示されていないが、各メ
モリ・セル毎に独立した構成となっている。

また、若し、ポテンシャル・バリアとしてのみ作用させ
たければ、ｐ−型単結晶シリコン半導体層４Ｓの下側の
みにｐ十型ポテンシャル・バリア層として形成すること
も可能である。

本実施例では、電気的にフロートしている半導体層４Ｓ
中のチャネル部分下方に再結合中心領域６が形成されて
いるので、半導体層４ｓに注入されたキャリヤは再結合
中心領域６に於いて再結合され、半導体層４Ｓの電位は
キャリヤが電子であれば負方向に、ホールであれば正方
向に偏倚されるものである。

この再結合中心領域６は、その部分に金（Ａｕ）、亜鉛
（Ｚｎ）、マンガン（Ｍｎ ） 、鉄（Ｆｅ）などのラ
イフタイム・キラーをイオンとして注入したり、或いは
、アルゴン（Ａｒ）、弗素（Ｆ）などをイオンとして注
入することに依る結晶欠陥として容易に形成することが
できるものである。

次に、第２図乃至第８図を参照しつつ、第２図実施例を
製造する場合について説明する。

第３図参照 （１）ｎ型（またはｐ型）シリコン半導体基板１に例え
ば硼素を導入してｐ十型チャネル・カット層２を形成す
る。

尚、この場合、通常の気相拡散法、イオン注入法など適
宜の技法を採用することができる。

第４図参照 （２）例えば熱酸化法を適用して二酸化シリコン絶縁膜
３を例えば厚さ５０００（人〕程度に成長させる。

（３）通常のフォト・リングラフィ技術にて絶縁膜３の
パターニングを行ない開口３Ａを形成する。

第５図参照 （４）エピタキシャル成長法を適用してｐ−型のシリコ
ン半導体層を成長させる。

この場合、開口３Ａ上では単結晶シリコン半導体層４Ｓ
が生成され、絶縁膜３上では多結晶シリコン半導体層４
Ｐが生成されるものである。

第６図参照 （５）適当なマスクを形成して選択的に熱酸化を行ない
、フィールド絶縁膜５を形成する。

第７図参照 （６）通常のフォト・リングラフィ技術にて、ゲートを
形成すべき部分に開口を有するフォト・レジスト膜１０
を形成する。

（７）イオン注入法を適用し、例えば前記したようなラ
イフタイム・キラーのイオンを注入することに依り再結
合中心領域６を形成する。

第８図参照 （８）フォト・レジスト膜を除去してから熱酸化法を適
用してゲート絶縁膜７を、また、化学気相成長法（ＣＶ
Ｄ法）を適用して多結晶シリコン膜をそれぞれ形成する
。

（９）通常のフォト・リングラフィ技術にて前記多結晶
シリコン膜をパターニングし、ゲート電極８その細配線
（図示せず）を形成し、更に、絶縁膜７のパターニング
を行なう。

第２図参照 （１０）気相拡散法など既知の技法を適用して例えば燐
などｎ型不純物を導入し、ｎ生型ソース領域９Ｓ、ｎ十
型ドレイン領域９Ｄを形成する。

これ等領域は単結晶シリコン半導体層４Ｓ及び多結晶シ
リコン半導体層４Ｐにまたがって形成される。

尚、多結晶シリコンに於ける不純物の拡散は著しく速い
ので各領域は図示のような形状になる。

また、同時にゲート電極８にも不純物が導入されること
は云うまでもない。

（１１） この後、通常の技法を適用して絶縁膜、金
属電極などを形成して完成させる。

以上の説明で判るように、本発明に依れば、電気的にフ
ロートした半導体層のチャネル部分下方にイオン注入で
形成された再結合中心領域を有するチャージ・ポンピン
グ・メモリ°セルを含んだ半導体記憶装置が得られ、前
記領域に於いて注入キャリヤの再結合が行なわれるので
、メモリとしての効率は著しく向上する。

【図面の簡単な説明】

第１図は従来例の要部側断面図、第２図は本発明一実施
例の要部側断面図、第３図乃至第８図は第２図実施例を
製造する場合を説明する為の工程途中に於ける装置の要
部側断面図である。 図に於いて、１は基板、２はチャネル・カット層、３は
絶縁層、４Ｓは単結晶シリコン半導体層、４Ｐは多結晶
シリコン半導体層、５は絶縁膜、６は再結合中心領域、
７はゲート絶縁膜、８はゲート電極、９Ｓはソース領域
、９Ｄはドレイン領域である。

Claims (1)

【特許請求の範囲】
1. １ 電気的にフロートした半導体層に於ける電荷蓄積の
   有無で閾値電圧が変化することを利用するメモリ・セル
   を持った半導体記憶装置に於いて、前記半導体層のチャ
   ネル部分下方に再結合中心領域が形成されてなることを
   特徴とする半導体記憶装置。