JPS5831765B2 - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
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- JPS5831765B2 JPS5831765B2 JP56172482A JP17248281A JPS5831765B2 JP S5831765 B2 JPS5831765 B2 JP S5831765B2 JP 56172482 A JP56172482 A JP 56172482A JP 17248281 A JP17248281 A JP 17248281A JP S5831765 B2 JPS5831765 B2 JP S5831765B2
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型トランジスタ
(MOSFET)を用いた差動増巾回路に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a differential amplifier circuit using insulated gate transistors (MOSFETs).
MOSFETの各種回路への応用に伴って簡易な回路構
成を有する差動増巾回路が要望されている。With the application of MOSFETs to various circuits, there is a demand for a differential amplifier circuit having a simple circuit configuration.
差動増巾回路は一対のトランジスタの陰極側電極即ちM
OSFETではソース電極、バイポーラ−トランジスタ
ではエミッタ電極を共通接続し、この電極に電流源で駆
動することにより構成される。The differential amplification circuit uses the cathode side electrodes of a pair of transistors, that is, M
The source electrode of an OSFET and the emitter electrode of a bipolar transistor are connected in common, and these electrodes are driven by a current source.
従来の定電流源は電源から一定値のベース電流をバイポ
ーラトランジスタに供給し、このトランジスタのコレク
ターエミッタ電極間の%流 を圧特性を利用する。A conventional constant current source supplies a constant base current from a power supply to a bipolar transistor, and uses pressure characteristics to determine the percentage current between the transistor's collector and emitter electrodes.
この定電流回路は、ベース電流を供給する回路構成が複
雑であるだけではなく、MOSFETの回路に組合せる
には不適当である。This constant current circuit not only has a complicated circuit configuration for supplying a base current, but is also unsuitable for combination with a MOSFET circuit.
本発明の目的は構成が簡易でかつ優れた定電流特性を有
する定電流回路を備えた差動増巾器を提供することにあ
る。An object of the present invention is to provide a differential amplifier equipped with a constant current circuit having a simple configuration and excellent constant current characteristics.
本発明によれば第1および第2の絶縁ゲート型トランジ
スタのドレイン電極をそれぞれの負荷を通して電源の一
端子に接続し、ゲート電極にそれぞれ入力を与えソース
電極を共通に前記第1および第2のトランジスタに比し
てチャンネル長さの大きい第3の絶縁ゲート型トランジ
スタのドレイン電極に接続し、該第3のトランジスタを
飽和領域に駆動せしめ、前記第3のトランジスタのソー
ス電極を前記電源の他端子に接続したことを特徴とする
差動増巾回路が得られる。According to the present invention, the drain electrodes of the first and second insulated gate transistors are connected to one terminal of a power supply through their respective loads, input is applied to each gate electrode, and the source electrode is commonly connected to the first and second insulated gate transistors. The source electrode of the third transistor is connected to the drain electrode of a third insulated gate transistor having a channel length longer than that of the transistor, the third transistor is driven to the saturation region, and the source electrode of the third transistor is connected to the other terminal of the power supply. A differential amplifier circuit is obtained, which is characterized in that it is connected to.
第1図はこの発明の一実施例の差動増巾器を示す回路図
である。FIG. 1 is a circuit diagram showing a differential amplifier according to an embodiment of the present invention.
この実施例は第1のMOSFET Q+のドレイン電
極および第2のMOSFET Q2のドレイン電極に
それぞれ負荷のMOSFET Q3およびQ4のソース
電極を接続し、負荷のMOS F E T Qs、Q
+のドレイン電極およびゲート電極を電源E。In this embodiment, the source electrodes of load MOSFETs Q3 and Q4 are connected to the drain electrode of the first MOSFET Q+ and the drain electrode of the second MOSFET Q2, respectively.
+ drain electrode and gate electrode to power supply E.
の一端子VDDに接続する。Connect to one terminal VDD of.
MOS F E T Ql 、Q2のゲート電極はそ
れぞれ入力端子REF、INに接続し、所定の入力電圧
を与える。The gate electrodes of MOS FET Ql and Q2 are connected to input terminals REF and IN, respectively, and a predetermined input voltage is applied thereto.
又ソース電極は共通接続して第3のMOSFET Q5
のドレイン電極に接続する。In addition, the source electrodes are commonly connected to the third MOSFET Q5.
Connect to the drain electrode of
MOSFET Q5のゲーヘ電極は電源端子VDDに接
続し、ソース電極は接地端子GNDに接続する。The gate electrode of MOSFET Q5 is connected to the power supply terminal VDD, and the source electrode is connected to the ground terminal GND.
又、全トランジスタQ1〜Q2の基本ゲート電極は共通
に接地端子に接続する。Further, the basic gate electrodes of all transistors Q1 to Q2 are commonly connected to a ground terminal.
MOSFET QlおよびQ2のドレイン電極はそれ
ぞれ出力端子OUT 、OUTに導出され、入力端子I
Nに与えられる信号の相補的出力信号を得る。The drain electrodes of MOSFETs Ql and Q2 are led out to the output terminals OUT and OUT, respectively, and are connected to the input terminal I
Obtain the complementary output signal of the signal applied to N.
ここでMOS F E T Q5は後述するように他の
MOSFETよりもチャンネル長が大きくされている。Here, MOS FET Q5 has a longer channel length than other MOSFETs, as will be described later.
本発明ではMOSFET QIQ2およびQ5の各基
体ゲート電極は第1図に示す如く共通に接地電位に固定
されている。In the present invention, the base gate electrodes of MOSFETs QIQ2 and Q5 are commonly fixed to the ground potential as shown in FIG.
このためにMOS F E T Qt 、Q2におい
て、これらのMOSFETのソース電位の上昇により、
各MOS F E T Ql、Q2において基体ゲー
ト電極とソースとの間に相対的にバックゲートバイアス
が生ずることになる。For this reason, in MOSFET Qt, Q2, due to the rise in the source potential of these MOSFETs,
In each MOS FET Ql, Q2, a relative back gate bias is generated between the base gate electrode and the source.
かかるバックゲートバイアスにより
MOS F E T Q7.Q2の閾値電圧は上述の
如き変化分ΔVTHΔ■TH2を存在せしめる。Due to this back gate bias, MOS FET Q7. The threshold voltage of Q2 causes the above-described variation ΔVTHΔ■TH2 to exist.
かかるΔVTH、ΔvTHはNチャンネルMO8FET
の場合はソース電圧の増大に対して正の値を有する。Such ΔVTH and ΔvTH are N-channel MO8FET
has a positive value with respect to increase in source voltage.
このため非導通状態から導通状態へと移行せんとするM
OS F E T Ql又はQ2はそのソース電位の
上昇により閾値電圧が上昇する。Therefore, M tries to transition from a non-conducting state to a conducting state.
The threshold voltage of OS FET Ql or Q2 increases as its source potential increases.
この閾値電圧の上昇は以下に詳述するように高速、高感
度の動作に寄与する。This increase in threshold voltage contributes to high-speed, high-sensitivity operation, as detailed below.
※※ すなわち差動増巾
器はそれを構成する一対の差動MO8FET Ql、
Q2の一方が完全に遮断し、他方が深い導通状態にある
ときが最も多量のレベル変化ならびに電荷移送を要する
ため低速となる。※※ In other words, the differential amplifier consists of a pair of differential MO8FETs Ql,
When one side of Q2 is completely cut off and the other side is in a deep conduction state, the largest amount of level change and charge transfer is required, resulting in slow speed.
このためにMOS FE T Ql 、Q2を実効的
に小振巾動作せしめて動作の高速化を計らねばならない
。For this reason, it is necessary to effectively operate the MOS FET Ql, Q2 with a small amplitude to increase the speed of operation.
本発明ではM OS F E T Ql、Q2の閾値
電圧がバックゲートバイアス効果により上述の如く上昇
するため、入力信号レベルに対して閾値が近ずき、差動
MO8FETの一方が深い導通状態に入ることと同時の
他方のMOSFETがこれと相補的に完全な遮断領域へ
入ることが阻止される。In the present invention, the threshold voltages of the MOSFETs Ql and Q2 rise as described above due to the back gate bias effect, so the thresholds approach the input signal level, and one of the differential MO8FETs enters a deep conduction state. At the same time, the other MOSFET is prevented from entering the complete cut-off region in a complementary manner.
従って常に差動MO8FETの出力電流レベルは相補的
に制御され、かつ小振巾状態で動作せしめられるため、
高速の動作が実現される。Therefore, the output current levels of the differential MO8FETs are always controlled in a complementary manner, and they are operated in a small amplitude state.
High-speed operation is achieved.
もし、このような相補的かつ小振巾電流制御が行なわれ
ないと、一方のMOSFETは遮断状態となり、他方の
MOSFET Q5によって電流値が抑えられているた
めに飽和し、直接歪が生ずることとなり好ましいもので
はない。If such complementary and small amplitude current control is not performed, one MOSFET will be cut off, and the other MOSFET Q5 will suppress the current value, resulting in saturation and direct distortion. Not desirable.
さらに動作の高速性を論する上で重要なポイントはキャ
リアの移動度μである。Furthermore, an important point when discussing high-speed operation is carrier mobility μ.
一般に、MOSFETの伝達コンダクタンスgmは、と
示され、μが一定ならゲート電圧条件Vgによって変化
するのであるが実際はμは誘起電荷の関数となっている
。Generally, the transfer conductance gm of a MOSFET is expressed as follows, and if μ is constant, it changes depending on the gate voltage condition Vg, but in reality μ is a function of the induced charge.
すなわち、−次元にて考えると深さ方向をXとし、反転
層内の可能電荷密度をQnとし、ゲート−ソース間のチ
ャンネルコンダクタンスをgとすると、実効的な移動度
μは、Qn’=Co (VG+VT)(Coは酸化膜容
量)より、tt=I L/W−g/Co (VG−VT
)Iとなる。That is, considering in the - dimension, if the depth direction is X, the possible charge density in the inversion layer is Qn, and the channel conductance between the gate and source is g, the effective mobility μ is Qn'=Co (VG+VT) (Co is oxide film capacitance), tt=I L/W-g/Co (VG-VT
) becomes I.
この式から明らかなように移動度μはゲート電圧V。As is clear from this equation, the mobility μ is the gate voltage V.
が大きい程小さくなる。従って、移動度を大きくし、高
速動作をさせるためには(VGVT)を小さくすること
が重要となる。The larger the value, the smaller the value. Therefore, in order to increase mobility and perform high-speed operation, it is important to reduce (VGVT).
このために本発明において実効的にvTが増大すること
は(■G−■T)を小とするため、キャリアの移動度を
増大せしめることに寄与することになる。For this reason, in the present invention, an effective increase in vT reduces (■G-■T), which contributes to increasing carrier mobility.
このように本発明による各MO8FET Ql。Q2
、Q5の基体ゲート電極の接続構成により、きわめて高
速動作が可能な差動増巾回路が実現できる。Thus each MO8FET Ql according to the invention. Q2
, Q5, a differential amplifier circuit capable of extremely high-speed operation can be realized.
この実施例の回路において、実用的なこの種の回路と同
様にMOS F E T Q、〜Q5が全て同一の動
作姿態で動作するものでありMOS F E T Ql
。In the circuit of this embodiment, MOS FET Q, ~Q5 all operate in the same operating mode, as in a practical circuit of this type, and MOS FET Ql
.
Q2のゲート電圧が高々電源電圧であるとするとき、M
OSFET Q5の定電流特性を得る条件を求める。When the gate voltage of Q2 is at most the power supply voltage, M
Find the conditions to obtain constant current characteristics of OSFET Q5.
この特性を得るために五極管領域で動作する必要がある
。To obtain this characteristic it is necessary to operate in the pentode region.
MOSFET Q5のドレイン電圧をV8、ゲート閾値
電圧をVTH、IVIO8FET QlもしくはQ2の
ゲート閾値電圧をvTH、VTH2およびソース電圧の
増加に伴なう変化分をΔvTH、ΔVTHMOSFET
Q2およびQ4のそれをVTH7VTHj”VTR
j”VTHとす3 4
るとき、定電流動作条件は、
で表わされ、
これらの条件から
である。The drain voltage of MOSFET Q5 is V8, the gate threshold voltage is VTH, the gate threshold voltage of IVIO8FET Ql or Q2 is vTH, the change due to increase in VTH2 and source voltage is ΔvTH, ΔVTHMOSFET
VTH7VTHj”VTR that of Q2 and Q4
When 3 4 j''VTH, the constant current operating conditions are expressed as and from these conditions.
(4)およ調5)式において全ての電圧値は同一極性で
あるため、各定常閾値電圧の間には、の関係がある。Since all the voltage values in equations (4) and 5) have the same polarity, there is a relationship between the steady threshold voltages.
又、負荷のMOSFET Q3.Q4のゲート電極を電
源電圧に閾値電圧を増加した電圧で励振するか、もしく
はこれらを抵抗素子のような他の負荷で置き換えるとき
には、条件式にVTH2ΔvTH、vTH、ΔvTHが
入らない3 3 4
4ため、
になる。Also, load MOSFET Q3. When exciting the gate electrode of Q4 with a voltage that increases the threshold voltage from the power supply voltage, or when replacing these with other loads such as resistive elements, VTH2ΔvTH, vTH, and ΔvTH are not included in the conditional expression 3 3 4
4, so it becomes .
従ってこの実施例においては、MO8FETQ5のゲー
ト閾値電圧がMO8F”ETQl、Q2よりも高いこと
が必要条件である。Therefore, in this embodiment, it is a necessary condition that the gate threshold voltage of MO8FETQ5 is higher than that of MO8F''ETQl, Q2.
この条件はMOSFET Q、〜Q4とMOSFET
Q5にそれぞれゲート絶縁膜の構造の異るものを用い
ることにより実現される。This condition applies to MOSFET Q, ~Q4 and MOSFET
This is achieved by using gate insulating films with different structures for Q5.
好適な一例は、全てのMOSFETを比抵抗3Ω−はの
シリコン基板に形成するNチャンネル型とし、MOSF
ET Q。In a preferred example, all MOSFETs are N-channel type formed on a silicon substrate with a specific resistance of 3Ω, and the MOSFETs are
ET Q.
〜Q4のゲート絶縁膜として300〜400大の二酸化
硅素を熱酸化成長したのち1500〜2000人のアル
ミナ膜を気相成長し、
MOSFET Q5には単にアルミナ膜を気相成長じて
用いる。As the gate insulating film for MOSFET Q4, 300 to 400 silicon dioxide is thermally oxidized and then an alumina film of 1500 to 2000 is grown in vapor phase. For MOSFET Q5, an alumina film is simply grown in vapor phase.
このときのゲート閾値電圧はそれぞれ+1.0〜+1.
5ボルトと+5〜+7ボルトである。The gate threshold voltages at this time are +1.0 to +1.
5 volts and +5 to +7 volts.
第2図は第1図の実施例の作用効果を示す。FIG. 2 shows the effect of the embodiment shown in FIG.
定電流特性を良好にするため、MOSFET Q50
チャンネル長さを20μとし、他のトランジスタを5μ
とすると、ドレイン電流−ドレイン電圧の五極管領域■
における定電流の飽和特性の勾配はMOSFET Q5
の特性21の方が他のトランジスタの特性22に比較し
て小になる。In order to improve constant current characteristics, MOSFET Q50
Channel length is 20μ, other transistors are 5μ
Then, the pentode region of drain current − drain voltage ■
The slope of the constant current saturation characteristic is MOSFET Q5
The characteristic 21 of is smaller than the characteristic 22 of other transistors.
この勾配はドレイン電圧の増加によるチャンネル長変調
による効果であるため、チャンネル長をドレイン領域か
ら拡がる空乏層中に比して大きくすることにより減少し
、より良い定電流動作を得る。Since this slope is an effect of channel length modulation due to an increase in drain voltage, it is reduced by making the channel length larger than the depletion layer extending from the drain region, thereby obtaining better constant current operation.
このためMOSFET Q50チャンネル長さはより
大きくとることが好ましい。For this reason, it is preferable to make the MOSFET Q50 channel length longer.
一方性のトランジスタQ1〜Q4は、寸法を小さくする
ため、5〜12.5μ程度の小さなチャンネル長さに設
計される。The one-sided transistors Q1 to Q4 are designed to have small channel lengths of about 5 to 12.5 microns to reduce their dimensions.
この実施例は、M OS F E T Qlのゲート
電極に直流バイアスを与えて電流■S1の導電を行い、
MOSFET Q2のゲート電極に入力信号を与える入
力信号の電位がゲート閾値より低い間、電流■s1は全
てMOSFET Qlに流れる。In this embodiment, a DC bias is applied to the gate electrode of the MOS FET Ql to conduct current S1,
While the potential of the input signal that provides the input signal to the gate electrode of MOSFET Q2 is lower than the gate threshold, the current ■s1 entirely flows to MOSFET Ql.
入力信号の電位が上昇するとMOSFET Q5の導
通と共に定電流■sは分流して流れるようになり、最終
的にMOSFET Q5のドレイン電圧VSが増大して
ゲート閾値電圧の変化分ΔVTH1が増加するとM O
S F E T Q+は遮断状態になる。When the potential of the input signal increases, MOSFET Q5 becomes conductive and the constant current ■s begins to flow in a shunted manner.Finally, when the drain voltage VS of MOSFET Q5 increases and the change in gate threshold voltage ΔVTH1 increases, M O
S F E T Q+ becomes blocked.
これらの電流変化は出力端子OUTの電位変化として出
力信号を与える。These current changes provide an output signal as a potential change at the output terminal OUT.
MOSFET QlおよびQ2の電流変化は相補的で
あるので、MO8FETQ2のドレイン電極からの出力
端子OUTには相補的な出力信号が得られる。Since the current changes in MOSFETs Ql and Q2 are complementary, complementary output signals are obtained at the output terminal OUT from the drain electrode of MO8FET Q2.
上述のこの発明の実施例によれば、簡易な回路構成で特
性の優れた差動増巾器を実現することができ、MO8型
集積回路の汎用性の向上に効果的である。According to the embodiment of the present invention described above, a differential amplifier with excellent characteristics can be realized with a simple circuit configuration, and is effective in improving the versatility of MO8 type integrated circuits.
第1図はこの発明の一実施例の回路図、第2図は第1図
の実施例の作用を説明するための静特性図である。
Qz 、 Q2 、Qa 、Q4 、Q50UT 、O
UTは出力端子、
GNDは接地端子。
はMOSFET、
INは入力端子、FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a static characteristic diagram for explaining the operation of the embodiment of FIG. Qz, Q2, Qa, Q4, Q50UT, O
UT is the output terminal, GND is the ground terminal. is MOSFET, IN is input terminal,
Claims (1)
イン電極をそれぞれの負荷を通して電源の一端子に接続
し、ゲート電極にそれぞれ入力を与えソース電極を共通
に前記第1および第2のトランジスタに比してチャンネ
ル長さの大きい第3の絶縁ゲート型トランジスタのドレ
イン電極に接続し、該第3のトランジスタを飽和領域に
駆動せしめ、前記第3のトランジスタのソース電極を前
記電源の他端子に接続し、かつ上記第1ないし第3のト
ランジスタの基体の電位を同一の一定電位としたことを
特徴とする差動増巾回路。1 Connect the drain electrodes of the first and second insulated gate transistors to one terminal of a power supply through their respective loads, apply an input to each gate electrode, and share the source electrode with the first and second transistors. connecting the source electrode of the third transistor to the drain electrode of a third insulated gate transistor having a large channel length, driving the third transistor into a saturation region, and connecting the source electrode of the third transistor to the other terminal of the power supply; A differential amplifier circuit characterized in that the potentials of the base bodies of the first to third transistors are set to the same constant potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172482A JPS5831765B2 (en) | 1981-10-28 | 1981-10-28 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172482A JPS5831765B2 (en) | 1981-10-28 | 1981-10-28 | Differential amplifier circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269771A Division JPS5713168B2 (en) | 1971-08-18 | 1971-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57103415A JPS57103415A (en) | 1982-06-28 |
| JPS5831765B2 true JPS5831765B2 (en) | 1983-07-08 |
Family
ID=15942801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172482A Expired JPS5831765B2 (en) | 1981-10-28 | 1981-10-28 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831765B2 (en) |
-
1981
- 1981-10-28 JP JP56172482A patent/JPS5831765B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57103415A (en) | 1982-06-28 |
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