JPS5833702B2 - 半導体基体の製法 - Google Patents

Description

【発明の詳細な説明】 本発明は相補形トランジスタからなる複合半導体装置、
特に高耐圧の複合半導体装置を得るに好適な半導体基体
の製法に関する。

従来、この種の半導体基体における素子分離構造として
ＰＮ接合分離構造と誘電体分離構造が提案されている。

ＰＮ接合分離構造では、たとえばＮＰＮトランジスタを
形成したとき、耐圧は主にベース・コレクタ間の空乏層
のアバランシェで決まる。

これは空乏層が沖び得る高比抵抗のコレクタ側領域（コ
レクタ・ポケットという）の厚みが制限されるためであ
る。

耐圧を高めるためには、コレクタ・ポケットを大きく、
即ちエピタキシャル成長層を厚くすればよいが、これに
伴って分離用のＰ＋拡散層の形成に高温かつ長時間の熱
処理が必要となる。

この熱処理によって埋込層が持ち上るため、逆にコレク
タ・ポケットが小さくなる。

この両者の兼合いから、ＰＮ接合分離を用いた半導体素
子の耐圧は高々１２０Ｖ程度であることが知られている
。

従って、これ以上の耐圧を必要とする場合には誘電体分
離構造が採用されている。

誘電体分離構造は例えば第１図に示したように多結晶シ
リコン基板１上にＮ型及びＰ型頭域２が形成され、この
Ｎ型及びＰ型頭域２は各々絶縁膜３によって分離された
構造である。

誘電体分離構造ではＰＮ接合分離と異なり、コレクタ・
ポケットの厚みを大きくすることができる。

従って、所望の耐圧を得るためには空乏層の伸びを可能
とするような、コレクタ・ポケットの抵抗率の下限及び
誘電体分離された島の深さを（厚み）の下限を設定すれ
ばよい。

しかしながら、従来のこの種の基体の製法によっては上
記の耐圧を設定するための条件、たとえば誘電体分離さ
れた島の深さが充分大きくできること、この島の濃度分
布が小さいこと等が満足できなかったため、設計上の所
望の耐圧が得られなかった。

たとえば、第１図に示した半導体基体の製法の一つは、
良く知られたＥＰＩＣ技術であり、Ｎ型又はＰ型のいず
れか１つの導電性を有する半導体領域２を形成し、所望
の領域２をイオン打込み等の不純物導入技術によりＰ型
化又はＮ型化して半導体基体とする方法がある。

しかしながら、この製法では導入すべき不純物が深さ方
向に分布を有し、さらに抵抗率が大きな領域２を得よう
とする場合には不純物の制御の精度が低いため、領域２
の厚み及び抵抗率が制限される。

従って高い抵抗率を必要とする半導体素子の高耐圧化が
困難であった。

また、上記の欠点を改良するため第２図に示す製法が提
案されている。

即ち、第２図Ａに示すように半導体基板４の上面の一部
にくぼみ５を形成し、次に第２図Ｂに示すように、半導
体基板４と逆の導電型をもつシリコン層６を基板４上に
エピタキシャル成長させる。

このとき、必要ならばシリコン層６上に補償拡散層７を
設けることも可能である。

次に、第２図Ｃに示すように、不要なシリコン層６を研
磨等により除去することにより、半導体基板４上にシリ
コン領域８が形成される。

次に、第２図りに示すように、導電型の異なる半導体基
板４及びシリコン領域８の一部を溝９で分離し、複数の
Ｎ型及びＰ型シリコン領域９及び１１が形成される。

次の工程は、よく知られたＥＰＩＣ技術を用いて半導体
基体を製造する。

しかしながら、上記の製法は次の二つの難点がある。

即ち、第２図Ａの工程において、くぼみ５が均一に加工
されず、シリコン層６のエピタキシャル成長のとき欠陥
を伴うため、素子特性の大幅な劣化が避けられない。

さらに、補償拡散層Ｉが溝９により切り取られるため、
シリコン領域１０の周囲には補償拡散層７が形成されな
いことにより、素子の良好な特性が充分発揮されない原
因となっていた。

本出願人は、これらの欠点を解決するために第３図に示
す半導体装置の製造方法を既に出願した←特公昭５７−
４５０６３ ）。

すなわち、予め得られている第３図Ａに示す如き相対向
する主面５１及び５２（但し５２は図示せず）を有する
例えばＳｉでなる例えばＰ型の半導体基板５３内にその
主面５１側より第３図Ｂに示す如く局部的な領域６０以
外を覆って延長せる例えば５ｉ３Ｎ４でなるマスク層６
１を形成する。

次にマスク層６１上及び領域６０上に第３図Ｃに示す如
く連続延長せるＮ型のエピタキシャル成長層６２を形成
する。

この場合層６２の領域６０上の部６３は単結晶で得られ
るもマスク層６１上の部６４は単結晶で得られないもの
である。

次に層６２の部６３上に第３図りに示す如く例えば５ｉ
０２でなるマスク層６５を附し、これをマスクとして層
６２に対するエツチング処理をなして第３図Ｅに示す如
く部６３の領域６０上に於けるマスク層６５下の領域の
部を半導体層６６として残し他を除去する。

この場合基板５３にその主面５１側より溝６８が形成さ
れる。

次にマスク層６５を層６６上より除去し、次で層６６内
のその外表面側及び溝６８側に例えばＮ型不純物の拡散
処理によりＮ＋型の半導体領域６９を形成する。

このＮ＋の不純物導入には伺らホトエツチング工程が必
要でなく、いわゆるセルファライニングであって、トラ
ンジスタの特性向上に欠かせないコレクタ補償層が形成
される。

次に例えば熱酸化処理により第３図Ｇに示す如く領域６
９の外表面上に絶縁層７０を形成する。

次に第３図Ｍに示す如くマスク層６１を主面５７上より
除去し、次で絶縁層７０及び主面５１のマスク層６１の
除去されてなる領域７１上に第３図工に示す如く連続延
長せるＰ型のエピタキシャル成長層７２を形成する。

第２図で述べた従来の方法と異なり、将来、半導体素子
が形成されるべき７３は均一な加工面１１上へのエピタ
キシャル成長であり良好な結晶層が得られるものである
。

この場合層７２の領域７１上の部７３は良好な単結晶で
得られるも絶縁層７０上の部７４は単結晶では得られな
いものである。

次に層７２の部７３上に第３図Ｊに示す如く、例えば５
ｉ０２でなるマスク層７５を形成し、次でマスク層７５
をマスクとする層７２及び基板５３に対するエツチング
処理をなして第３図Ｍに示す如く基板５３の層６６下の
領域による半導体層７７上に層６６が積層されてなる構
成を有する半導体層７８と、基板５３０層６６下以外の
領域に於ける絶縁層７５下の領域による半導体層７９上
に、層７２の上述せる絶縁層７０上以外の領域に於ける
半導体層８０が積層されてなる構成を有する半導体層８
１を形成する。

この場合絶縁層７０はマスク層として作用しているもの
である。

次にマスク層７５を層８１上より除去し、次で層７８の
絶縁層７０にて覆われていない領域内及び層８１内のそ
れ等の外表面側に第３図りに示す如く例えばＰ型の不純
物拡散処理によりＰ＋型の半導体層８２を形成する。

この補償層も前述のＮ＋層６９と同様にセルファライン
で形成されるものである。

次に例えば熱酸化処理により第３図Ｍに示す如く層８２
の外表面上に絶縁層８３を形成する。

次に絶縁層７０及び８３上に第３図Ｎに示す如く連続延
長せる多結晶半導体層８４を形成する。

次に基板５３の主面５２側の研磨、エツチング処理によ
って、第３図Ｏに示す如く半導体層７８の層７７、半導
体層８１の層７９、及び絶縁層８３を主面５７と平行に
横切って延長せる面にて切断されて得られる態様の主補
８５を形成する。

次に例えばＮ型不純物の拡散処理により第３図Ｐに示す
如く、層７８内及び８１内にＮ型の領域５８及び５９を
各々形成する。

次に例えばＰ型不純物の拡散処理により第３図Ｐに示す
如く層１８の層７７内及び層８１の領域５９内に夫々主
面８５より局部的にＰ型の領域９１及び９２を夫々形成
すると共に層８１の層７９内に層８２と連接せるＰ型の
領域９３を形成する。

次に例えばＮ型不純物の拡散処理により第３図Ｑに示す
如く領域９１内にＮ型の領域９４を形成すると共に層８
１の層７９内に領域５９と連接するＮ型の領域９５を形
成する。

次に領域５８，９５，９１．９２，９３及び９４に主面
８５側より第３図Ｍに示す如く夫々電極９６，９７，９
８，９９，１００及び１０１を附し、斯くて目的とする
複合半導体装置を得る。

尚第３図Ｒに於て１０２は絶縁層である。

斯る製法によって得られる第３図Ｍに示す複合半導体装
置の構成によれば、層７８及び８１が夫夫それ等の主面
８５側の主面１０３及び１０４以外の両側に於て絶縁層
７０及び８３を介してそれ等に共通な多結晶層８４にて
支持され、而して層７８の層６６及び７７、領域９１、
及び９４を夫夫コレクタ、ベース及びエミッタ領域とす
る縦型のＮＰＮ型トランジスタＱ１と、層８１０層８０
、領域５９及び９２を夫々コレクタ、ベース及びエミッ
タ領域とする縦型のＰＮＰ型トランジスタＱ２とを構威
し、而してそれ等トランジスタＱ１及びＱ２が絶縁層７
０及び８３にて互に分離されているものであるが、この
場合上述する所より明らかな如くトランジスタＱ１．及
びＱ２が形成された半導体層７７及び７９の結晶性が良
好であり、トランジスタＱ１及びＱ２のコレクタ領域に
はそれぞれ充分な補償拡散層を設けることができるため
、トランジスタＱ１及びＱ２の双方が電流増幅率が犬な
ど優れた電気的特性を容易に実現することが出来６大な
る特徴を有するものである。

また、トランジスタＱ１及びＱ２が形成された半導体層
７７及び７９はいずれもエピタキシャル成長で形成され
るため抵抗率を高くすることができ、素子の高耐圧化も
可能となる。

しかし、上記した製造方法においては、マスク層６１に
対する検討が充分になされていなかったため、１ウェハ
当りの良品数が極端に少ないことが発生する欠点があっ
た。

この原因を究明したところ下記の点がこの欠点の原因で
あることが明らかとなった。

１）マスク層６１とＰ形Ｓｉ基板５３との間に両者の応
力を緩和する層がないため、局部的な開口部領域６０の
周囲に欠陥が発生する場合があり、時として、半導体層
６６及び半導体層７８の結晶性を損ねていた。

２）第３図Ｅに示す工程において、マスク層６１が異方
性エツチング液に直接、濡される。

この時、異方性エツチング液（ＫＯＨ、アルコール）に
対するマスク層６１の耐エツチング性が充分ではなく、
広い面積にわたって観察するとピンホール的な欠陥が発
生し、このピンホールを通してＳｉ基板の主面５１が酸
化されるため、単結晶半導体層７３の成長の際、ピンホ
ールの近傍の結晶性を損ねていた。

このため、この製造方法で半導体装置を製造した場合、
チップサイズが１間口程度のＳＳＩクラスのものは比較
的良品を得ることができたが、チップサイズが５間口程
度ないしはそれ以上となるＬＳＩクラスのものは良品を
得ることが困難であった。

本発明は、上記マスク層としてシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜とを順次積層した３層構造
のものを用いて、上述した欠点のない新規な半導体基体
の製法を提案するもので、本発明による半導体基体の製
法の一例を第４図により詳述する。

予め得られている第４図Ａに示す如き相対向する主面５
１及び５２（但し５２は図示せず）を有する、たとえば
Ｎ型の不純物濃度１．５Ｘ１０１５／ｃｒ＃７：（１０
０）面を有するシリコン半導体基板５３内にその主面５
１側より第４図Ｂに示す如く、たとえば大きさ３００μ
ｍ角の複数の局部的な領域６０以外を覆って延長したマ
スク層６１を形成する。

マスク層６１は窒化シリコン膜を含むもので、厚さ５０
０人の酸化シリコン膜１５００人の窒化シリコン膜、厚
さ５０００Ａの酸化シリコン膜を順次積層した３層構造
をなしている。

次に、マスク層６１上及び領域６０上に第４図Ｃに示す
如く連続延長せるＮ型の不純物濃度５×１０１４／ｆｆ
ｌのエピタキシャル成長層６２を厚さ５０μｍに形成す
る。

このエピタキシャル成長層６２の厚さはこの中に形成さ
れるトランジスタの所望のベース・エミッタ間の接合耐
圧が得られるような厚さに選ばれるが、エピタキシャル
成長法によれば厚さを大きくすることが可能である。

この場合層６２の領域６０上の部６３はもちろん単結晶
で得られるが、マスク層６１上の部６４は単結晶では得
られない。

また、部６３と部６４の境界領域１００は部６３と同一
の結晶軸を有するが、結晶性が悪い。

ｆｆ６３と境界域１００との境界面１０１は部６３の（
１１１）面と一致している。

次に、層６２の部６３上に第４図りに示す如く酸化シリ
コン膜でなるマスク層６５を附し、これをマスクとして
たとえばＫＯＨとアルコールとの混液を用いて層６２に
対する異方性エツチング処理をして、第４図Ｅに示す如
く部６３の領域６０上に於けるマスク層６５下の領域の
部を半導体層６６として残し他を除去する。

この場合、マスク層６５が部６３の全部を少くともおお
うように形成した場合には、境界領域１００が異方性エ
ツチングされ、領域６０によって定められる部６３のみ
が残る。

このとき半導体層６６の側面は主面５１に対して約５４
°をなす。

また、マスク層６５が部６３の一部のみおおうように形
成した場合には、領域６０とマスク層６１との境界部分
の基板５３上に溝が形成されることになるが、半導体層
６６の形状は上述の場合とほぼ同様である。

このように、この工程において、マスク層６１とマスク
層６５の位置合せは厳密に合せる必要がない。

次に、マスク層６５のみが完全に除去できるようにたと
えば希フッ酸又はフン酸を含むエツチング液で層６６上
より除去しくこの時、マスク層６１の最上層の酸化シリ
コン膜も除去されていも）、次に層６６内のその外表函
側及び溝６８側にＮ型不純物の拡散処理により、不純物
濃度１×１０２０／ｄ、厚さ１μｍのＮ＋型の半導体領
域６９を形成する。

この半導体領域６９はその後の熱処理によって厚さ１５
μｍ位になるものである。

このＮ＋の不純物導入には伺らホトエツチング工程が必
要でなく、いわゆるセルファライニングであって、トラ
ンジスタの特性向上に欠かせないコレクタ補償層が形成
される。

次に、１０５０℃の通常の熱酸化処理により第４図Ｇに
示す如く領域６９の外表面上に厚さ０８μｍの酸化シリ
コン膜でなる絶縁層７０を形成する。

次に、窒化シリコン膜が表面層として形成されているマ
スク層６１と酸化シリコン膜でなる絶縁層７０とのエツ
チングレイトの差及び酸化シリコン膜の膜厚差を利用し
、たとえば１６０℃の熱リン酸溶液で全面をエツチング
することにより、第４図Ｈ６こ示すようｌこマスク層６
１の窒化シリコン膜及び酸化シリコン膜のみを完全に主
面５１上より選択的に除去する。

ここで注目すべきことは、マスク層６１の窒化シリコン
膜と絶縁層７０に対してはその組成が異なるのでエツチ
ングレイトの異なるエツチング溶液を用いることができ
ること及びマスク層６１の酸化シリコン膜の膜厚は絶縁
層７０の酸化シリコン膜の膜厚より充分に薄いことより
、フォトリングラフィ工程を何ら必要としないことであ
る。

半導体層６６のような厚い膜にフォトリングラフィ工程
を適用することは歩留りの点で困難であり、本発明にお
けるこの工程は歩留りの点でも有用である。

次に、絶縁層１０及び主面５１のマスク層６１の除去さ
れてなる領域７１上に第４図■に示す如く連続延長した
不純物濃度７×１０１４／Ｃ７１ｔ、のＰ型のエピタキ
シャル成長層７２を厚み７０μｍ程度形成する。

第２図で述べた従来の方法と異なり、半導体素子が形成
されるべき層７３は均一な加工面７１上へのエピタキシ
ャル成長であり、良好な結晶層が得られるものである。

この場合絶縁層γ０上の部１４は単結晶では得られない
。

次に、層７２の部７３上に第４図Ｊに示す如く、厚さ５
０００人、大きさ３００μｍ角の酸化シリコン膜でなる
マスク層７５を上記半導体層６６が設けられていない領
域の一部に形成し、次でマスク層１５をマスクとして層
７２のマスク層１５で覆われていない領域及び基板５３
に対する異方性エツチング処理をして第４図Ｋに示す如
く、基板５３の層６６下の領域による半導体層７７上に
層６６が積層されてな６構戟を何丁６千尋１牛層ｒ８と
、基板５３の層６６下以外の領域に於ける絶縁層７５下
の領域による半導体層７９上に、層７２の上述せる絶縁
層７０上以外の領域に於ける半導体層８０が積層されて
なる構成を有する半導体層８１を形成する。

この場合絶縁層７０はマスク層として作用しているもの
であり、このエツチング処理により半導体層８１の加工
と分離用の溝が同時に形成されるものである。

次に、絶縁層７０と７５との厚さの差を利用して、フォ
トリングラフィ工程を経ず全面エツチングにより、マス
ク層７５を層８１上より除去する。

次で層７８の絶縁層７０にて覆われていない領域内及び
層８１内のそれ等の外表面側に第４図りに示す如くＰ型
の不純物拡散処理によりＰ＋型の不純物濃度Ｉ Ｘ １
０２０／ｃｒＬ厚さ約１μｍの半導体層８２を形成する
。

この半導体層８２の厚さは後の工程によって１２μｍ程
度になるものである。

この補償層も前述のＮ＋層６９と同様にセルファライン
で形成されるものである。

次に、１０５０℃の熱酸化処理等により第４図Ｍに示す
如く層８２の外表面上に絶縁層８３を形成する。

次に、絶縁層７０及び８３上に第４図Ｎに示す如く連続
延長した厚さ２００μｍ８度の多結晶シリコン半導体層
８４を形成する。

次に、基板５３の主面５２側の研磨、工゛ノチング処理
によって、第４図Ｏに示す如く半導体層７８の層７７及
び半導体層８１の層７９を除去し、半導体層７８の層６
６、半導体層８１０層８０及び絶縁層８３を主面５１と
平行に横切って延長した面で切断されて得られる態様の
主面８５を形成する。

かくして、Ｎ型エピタキシャル成長層γ８及びＰ型エピ
タキシャル成長層８１はその側面及び底面にそれぞれ補
償拡散層６９及び８２を有し、かつ層７８及び８１がそ
の側面及び底面においてそれぞれ絶縁層７０及び８３を
介して多結晶層８４で支持された構造の半導体基体を得
る。

上述した本発明によれば、半導体層６６及び８０はエピ
タキシャル成長法で形成されるので、結晶性が極めて高
く、厚みを充分厚くす乙ことができ、かつ高抵抗率とす
ることができるものである。

さらにマスク層６１を３層構造としたため、半導体層６
６．７８が良質のものとして得られ、ピンホールを通し
てＳｉ基板の主面５１が酸化されることも防げるので、
良質の半導体基体が得られることになる。

上述した半導体基体を用いて複合半導体装置を製造する
方法をＰＮＰ Ｉ−ランジスタとＮＰＮトランジスタを
例にとって説明する。

まず、Ｎ型不純物の拡散処理により第５図Ａに示す如く
、層７８内及び８１内にＮ型の領域５８及び５９を各々
形成する。

次に、Ｐ型不純物の拡散処理により第５図Ａに示す如く
、層７８の層７７内及び層８１の領域５９内に夫々主面
８５より局部的にＰ型の領域９１及び９２を夫々形成す
ると共に、層８１の層７９内に層８２と連接したＰ型の
領域９３を形成する。

尚、上記Ｎ型とＰ型の拡散処理は不純物の種類、濃度及
び拡散処理に要する温度などの条件によってはＰ型を先
に行い、次にＮ型を行うことも可能である。

次に、Ｎ型不純物の拡散処理により第５図Ｂに示す如く
、領域９１内にＮ型の領域９４を形成すると共に、層８
１の層７９内に領域５９と連接するＮ型の領域９５を形
成する。

次に、領域５８，９５，９１．９２．９３及び９４に主
面８５側より第５図Ｃに示す如く、夫々電極９６．９７
．９８，９９，１００及び１０１を附し、斯くて目的と
する複合半導体装置を得る。

尚、第５図Ｃに於て１０２は絶縁層である。

第５図Ｃに示す複合半導体装置の構成によれば、層７８
の層６６及び７７、領域９１、及び９４を夫々コレクタ
、ベース及びエミッタ領域とする縦型のＮＰＮ型トラン
ジスタＱ１と、層８１の層８０、領域５９、及び９２を
夫々コレクタ、ベース及びエミッタ領域とする縦型のＰ
ＮＰ型トランジスタＱ２とを構成し、それ等トランジス
タＱ１及びＱ２が絶縁層７０及び８３にて互に分離され
ているものである。

この場合上述した所より明らかな如くトランジスタＱＬ
及びＱ２が形成された半導体層６６及び８０の結晶性が
良好であり、トランジスタＱ１及びＱ２のコレクタ領域
にはそれぞれ充分な補償拡散層を設けることができるた
め、トランジスタＱ１及びＱ２の双方が電流増幅率が犬
など優れた電気的特性を容易に実現することが出来る犬
なる特徴を有するものである。

また、トランジスタＱ１及びＱ２が形成された半導体層
６６及び８０はいずれもエピタキシャル成長で形成され
るため抵抗率を高くすることができ、素子の高耐圧化も
可能となることは明白である。

これを実験例で示す。

第６図ＡはトランジスタＱ１の電圧・電流特性で、製作
条件は次の通りである。

半導体層７８の深さは５０μｍ、平面的な大きさは３０
０μｍＸ３００μｍ；エミッタの深さは７μｍ１不純物
濃度は１ ｘ ２０ ／ｃｒｔｌ：ベースの深さは１１
μｍ、不純物濃度は２Ｘ１０１９／に７７ｊコレクタポ
ケット７８の不純物濃度は５Ｘ１０”／ＣＩＬ また、
第６図ＢはトランジスタＱ２の電圧・電流特性で製作条
件は次のとおりである。

用いた半導体基板５３はＰ型不純物濃度１．５ Ｘ １
０１５／ｄ、半導体層８１の深さは７０μｍ、平面的な
大きさは３００Ｘ３００μｍ；エミッタ９２の深さは８
μｍ１不純物濃度は２ Ｘ １０１９／（蒲；ベース５
９の深さは１１μｍ、不純物濃度は８×１０１８／ｄ；
コレクタポケットの不純物濃度は７Ｘ１０”／ｃＩＬ 第６図の特性図より明らかなように、本発明の製法によ
る半導体基体を用いたＰＮＰ トランジスタ及びＮＰＮ
トランジスタの耐圧は３５０〜３８０Ｖが得られ、極
めて高耐圧である。

以上述べたように、本発明の半導体基体の製造方法によ
れば、島を構成する半導体層はその結晶性が極めて高く
、その深さを充分に大きくでき、かつその抵抗率が高く
得られるので、半導体素子の高耐圧化に極めて有用であ
る。

さらに本発明はマスク層６１を３層構造としているため
、良質の半導体基体が得られ、これによって５朋口程度
以上のチップサイズのＬＳＩも高い良品率で得られる利
点を有する。

尚、上述に於ては本発明による複合半導体装置の製法の
一例を示したに留まり、上述した「Ｐ劉及び「Ｐ＋型」
を「Ｎ型」及び「Ｎ＋型」、「Ｎ型」及び「Ｎ＋型」を
「Ｐ型」及び「Ｐ＋型」と読替えた構成とすることも出
来る。

又第４図Ｆの工程に於て半導体層６６及び６７内にその
表面側よりＮ＋型の半導体層６９を形成し、又第４図り
の工程に於て半導体層８１内にその表面側よりＰ＋型の
半導体層８２を形成することに代え、半導体層ｂ６及び
６１の外表面上Ｅこ多結晶のＮ７型の半導体層を形成し
、又半導体層８１の外表面上に多結晶のＰ＋型の半導体
層を形成する工程をとり、従って上述せる半導体層６９
及び８２をこの場合、それ等Ｎ＋型及びＰ＋型の半導体
層に読替えた構成とすることも出来、その他車発明の精
神を脱することなしに種々の変型変更をなし得るであろ
う。

【図面の簡単な説明】

第１図は誘電体分離構造の半導体基体の断面図、第２図
は従来の半導体基体の製法を示す路線的断面図、第３図
は本出願人が提案した半導体基体の製法を示す路線断面
図、第４図は本発明による半導体基体の製法の一例を以
って示す順次の工程に於ける路線的断面図、第５図は本
発明による半導体基体を用いた複合半導体装置の製法を
示す路線的断面図、第６図は本発明による半導体基体を
用いたトランジスタの特性を示す図である。 ５１．５２・・・・・・半導体基板の主面、５３・・・
・・・半導体基板、６１・・・・・・マスク層、６２
、７２・・・・・・エピタキシャル成長層、６９，８２
・・・・・・高不純物濃度の半導体層、６５ 、７０
、γ５，８３・・・・・・絶縁層、６６、γ７，７Ｂ、
７９，８０，８１・・・・・・半導体層、５８，５９．
９？ 、９２，９４，９５・・・・・・半導体領域。

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２の主面を有するシリコン半導体基板の
   第１の主面上に第１の局部的な領域以外を覆って延長し
   た酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜
   が順次積層されてなるマスク層を形成する工程と、 該マスク層上及び上記第１の主面上の上記第１の局部的
   な領域上に連続延長した第」の導電型を有する第１のエ
   ピタキシャル層を形成する工程と、該第１のエピタキシ
   ャル成長層上で上記第１の局部的な領域上に、酸化シリ
   コン膜でなる第１の絶縁層を形成する工程と、 該第１の絶縁層をマスクとして、該第１のエピタキシャ
   ル層の上部第１の局部的な領域上の部を第１の半導体層
   として残し他の部を除去する工程と、 上記第１の絶縁層を除去した後、該第１の半導体層の外
   表面上に当該束１の半導体層に比し高不純物濃度の第４
   の導電型を有する第２の半導体層を形成する工程と、 該第２の半導体層の外表面に第２の絶縁層を形成する工
   程と、 該第２の絶縁層に比べて上記マスク層の窒化シリコン膜
   のエツチングレートが高い特性を有するエツチング溶液
   又はエツチングガスを用いて、上記第１の主面の全面に
   わたってエツチングし、上記第２の絶縁層膜を残した状
   態で、上記マスク層を除去した後、第２の絶縁層上及び
   上記第１の主面の上記マスク層の除去されてなる領域上
   に連続延長した第２の導電型を有する第２のエピタキシ
   ャル成長層を形成する工程と、 該第２のエピタキシャル成長層上に酸化シリコン膜でな
   る第３の絶縁層を上記第１の半導体層が設けられていな
   い領域の一部に形成する工程と、該第３の絶縁層をマス
   クとして、該第２のエピタキシャル成長層の上記第２の
   半導体層上以外の第２の局部的な領域上の部を第３の半
   導体層として残し他の部を除去する工程と、 上記第３の絶縁層を除去した後、該第３の半導体層の外
   表面上に尚該第３の半導体層に比し高不純物濃度の第２
   の導電型を有する第４の半導体層を形成する工程と、 該第４の半導体層の外表面上に第４の絶縁層を形成する
   工程と、 上記第２及び第４の絶縁層上ｌこ連続延長した多結晶半
   導体層を形成する工程と、 上記第１の半導体層、上記第３の半導体層、及び上記第
   ４の絶縁層を上記第１の主面と平行に横切って延長した
   而に沿って切断して得られる態様の第３の主面を形成す
   る工程とを含む事を特徴とする半導体基体の製法。