JPS583395B2 - 感温半導体素子 - Google Patents
感温半導体素子Info
- Publication number
- JPS583395B2 JPS583395B2 JP51081195A JP8119576A JPS583395B2 JP S583395 B2 JPS583395 B2 JP S583395B2 JP 51081195 A JP51081195 A JP 51081195A JP 8119576 A JP8119576 A JP 8119576A JP S583395 B2 JPS583395 B2 JP S583395B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- temperature
- semiconductor device
- junction
- sensitive semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は、感温半導体素子に係り、熱感度特性を向上
させた感温半導体素子に関するものである。
させた感温半導体素子に関するものである。
第１図ａ、ｂは、サイリスタ構造を有する従来の感温半
導体素子の模式的な縦断面図であり第２図ａは縦形構造
のもの、第２図ｂは横形構造のものを表わす。
導体素子の模式的な縦断面図であり第２図ａは縦形構造
のもの、第２図ｂは横形構造のものを表わす。
図において、１はＮエミツタ領域、２ぱＰベース領域、
３はＮベース領域、４はＰエミツタ領域、５は上記の四
つの領域が形成されているシリコン基体、６はＮエミツ
タ領域２との間の第１のＰＮ接合、７はＰベース領域２
とＮべース領域３との間の第２のＰＮ接合、８はシリコ
ン酸化膜などよりなる絶縁保護膜、９は蒸着金属膜など
よりなる電極である。
３はＮベース領域、４はＰエミツタ領域、５は上記の四
つの領域が形成されているシリコン基体、６はＮエミツ
タ領域２との間の第１のＰＮ接合、７はＰベース領域２
とＮべース領域３との間の第２のＰＮ接合、８はシリコ
ン酸化膜などよりなる絶縁保護膜、９は蒸着金属膜など
よりなる電極である。
第１図ａ，ｂに示す構造を有する感温半導体素子は、Ｎ
エミツタ領域１，Ｐベース領域２およびＮベース領域３
からなるＮＰＮトランジスタのベース接地電流増幅率α
１、Ｐエミツタ領域４、Ｎベース領域３およびＰベース
領域２からなるＰＮＰトランジスタのベース接地電流増
幅率α２、ならびに第２のＰＮ接合７の漏洩電流Ｉｏの
熱による変化特性を利用して、ある温度でオフ状態から
オン状態にスイッチングさせている。
エミツタ領域１，Ｐベース領域２およびＮベース領域３
からなるＮＰＮトランジスタのベース接地電流増幅率α
１、Ｐエミツタ領域４、Ｎベース領域３およびＰベース
領域２からなるＰＮＰトランジスタのベース接地電流増
幅率α２、ならびに第２のＰＮ接合７の漏洩電流Ｉｏの
熱による変化特性を利用して、ある温度でオフ状態から
オン状態にスイッチングさせている。
従って、感温半導体素子の熱感度特性を向上させるため
には、α１、α２およびＩｏの熱感度を大きくすればよ
い。
には、α１、α２およびＩｏの熱感度を大きくすればよ
い。
このうち、漏洩電流Ｉｏの熱感度を大きくするには、Ｐ
ベース領域２およびＮベース領域３の多数キャリア濃度
を下げるか、または第２のＰＮ接合７の領域に深い準位
を作り、発生再結合（ｇｅｎｅｒａｔｉｏｎ−ｒｅｃｏ
ｍｂｉｎａｔｉｏｎ）電流を生じさせるような方法が考
へられる。
ベース領域２およびＮベース領域３の多数キャリア濃度
を下げるか、または第２のＰＮ接合７の領域に深い準位
を作り、発生再結合（ｇｅｎｅｒａｔｉｏｎ−ｒｅｃｏ
ｍｂｉｎａｔｉｏｎ）電流を生じさせるような方法が考
へられる。
また、第１のＰＮ接合６の面積と第２のＰＮ接合７の面
積との比を大きくとって、第１のＰＮ接合６の電流密度
を大きくすることによっても熱感度を大きくする効果が
期待できる。
積との比を大きくとって、第１のＰＮ接合６の電流密度
を大きくすることによっても熱感度を大きくする効果が
期待できる。
しかるに、拡散による従来の方法では、第２のＰＮ接合
７の領域のみに深い準位を作るのは非常に困難であり、
まだ、第１のＰＮ接合６の面積と第２のＰＮ接合７との
比を大きくすれば、チップの大きさに対する感温半導体
素子に流せる許容電流の割合が小さくなる。
７の領域のみに深い準位を作るのは非常に困難であり、
まだ、第１のＰＮ接合６の面積と第２のＰＮ接合７との
比を大きくすれば、チップの大きさに対する感温半導体
素子に流せる許容電流の割合が小さくなる。
この発明は、上記の点に鑑みてなされたもので、熱感度
特性を向上させた感温半導体素子を提供することを目的
としたものである。
特性を向上させた感温半導体素子を提供することを目的
としたものである。
以下、実施例によりこの発明を説明する。
第２図ａ，ｂはこの発明の実施例である感温半導体素子
の模式的な縦断端面図であり、第２図ａぱ縦形構造のも
の、第２図ｂは横形構造のものを表わす。
の模式的な縦断端面図であり、第２図ａぱ縦形構造のも
の、第２図ｂは横形構造のものを表わす。
図において、１０は第２のＰＮ接合７が半導体基体５の
表面に露出する部分の近傍に、イオン注入領域である。
表面に露出する部分の近傍に、イオン注入領域である。
プロトンはシリコンウエハ中に高エネルギーで打ち込ま
れると、それが静止する附近に欠陥を生成する。
れると、それが静止する附近に欠陥を生成する。
この欠陥は通常、発生再結合中心として作用する。
プロトンを逆方向バイアスを加えた第２のＰＮ接合７の
領域に注入することによって、漏洩電流Ｉｏの熱感度を
増大させることができる。
領域に注入することによって、漏洩電流Ｉｏの熱感度を
増大させることができる。
次に、上記の実施例の製造方法の概略を説明する。
通常のサイリスタの製造工程と同様の製造工程に従って
、シリコン基板にＮエミッタ領域１、Ｐベース領域２、
Ｎベース領域３およびＰエミッタ領域４を形成する。
、シリコン基板にＮエミッタ領域１、Ｐベース領域２、
Ｎベース領域３およびＰエミッタ領域４を形成する。
次に、上記の領域の形成時に形成されているシリコン基
板の表面の酸化膜のうち、第２０ＰＮ接合７がシリコン
基板５の表面に露出する箇所を被覆している部分をエッ
チングにて数千Å程度にする〔この部分の酸化膜をすべ
て除去した後、改めて数千Åの酸化膜を形成してもよい
。
板の表面の酸化膜のうち、第２０ＰＮ接合７がシリコン
基板５の表面に露出する箇所を被覆している部分をエッ
チングにて数千Å程度にする〔この部分の酸化膜をすべ
て除去した後、改めて数千Åの酸化膜を形成してもよい
。
〕。上記のエッチングにマスクとして使用したホトレジ
スト膜をプロトン遮蔽マスクとして用いて、プロトンを
イオン注入法により注入する。
スト膜をプロトン遮蔽マスクとして用いて、プロトンを
イオン注入法により注入する。
その後、約４８０℃でリンガラス膜を作成し、その上に
シリコン酸化膜をＣＶＤ法で成長させて絶縁保護膜８を
形成する。
シリコン酸化膜をＣＶＤ法で成長させて絶縁保護膜８を
形成する。
つづいて、通常の方法で電極９を形成する。
プロトンは金などの重金属に比べて、イオン注入が容易
で、重金属のような高温での活性化が不必要である。
で、重金属のような高温での活性化が不必要である。
また、プロトンは静止領域においてのみ欠陥を作り出す
ので、ウエハの表面に欠陥が生じることが少ない。
ので、ウエハの表面に欠陥が生じることが少ない。
以上詳述したように、この発明による感温半導体素子に
おいては、Ｐベース領域とＮベース領域とにより形成さ
れるＰＮ接合が半導体基体の表面に露出する部分にイオ
ン注入領域を設けたので、このイオン注入領域に深い準
位が形成され、上記ＰＮ接合の漏洩電流が増加するため
、熱感度特性を向上させることができる効果がある。
おいては、Ｐベース領域とＮベース領域とにより形成さ
れるＰＮ接合が半導体基体の表面に露出する部分にイオ
ン注入領域を設けたので、このイオン注入領域に深い準
位が形成され、上記ＰＮ接合の漏洩電流が増加するため
、熱感度特性を向上させることができる効果がある。
第１図ａ，ｂは従来の感温半導体素子の模式的な縦断端
面図、第２図ａ，ｂはこの発明の実施例である感温半導
体素子の模式的な縦断端面図である。 図において、１はエミッタ領域、２はＰベース領域、３
ぱＮベース領域、４はＰエミッタ領域、５は半導体基体
、６は第１のＰＮ接合、７は第２のＰＮ接合、１０はイ
オン注入領域である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
面図、第２図ａ，ｂはこの発明の実施例である感温半導
体素子の模式的な縦断端面図である。 図において、１はエミッタ領域、２はＰベース領域、３
ぱＮベース領域、４はＰエミッタ領域、５は半導体基体
、６は第１のＰＮ接合、７は第２のＰＮ接合、１０はイ
オン注入領域である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ サイリスタ構造のＮエミツタ領域、Ｐベース領域、
Ｎベース領域およびＰエミツタ領域が形成されている半
導体基体、ならびに上記Ｐベース領域と上記Ｎベース領
域とにより形成されるＰＮ接合が上記半導体基体の表面
に露出する部分の上記半導体基体に形成されたイオン注
入領域を備えた感温半導体素子。 ２ イオン注入領域がプロトンをイオン注入することに
より形成されたことを特徴とする特許請求の範囲第１項
記載の感温半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51081195A JPS583395B2 (ja) | 1976-07-07 | 1976-07-07 | 感温半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51081195A JPS583395B2 (ja) | 1976-07-07 | 1976-07-07 | 感温半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS536589A JPS536589A (en) | 1978-01-21 |
| JPS583395B2 true JPS583395B2 (ja) | 1983-01-21 |
Family
ID=13739685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51081195A Expired JPS583395B2 (ja) | 1976-07-07 | 1976-07-07 | 感温半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583395B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5365363U (ja) * | 1976-11-05 | 1978-06-01 |
-
1976
- 1976-07-07 JP JP51081195A patent/JPS583395B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS536589A (en) | 1978-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3197681A (en) | Semiconductor devices with heavily doped region to prevent surface inversion | |
| US3954523A (en) | Process for fabricating devices having dielectric isolation utilizing anodic treatment and selective oxidation | |
| US4110125A (en) | Method for fabricating semiconductor devices | |
| US3492174A (en) | Method of making a semiconductor device | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| US4146413A (en) | Method of producing a P-N junction utilizing polycrystalline silicon | |
| US3275910A (en) | Planar transistor with a relative higher-resistivity base region | |
| US3506502A (en) | Method of making a glass passivated mesa semiconductor device | |
| US3328214A (en) | Process for manufacturing horizontal transistor structure | |
| US4372030A (en) | Method for producing a semiconductor device | |
| US3338758A (en) | Surface gradient protected high breakdown junctions | |
| US3424627A (en) | Process of fabricating a metal base transistor | |
| US3513035A (en) | Semiconductor device process for reducing surface recombination velocity | |
| JPS583395B2 (ja) | 感温半導体素子 | |
| JPS60224253A (ja) | 半導体装置およびその製造方法 | |
| US3330030A (en) | Method of making semiconductor devices | |
| JP3300530B2 (ja) | メサ型半導体装置の製造方法 | |
| US3602984A (en) | Method of manufacturing semi-conductor devices using refractory dielectrics | |
| JPS6294924A (ja) | 半導体装置の製造方法 | |
| JPS6222451A (ja) | 半導体基板のｐｎ接合アイソレ−シヨン方法 | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JP2571449B2 (ja) | バイポーラｉｃの製造方法 | |
| JPH0650740B2 (ja) | 半導体装置 | |
| JPS59152665A (ja) | 半導体装置とその製造方法 | |
| JPS5830735B2 (ja) | ハンドウタイソウチノ セイゾウホウホウ |