JPS5835294B2 - マルチプロセツサ処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明のマルチプロセッサ処理方式に関し、特に、マイ
クロコンピュータ等のプロセッサを複数個使用して１つ
の処理装置を実現するときの各プロセッサ間の情報伝達
をプログラム負荷を増大させることなく行なえるように
したマルチプロセッサ処理方式に関する。

マイクロコンピュータ等のプロセッサを使用して処理装
置を実現する場合１個のプロセッサのみでは必要とする
能力が得られず、２個以上のプロセッサをマルチ接続し
て処理の分散を行うことはしばしば行われている。

これらのプロセッサが処理を分担し、各々独立に動作し
ている場合これらのプロセッサ間相互の処理要求が必然
的に発生する。

本発明はこのプロセッサ間相互の処理要求の伝達方式に
関するものである。

ここでは説明を簡略化するため２個のプロセッサを仮定
して説明する。

第１図に２個のプロセッサを使用した処理装置における
プロセッサ間の処理要求伝達回路の１例を示す。

ＰＡ及びＰＢは各々マイクロコンピュータ等のプロセッ
サ、ＭＥＭ−ＡおよびＭＥＭ−Ｂはプログラムを格納す
るメモリ、ＩＲ，ＤＲＩ〜ｎはプログラム制御レジスタ
、ＩＮＴＣは割込制御回路である。

又ＢＵＳ−Ａ、ＢＵＳ−ＢはＰＡ又はＰＢとメモリ、レ
ジスタ回路を接続するためのシステムバスでありアドレ
スバス、データバス及びその他の制御信号よりなる。

Ａ□ −Ａ ｎはＢＵＳ−Ａにおけるレジスタアドレス
、Ｂ ６ ” Ｂ ｎはＢＵＳ−Ｂにおけるレジスタア
ドレスである。

ＰＡ及びＰＢはそれぞれのシステムバスを介してメモリ
よりプログラムを読出し、その命令に基いて独立に処理
を行う。

このときＰＡよりＰＢに対してプロセッサ間の処理要求
が発生した場合を仮定し、第１図により従来の方式を説
明する。

ＰＡにおいてＰＨに対する処理要求が発生した場合、レ
ジスタＩＲに処理要求要因を書込み、本要因に伴ってＰ
Ｂｆこおいてその処理に必要なデータをＰＡはレジスタ
ＤＲ１〜ｎのうちいずれか１個又は複数個に書込む。

又レジスタＩＲにＰＡより処理要因を書込まれたことに
より割込制御回路１ＮＴｃはＰＢに対し割込みＩＢを発
生する。

一方、ＰＢではｉＢを検出したことによりＩＲを読込み
、その処理要求を判別後、必要に応じてＤＲｌ、ｎのい
ずれかの読込みを行いその処理を実行する。

ＰＢＦこおいて、本処理終了後ＩＲをクリアすれば、Ｐ
ＡはＰＢに対する次の処理要求が発生した場合、ＩＲが
クリアされている事を確認後、再びＩＲ及びＤＲ１〜ｎ
へ書込むことができる。

上記処理はＰＢからＰＡに対して処理要求が発生した場
合も同様で、第１図に示さないが、同等の回路を必要と
する。

しかし、以上に述べた方式での欠点はｉＲ及びＤＲ１〜
ｎのように多くのレジスタを必要とし、又プログラム制
御であるため、各々のレジスタにアドレスを割当てるこ
とが必要であることである。

従ってＰＡ側及びＰＢ側のハードウェアの増大を招くと
共に、例えばＰＡよりＰＢに処理要求を行うときにＰＡ
側プログラムは多くのアドレス（Ａ。

〜Ａｎ）を処理要求内容によってアクセスする必要があ
り、又ＰＢ側側口ログラム同様でプログラム上の負荷も
大きい。

又、先に述べた如く、ＰＡより次の処理要求をＰＢに発
生する場合、ＩＲがクリアされていることの確認等の処
理を必要とし、さらにクリアされていない場合、ＰＡは
クリアされるまで待つことになり処理能力の低下を招く
。

本発明は上記従来方式の欠点を解消することを目的とし
、そのため本発明は複数のそれぞれ独立して動作するプ
ロセッサにより構成される処理装置において、上記プロ
セッサ間にあらかじめ定義された固定長のデータ形式で
データを蓄積するファーストイン・ファーストアウト・
レジスタ群をもうけ、上記プロセッサ相互間の処理要求
を上記ファーストイン・ファーストアウト・レジスタ群
に蓄積し、一方のプロセッサから他方のプロセッサへ処
理要求を伝達することを特徴とする。

以下、本発明を図面により説明する。

第２図は本発明ｔこよる実施例のマルチプロセッサシス
テムのブロック図であり、図中、第１図と同一名のもの
は同一物、ＦｉＦｏ−１はファーストイン・ファースト
アウト形式のレジスタ群でありＰＡより書込みＰＢより
読出すもの、ＦＩＦｏ−２は同様（こファーストイン・
ファーストアウトのレジスタ群でありＰＢより書込みＰ
Ａより読出すものである。

また、ＡＯはＢＵＳ−Ａにおけるレジスタアドレス、Ｂ
ｏはＢＵＳ−Ｂにおけるレジスタアドレスである。

第１図の場合の説明と同様に、ＰＡよりＰＢに対し処理
要求を行う場合について説明すると、ＰＡのプログラム
は処理要求が発生すると、処理要求要因を示すバイトｉ
及びそれｔこ伴うデータＤ１〜Ｄｎを連続して同一のア
ドレス（Ａｏ）に対して書込む。

ＦＩＦｏ−１は第３図に示す如くレジスタ群によって構
成されており、ＰＡよりＢＵＢ−Ａを介して書込まれた
内容を直ちにＢＵＳ−Ｂ側ヘシフトする。

従って、ＰＡよりバイトｉ及びそれに伴うデータＤ１〜
Ｄｎが連続して書込まれるとこれらは最もＢＵＳ−Ｂ側
のレジスタＲ８−Ｒ，ｎに蓄積されることＥこなる。

又このときレジスタＲ８に情報が格納されるとＢＵＳ−
Ｂを介してレジスタＲ８の内容の読込みが可能となり、
かつ本状態をＩＮＴＣが検出するよう回路が構成されて
おり１ＮＴＣはＰＢに対して割込みＩＢを発生する。

ＰＢは割込みＩＢを検出すると、連続して同一アドレス
（ＢＯ）をｎ ＋ １回読込むこと（こより、バイトｉ
及びデータＤ１〜Ｄｎを読込むことができる。

これは、ＦｉＦｏは第２図においてレジスタＲ６がＰＢ
ｆこより読込まれると、直ちにレジスタＲ８−Ｒｎの内
容をＢＵＳ−Ｂ側ヘシフトするように構成されているた
めである。

以上により、次の処理要求がＰＡＦこおいて発生してい
ない場合、ＰＢがｎ ＋ １回ＦＩＦｏ−１を読込めば
蓄積された情報はなくなり割込ＩＢは解消される。

又、ＰＢが上述のｎバイトを読込み終了以前に次の処理
要求がＰＡにおいて発生した場合、ＰＡは直ちに先に述
べたと同様にしてＦＩＦｏ−１に蓄積さ、札順次ＢＵＳ
−Ｂ側ヘシフトされる。

このようにしてＦＩＦｏｌにはＰ個の処理要求を蓄積す
ることができ、ＦＡは第１図の方式の場合のように待た
されることはない。

第２図及び第３図（こおいて、１個の処理要求における
ＰＡからＰＢへの転送を固定長（第３図ではｎ ＋ １
バイト）とすることにより、処理要求内容に拘らず、Ｐ
Ｂは１個の処理要求につきＦＩＦ。

−１より常に同じ回数だけ読込みを行えばよく、プログ
ラムの処理はさらに簡略化される。

以上はＰＡからＰＢへ処理要求を行う場合について述べ
たが、逆の場合も、ＦＩＦｏ−２を使用する以外間等で
ある。

本発明による処理方式は、第１図で述べた従来方式と比
較し、プログラム制御レジスタのアドレスは極めて少な
くてすみ、又ＦｉＦｏは市販のＬＳＩを使用できるため
、ハードウェア量が少なくかつプログラム負荷も軽減す
る。

さらに、処理要求の転送のためにＰＡ又はＰＢで待ちが
生じることがなく、又転送単位を固定長にすることによ
り処理能力の向上を計ることができる。

【図面の簡単な説明】

第１図はプロセッサ間処理要求伝達回路の従来例、第２
図は本発明による実施例のマルチプロセッサシステムの
ブロック図、第３図は第２図図示のファーストイン・フ
ァーストアウト・レジスタ群の構成例である。 第２図において、ＰＡとＰＢはプロセッサ、ＢＵＳ−Ａ
とＢＵＳ−Ｂはシステムバス、ＭＥＭ−ＡとＭＥＭ−Ｂ
はメモリ、ＦｉＦｏ−１とＦｉＦｏ −２はファースト
イン・ファストアウト・レジスタ群、１ＮＴＣは割込制
御回路である。

Claims (1)

【特許請求の範囲】
1. １ 複数のそれぞれ独立して動作するプロセッサにより
   構成される処理装置において、上記プロセッサ間にあら
   かじめ定義された固定長のデータ形式の命令を蓄積し、
   上記固定長命令を命令単位に順次シフトするファースト
   イン・ファーストアウト・レジスタ群をもうけ、上記プ
   ロセッサ相互間の処理要求を上記ファーストイン・ファ
   ーストアウト・レジスタ群に蓄積し、一方のプロセッサ
   から他方のプロセッサへ処理要求を割込みにより伝達す
   ることを特徴とするマルチプロセッサ処理方式。