JPS5836507B2 - 半導体の電圧配分システム - Google Patents

Description

【発明の詳細な説明】 大容量ＭＯＳＦＥＴアレ一の性能を改善する際、従来の
技術で直面してきた主な障害は、アレーが従来技術の拡
散又は多結晶性ラインを使って行われた時、接地電位へ
の接続路、即ちバスの抵抗の問題である。

これ等の線のオーミツク抵抗は、アレ一の大きさと、例
えばアクセス・タイム、雑音の許容度及び動作温度範囲
等のその回路性能変数よの間の遊比例関係で惹起する。

アレ一の大きさが増加すると、セル及びサポート回路即
ち補佐回路の設計は、ランダムな誤動作を引き起こす、
抵抗で誘発される接地変位の為に、妥協を計らなばなら
なかった。

従来技術は電力を配分する為にそして大規模集積回路（
ＬＳＩ）の接地の為に低抵抗バスを提案してきた。

例えば、米国特許第３８０８４７５号は、回路マクロス
「ｍａｃｒｏｓ」へ接地電位を配分するだけの目的で金
属レベルの付加を開示している。

これは特にバイポーラＳＩの場合に、先行技術でしばし
ば使かれた代表的なアプローチである。

このアプローチは余分な金属レベルの製造コストの為に
高価であり且つ他のパワー配分レベルへの電気的短絡に
よって製造歩どまｂが減少する。

従って、改良されたＬＳＩチップの製造コストヲ増すこ
と無く、接地抵抗問題を解決することは経済的に魅力が
ある。

ここで提案される事は、１つのアレーに属する装置即ち
デバイスの接地への抵抗を本質的に減少する半導体の接
地配分構造を提案することである。

これは、上記の接地配分がポリシリコン材の２つの層か
ら作られたＭＯＳＦＥＴアレーに適用される時、これ等
のポリシリコン層の１つを使って遂行しうる。

この発明は既存の方法を利用することにより接地抵抗問
題を解決するので、コスト効果がある。

一般論として本発明の目的は改良された大型集積回路（
ＬＳＩ）構造を提供するにある。

本発明の他の目的は集積回路の大容量アレ一の為の改良
された電圧配分バスを提供するにある。

本発明の他の目的は立型構造の利用を通じてＬＳＩチッ
プの性能を改良することにある。

本発明の他の目的はＭＯＳＦＥＴ−ＬＳＩチップの製造
に複雑性を増すことなく、ＭＯＳＦＥＴ−ＬＳＩチップ
の改良された電圧配分バスを提供するものにある。

本発明の他の目的は改良された電圧配分回路網の長所を
取ってリードーオンリ・メモリ（ＲＯＭ）を作成するこ
とにある。

本発明の他の目的、特徴及び利益は半導体チップ中に埋
込１れた装置の端子即ち電極と置換接触することになる
ポリシリコン層構造によって達成される。

その利益は格子状パターン中に上記の構造を作る為に、
通常の２層ポリシリコン・プロセスによって製造される
導電性ポリシリコン層の１つから得られる。

この導電性格子は内部装置即ちデバイスを取巻くチップ
上の接地されたパッドから接地電位を配分する。

これ等の装置は通常アレ一の形に配置される。

１つの形式に於で、上記の格子は等しい寸法を必要とし
ないが、チップを多数の矩形のセルに区分し、各セルは
１以上のアレー装置を取巻く。

接地されるべき装置の領域はチップの面積の有効利用を
計る様に上記の格子の行又は列により直接に接触される
。

開示された接地配分格子の１例がポリシリコンの２つの
層を使って作られたＭＯＳＦＥＴ−ＲＯＭアレーに適用
されている。

その様なアレ一の各ＭＯ−ＳＦＥＴはドレイン、ソース
及びゲート領域を持つ。

チップ面積の有効な使用の為に隣接する装置のドレイン
及びソース領域は通常は合併される。

アレー中で、これ等の合併されたドレイン及びソース領
域は、ゲート領域に接続されたワード線が出力線と交差
する点で、出力即ちセンス線と接地線との間に接続され
ている。

それ故、ＲＯＭアレー装置はしばしば交差点（ ｃｒｏ
ｓｓ−ｐｏｉｎｔ ）と呼ばれる。

ＲＯＭアレーは２進ビットで構威されるワードを永久に
貯蔵する。

ＲＯＭの２進の内容は製造の間、ＭＯＳＦＥＴの交差点
の導電変数を変更することによってそのアレ一の中に書
込まれ、唯１つのマスク工程を含む。

通常の変更はワード線によるエクスキュションに応答し
てその出力状態の切換わりを阻止する為にＭＯＳＦＥＴ
数値電圧を上昇する。

逆に捕数的出力状態への切換えは数値電圧を変化しない
でこれ等のＭＯＳＦＥＴから得られる。

ワード線を選択し且つアレーから情報を読み取る為にア
ドレス・デコーディング、及び感知ＭＯＳ−ＦＥＴ回路
はアレ一の周辺のチップに含１れる。

それ等は一般に補佐回路と言われてしる。

アレ−ＭＯＳＦＥＴは横に長い列領域中に鎖の様にコン
パクトに配置される。

列の中で、後続するゲート領域は、後続のゲート対に共
通するドレイン及びソース領域間に交互に配置する。

上記の共通ドレイン領域に於ける曖味なスイッチ信号を
避ける為に、列内の各ゲート領域は、別のワード線に接
続され、その別のワード線の他のビットー貯蔵交差点Ｍ
ＯＳＦＥＴはアレーの残りの列と同じ位置に置かれる。

提案された接地格子は１トランジスタ（１−Ｔ）メモリ
・セルを製造する際に使われる通常の２重（ ｄｏｕｂ
ｌｅ ）ポリシリコン・プロセスを変更修正することに
よってＲＯＭ組織の中に組込１れる。

本質的な修正は列領域を被う酸化膜中に周期的に配置さ
れる穴を開ける為に余分のマスクーエツチ工程を付加す
ることである。

それから、次にデポジットされる第１のポリシリコン層
によって与えられるドーピング不純物がそこを通って拡
散し、従って上記の第１のポリシリコン層からエッチさ
れる接地配分格子と直接接触するソース領域を形成する
。

適当な厚さの隔離及びゲート酸化層が形成された後、第
２のポリシリコン層が上記の列と直交するワード線を作
る為にデポジットされ且つエッチされ、上記のゲート酸
化層の上にゲート領域を形成する。

ポリシリコンーゲートＭＯＳＦＥＴの製造でよく行われ
ている様に、自己・整置（ ｓｅ＝Ｉｆ−ａｌ ｉｇｎ
ｅｄ ）ドレイン領域が残りの被覆されていないこれ等
のゲート酸化領域中に作られる。

最後に、アレー及び接地格子への接続が完或される。

アレー中で、金属線が各列の上に配置され、全てのドレ
イン領域を出力ロへ接続する。

一方、格子の周辺は接地電位を供給するチップ・パッド
へ接続される。

ＬＴＩ半導体チップ上のアレー図形に配列された多数の
ＭＯＳＦＥＴ装置へ外部供給された接地電位を配分する
為の半導体構成が記載された。

その構造は導電性の材料の直交する線、行及び列から成
り、それ等の交差点は電気的格子を形成する為に接触さ
れる。

接地されるべきアレ−ＭＯＳＦＥＴの電極はそれ等のス
パンに沿って上記行。

列又は両方に直接接続するが、一方翻って列の終端部分
はチップ接地パッドから延びる金属のバスによって接触
される。

ここで接触されたＭＯＳＦＥＴ及び接地パッドとの間の
合計抵抗は行及び列の複数個のカスケード・ジグメント
の並列組合わせであり従ってその様なＭＯＳＦＥＴは接
地に対して無視しうるものと考えられることが出来、且
つ雑音又は接地変位がなし。

アレ一〇性能はアレ一の大きさに無関係に向上すること
が出来る。

ここで提案されている接地配分格子は、僅かに修正され
た２重一ポリシリコン即ちランダムーアクセス・メモリ
（ＲＡＭ）・アレ一の為の１トランジスタ（ｌ−Ｔ）・
メモリ・セルの製造に使われている様な自己一整置型の
ゲート・プロセスを使って行われる。

この１−Ｔセルの方法に於で、第１及び第２のデポジッ
トされたポリシリコン層夫々はストレージ容量の上部電
極及びＭＯＳＦＥＴスイッチのゲート領域を作るのに向
けられてしる。

２重ポリシリコン・１トランジスタ・セルと適合する方
法は提案された接地格子構造の他の望寸しい特徴であり
、特にＲＡＭ及びＲＯＭのアレーを必要とするＬＳＩチ
ップに於で特にそうである。

接地格子の実施例のプロセスに於での適応性が実施例か
ら同時に得られるＲＯＭアレーで説明されている。

第１図は重要な製造行程の間で且つ混成格子ＲＯＭ構造
の１部としての良好な実施例の装置の断面図を示す。

半導体ウエーハはｐ型導電性のシリコンであると仮定す
るけれども、提案された格子はｎ型基盤に対しても接地
電位を同様に配分しうる。

第１Ａ図を参照すると、ｐ型基盤１０が描かれており、
その上表面は公知のマスキング、エッチング及び酸化技
術によって得られた凹んだ厚い酸化層１２の構造によっ
て初期の平面性を失っている。

層１２は例えば列の次元の都＜ＲＯＭアレ一の部分を、
アレーの１方の次元に延長された矩形の領域１４に仕切
っている。

夫々の長い列領域１４／Ｉ′ｉ層１２によって完全に取
巻かれており、従ってアレ一〇周辺にある他の隣接列又
は補佐回路から隔離されている。

これ等の列の夫々の中で、交差点ＭＯＳＰＥＴは出力線
へ接続されている全てのドレイン領域、接地された全て
のソース電極及び個々のワード線へ接続されている各ゲ
ート電極とで位置決めされている。

第１図に示された順序では、４つの交差点ＭＯＳＦＥＴ
が列１４に含１れているが、実際のアレーでは１００個
以上の装置がその中に含１れている。

第１Ｂ図は接地配分格子の良好な実施例を実施する為の
第１のプロセス段階の結果を示す。

先ず初めに、酸化層１６が領域１４の中に４０乃至７
０ ｎｍの間の厚さに熱的に成長される。

この段階で、層１６のマスキング及びエッチング工程が
従来の１−Ｔセル２重一ポリシリコンのプロセスに付加
されて、接地格子がアレ−ＭＯＳＦＥＴのソース領域に
接触する場所に孔１８を開ける。

孔１８は行方向の領域１２によって限定されるので、孔
１８の境界は列１４の矩形で決定されるマスクの交差に
よって限定される。

次に第１０図に於で第１のポリシリコン層２０がウエー
ハ全体の上にデポジットされる。

層２０は厚さが３００乃至５ ０ ０ ｎｍ以内にあり
、化学的デポジツション又は蒸着によってデポジットさ
れて良い。

次に層２０は砒素、燐又はアンチモンの如きｎ型不純物
でドープされる。

好ましい選択はデポジットされたＰＯＯＬ３層からの燐
である。

燐はｎ型層２０を作り、且つアレ−ＭＯＳＦＥＴのソー
ス電極のｎ型領域２２を形或する為に孔１８を通って拡
散する。

層２０のデポジッション後に形或された領域２２はチッ
プ部分を有効に使用する為に通常は自己一整置される。

層２０及びソース領域２２の間の接触部分２４は孔１８
がある限り、列１４の全幅に互って拡がる。

ポリシリコンー拡散接触のこの型は一般に埋込み接触と
言われている。

２ ０ ０ ｎｍの厚い酸化シリコン層２６をデポジッ
トした後、格子パターンが層２６を被覆するポジのフォ
トレジストの層上に写真蝕刻される。

現像されたフォトレジストによって保護されない２６の
部分は弗化水素酸の溶中で除去される。

格子のパターンが層２６へこの様に移され、且つフォト
レジストのパターンは溶解されて、次にポリシリコン層
２０のエッチングが続く。

層２０のドライプラズマ・エッチング好捷しい。

何故ならばそれはより深い側壁を生ずることが出来るか
らである。

エッチされた接地配分格子の部分が第１Ｄ図の断面図に
示されておりそれは第１Ｅ図の平面図に於けるａ−ａ’
面に沿って切裁されたものである。

第１Ｄ図に於で、ソース領域２２の格子行２８の接触部
分２４は孔１８の境界以内で且つ余裕例域３０によって
そこから離隔されて示されている。

充分な余裕領域３０はソース領域２２と第２のポリシリ
コン層から次に形成される対応するゲート領域との間の
最小限の重なりを保証する為に残される。

第１Ｅ図の平面図によって示される如く格子行２８は列
１４中の同じ位置する全てのソース領域２２を相互接続
する。

翻って、行２８は通常の間隔を必要としない。

厚い酸化層１２の上に配置される列３２によって相互接
続される。

本発明に従って、与えられた行上の交差点からの接地へ
の合計抵抗は接地へ複数個の並列の電流路を形成するこ
とによう減少される。

これ等ノ電路は列ライン３２を交差することにより且つ
隣接行へ接続することによって与えられる。

種々のプロセス仕様に基いて列３２が加えられるので合
計のアレ一部分は増加されうる。

これ等はマスクからウエー・・表面への格子パターンを
転移する際のアライメント公差、エッチング及び酸化の
公差及びポリシリコンの側壁のテーパ角度の公差を含む
。

提案された格子構造を完成する為には、外部の接地電位
が印加される。

その周囲上の接続点を形成することのみが残る。

その点に到達する前に、交差点及び補佐回路ＭＯＳＦＥ
Ｔの製造が次の如くに続けられねばならない。

酸化シリコン層１６の残りの部分は弗化水素酸中への侵
漬エッチングによう除去される。

熱的酸化成長がその後露出された基体表面上に５ ０
ｎｍの厚さのゲート絶縁層３４と、露出されたポリシリ
コンの表面上に約４倍の厚い層３６を形成する。

その両方は第１Ｆ図に示されている。

次に、次に、マスクのないｐ型ドーピング・イオンのイ
ンプランテーションが回路の仕様を満足するよう、全て
の装置の敷値電圧を調整するのに使われる。

このインプラントの代表的なパラメータは５ ０ Ｋｅ
ｖのＢ＋に於てＢ×１０１２イオン／ｃＴＬ２である。

選択された交差点ＭＯＳＦＥＴの付加的なインプランテ
ーションがＲＯＭの２進の内容をアレーに永久に記憶す
る為に続く。

２進のＯを貯蔵する為のこれ等のＭＯＳ一ＦＥＴの敷値
電圧はアレーの通常の動作バイアス状態の下での永久の
ＯＦＦ状態以上に持ち上げる為に充分に上昇される。

残っているアレー及び補佐ＭＯＳＦＥＴはこのインプラ
ンテーションに対してマスクされ且つ従って通常に動作
する。

次に、第２のポリシリコン層３８が約４００ｎｍの厚さ
にデポジットされ層２０に関連して説明されたのと同じ
技術を使ってｎ型不純物でドーブされる。

ドープされた後、２００から３００ｎｍの厚さに酸化シ
リコン層４０が第１Ｆ図に示される様にポリシリコン層
３８の上に威長され又は好１し〈はデポジットされる。

層２０及び２６に対して既に述べられたのと同じく、層
３８及び４０のマスキング及びエッチングはアレ一の補
佐回路及びワード線の領域中にＭＯＳＦＥＴのゲート電
極を生ずる。

これ等のワード線は行方向中で列１４に対して垂直に配
置される。

斯くして、それ等は厚い酸化層１２及びゲート絶縁体３
４の領域を交互に被い、後者の部分は第１０図に示され
る交差点ＭＯＳＦＥＴのゲート領域４２を形成する。

図示された如くポリシリコンのワード線４４はアレー領
域を減少する利益に於で隣接する接地格子行２８と重な
って、第１Ｄ図中の大きな裕度３０を必要とすることな
くゲートーソースの重なりを容易にする。

第１０図に示される様に、熱的ドライフーインの後にテ
レー領域中に拡散されたドレインＷ４６及び補佐回路Ｍ
ＯＳＦＥＴの為のソースードレイン領域を形成するとこ
ろのｎ型ドーバント・イオンの源をデポジットする為に
、ウエーハはマスクのないイオン・インプランテーショ
ンに晒される。

この熱的ドライブーインの間で、２００乃至３ ０ ０
ｎｍの間の厚さの酸化層４８がドレイン領域４６及び
ポリシリコン・ワード線４４の側壁の上に或長する。

次に、マスキング及びエッチング動作が接触孔を与えて
、チップのアレー及び補佐回路部分両方の中に拡散され
たドレインーソース領域及び上記の第１及び第２のポリ
シリコン層の為に次の金属接続を可能にする。

第１のポリシリコツ層の場合，１組の接続孔が接地格子
の周辺の境界部に位置される。

その位置は行及び列の各端部が好ましい。これ等の孔は
次に、接地電位のチップ・パッドから延びる金属バス線
によって接触される。

斯くして行及び列の全ての終端に印加される接地電位で
以て、格子電位配分は複合一対称形であり従って全ての
アレ一の交差点からの接地への合計抵抗はその位置とは
完全に無関係である。

次にアルミニウムが好１しいｉＩＨ図の金属型の相互接
続材５２がデポジットされ以前に開けられた接触孔を相
互接続する線を得る為にエッチされる。

接触孔５０上を走る線５２はアレ一の対応する出力点へ
与えられた列中の全てのドレイン領域４６を相互接続す
る。

チップの外側領域に、補佐回路及びパッドへアレー・ワ
ード線及び出力口を相互接続する為に線が置かれる。

本発明は特にＭＯＳＦＥＴ−ＲＯＭアレーへの適用につ
いて記載され図示されてきたけれども、他の型のアレー
例えば消去しうるし且つプログラムしうる読み取り専用
メモリ、プログラムしうる論理アレー及びシフト・レジ
スタの如き他の型のアレーにも適用出来るし利益がある
ことも又理解されるべきである。

更に、良好な実施例及びその製法の変更は本発明の精神
を逸脱することなく行ないうる。

例えば接地配分格子は第２のポリシリコン層から交互に
作ることが出来、第４のポリシリコン層がＭＯＳＦＥＴ
スイッチのゲート領域を与え且つ第２のポリシリコン層
がストレージ容量の上部電極を与えるところの１ −Ｔ
セルの型と適合しうるプロセスを依然として維持する。

この型のｌＴセルの製法及び構造に関する細部は米国特
許第４０７５０４５号のＬ．Ｖ．Ｒｉｄｅｏｕｔにより
教示されている。

第２図はｉＩＨ図のそれと相対するものを示し、若干の
修正を施して、Ｒ ｉｄｅｏｕｔによジ教示される２重
ポリシリコン・プロセスの主要なステップを取った後に
到達するものが示される。

ｉＩＨ図の構成要素に使われている参照数字は第２図の
それにも主として使われている。

第１図の製造順序に於ける様に、１−Ｔの本来のプロセ
スとの主要な相異は１つの臨時のマヅキングーエッチン
グ操作を付加したことである。

この例に於て、これ等の操作はソース領域２２′と直接
接触をすることになる第２ポリシリコン層を許す為に開
孔１８′に使われる。

第１図と異なって、ソース領域２２′は接地一格子一形
成第２ポリシリコン層のデポジツション以前に拡散され
る。

その結果、第１図に於ける行２８及びソース領域２２と
の間で得られる自己一整置が第２図から抜けている。

ソース領域２２′の中の整置孔１８′と関連した裕度は
。

列１４がそれ等の対応物１４よりも面積消費するという
ことを必ずしも示唆しない。

何故ならば後者は第２図の構造にはない格度領域３０に
よって詰込まれている。

本発明の良好な実施偏の製造法に於てドーピング不純物
の源及び相互接続媒体としてのポリシリコン材料の使用
はバイポーラ・トランジスタの為のエミツタ領域を作る
技術の１部でもあり、その技術は例えば、Ｋ．Ｏｋａｄ
ａ，Ｋ．Ａｂｍｕｒａ，Ｍ．Ｓｕ−ｚｕｋ ｉ及びＨ．
Ｓｈｉｂａによって報告されている１９７８年１０月の
固体回路のＪＥＥＥ紙、ＳＣ−１３巻の６９３乃至６９
８頁にあるｒＰＳＡ−バイポーラＬＳＩ ６ ９ ３の
為の新しい試み」にある。

その様なバイポーラ・トランジスタの製法はエミツタ領
域に関して自己一整置されたポリシリコン．エクステン
ションを生ずる。

従って、その様なバイポーラ構造のアレーは上記のエミ
ツター接続ホリシリコン層に本発明の原理を適用するこ
とによって提案された接地配分格子を経済的に取入れる
ことが出来る。

更にそれから、形成された導電性層２０及び行２８及び
列３２はＭｏ，Ｐｄ，Ｐｔ，Ｗの如きレフラクトリ金属
又はその様な金属から形成された金属シリサイドからも
構成しうろことは理解されるべきである。

【図面の簡単な説明】

第１Ａ乃至１Ｄ図は２重ポリシリコン・プロセスによる
製造の種々の段階に於けるＭＯＳＦＥＴ・ＲＯＭアレ一
の列に接続された提案された接地配分構造の断面図、第
１Ｅ図は提案された接地配分構造の平面図、第１Ｆ図乃
至１Ｈ図は提案された接地配分構造に接続されたＭＯＳ
ＥＥＴ−ＲＯＭアレ一の完成に導く最終の製造段階の断
面図、第２図は異なった２重ポリシリコン・プロセスに
よって製造されたＭＯＳＦＥＴ−ＲＯＭテレ一〇列に接
続された提案された接地配分構造の断面図である。 １０：基盤、１２：酸化層、２０：第１のポリシリコン
層、３８：第２のポリシリコン層、２２：ソース領域、
４２：ゲート領域、４６：ドレイン領域。

Claims (1)

【特許請求の範囲】
1. １ 共通のソース拡散を分担し且つ絶縁層で被われてい
   るＦＥＴ装置対の周期的アレーに於で、上記トランジス
   タ対の各々を取巻く導電性の閉リングを形成し、且つ上
   記ソース拡散と電気的に接触するため各対の中の各トラ
   ンジスタの間を孔を通して延びている上記絶縁層上に連
   続して設けられた多結晶シリコン層から成る電圧配分バ
   スが基準電位に接続されており、電位シフトとノイズ・
   シフトが減少されるよう構成したことを特徴とする半導
   体装置。