JPS5837697B2 - Ｍｉｓ ガタハンドウタイシユウセキカイロソウチ - Google Patents
Ｍｉｓ ガタハンドウタイシユウセキカイロソウチInfo
- Publication number
- JPS5837697B2 JPS5837697B2 JP48049756A JP4975673A JPS5837697B2 JP S5837697 B2 JPS5837697 B2 JP S5837697B2 JP 48049756 A JP48049756 A JP 48049756A JP 4975673 A JP4975673 A JP 4975673A JP S5837697 B2 JPS5837697 B2 JP S5837697B2
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- JP
- Japan
- Prior art keywords
- silicon layer
- polycrystalline silicon
- insulating film
- gate
- semiconductor substrate
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体ＩＣ（集積回路装置）に関する
もので、主として時計用発振器に使用するＭＩＳ・ＩＣ
を対象とする。
もので、主として時計用発振器に使用するＭＩＳ・ＩＣ
を対象とする。
時計用発振器として同一半導体基体にｐチャンネルＭＯ
Ｓ電界効果トランジスタ（ＦＥＴ）とｎチャンネルＭＯ
ＳＦＥＴとを形成したタイプのいわゆるコンブリメンタ
リＭＯＳ型半導体ＩＣがある。
Ｓ電界効果トランジスタ（ＦＥＴ）とｎチャンネルＭＯ
ＳＦＥＴとを形成したタイプのいわゆるコンブリメンタ
リＭＯＳ型半導体ＩＣがある。
かかる電子回路装置で安定な発振をさせるためには入力
側と出力側とを直流的に短絡し、交流的には絶縁するた
めの高抵抗体が必要とされるそして、かかる、抵抗体を
コンブリメンタリＭＯＳ・ＩＣとともに一つの半導体基
体に形成し集積度を高める考えがある。
側と出力側とを直流的に短絡し、交流的には絶縁するた
めの高抵抗体が必要とされるそして、かかる、抵抗体を
コンブリメンタリＭＯＳ・ＩＣとともに一つの半導体基
体に形成し集積度を高める考えがある。
その具体的方法として半導体基体の一部に該基体と逆導
電型の不純物をドープして作くったＭＯＳ型ＦＥＴを前
述の高抵抗体として使用する方法がある。
電型の不純物をドープして作くったＭＯＳ型ＦＥＴを前
述の高抵抗体として使用する方法がある。
しかし、このようなＭＯＳ型ＦＥＴの抵抗体は、抵抗値
が電圧に依存し、かつ半導体基板と容量的に結合し、そ
の結果発振周波数に変動をきたし、回路の動作領域が変
化し、延いては時計の精度を低下させることが本願発明
者によって明らかにされた。
が電圧に依存し、かつ半導体基板と容量的に結合し、そ
の結果発振周波数に変動をきたし、回路の動作領域が変
化し、延いては時計の精度を低下させることが本願発明
者によって明らかにされた。
そこで本願発明者は，ＭＯＳ型ＩＣ表崩上に絶縁膜を介
して抵抗体を形成することを考えたが、抵抗体をシリコ
ン膜に不純物を拡散する方法によれば抵抗値が低くがっ
バラッキが大きいので、シリコン膜に不純物をイオン打
込みにより担抗値を高精度にすることを考え到った。
して抵抗体を形成することを考えたが、抵抗体をシリコ
ン膜に不純物を拡散する方法によれば抵抗値が低くがっ
バラッキが大きいので、シリコン膜に不純物をイオン打
込みにより担抗値を高精度にすることを考え到った。
本発明はこのような経過を経た結果として生まれたもの
で、その一つの目的はＭＯＳ型半導体装置の製造工程を
大幅に変更することなく高抵抗体をつくることができる
ようにすることにあり、他の目的は高抵抗体の電気的特
性を改良することにある。
で、その一つの目的はＭＯＳ型半導体装置の製造工程を
大幅に変更することなく高抵抗体をつくることができる
ようにすることにあり、他の目的は高抵抗体の電気的特
性を改良することにある。
上記目的を達成するための本発明の要旨は、半導体基体
の主面の抵抗領域を設ける部分に厚い絶縁膜を、上記主
面のＭＩＳ型トランジスタのゲートを設ける部分に上記
厚い絶縁膜より薄いゲート絶縁膜をそれぞれ形成する工
程、上記厚い絶縁膜およびゲート絶縁膜上に多結晶シリ
コン層を形成しこの多結晶シリコン層に抵抗値調整用不
純物を導入する工程、上記抵抗値調整用不純物が導入さ
れた多結晶シリコン層を選択的に除去して上記厚い絶縁
膜上に抵抗領域用多結晶シリコン層を、および上記ゲー
ト絶縁膜上にゲート電極用多結晶シリコン層をそれぞれ
形成する工程、上記抵抗領域用多結晶シリコン層を第２
の絶縁膜で被覆した状態で上記ゲート電極用多結晶シリ
コン層をマスクとして上記ゲート電極用多結晶シリコン
層の両側部の半導体基体にソースおよびドレイ／領域形
成のために不純物を導入すると同時に、上記ゲート電極
用多結晶シリコン層に不純物を導入する工程を有するこ
とを特徴とするＭＩＳ型半導体集積回路装置の製造方法
にある。
の主面の抵抗領域を設ける部分に厚い絶縁膜を、上記主
面のＭＩＳ型トランジスタのゲートを設ける部分に上記
厚い絶縁膜より薄いゲート絶縁膜をそれぞれ形成する工
程、上記厚い絶縁膜およびゲート絶縁膜上に多結晶シリ
コン層を形成しこの多結晶シリコン層に抵抗値調整用不
純物を導入する工程、上記抵抗値調整用不純物が導入さ
れた多結晶シリコン層を選択的に除去して上記厚い絶縁
膜上に抵抗領域用多結晶シリコン層を、および上記ゲー
ト絶縁膜上にゲート電極用多結晶シリコン層をそれぞれ
形成する工程、上記抵抗領域用多結晶シリコン層を第２
の絶縁膜で被覆した状態で上記ゲート電極用多結晶シリ
コン層をマスクとして上記ゲート電極用多結晶シリコン
層の両側部の半導体基体にソースおよびドレイ／領域形
成のために不純物を導入すると同時に、上記ゲート電極
用多結晶シリコン層に不純物を導入する工程を有するこ
とを特徴とするＭＩＳ型半導体集積回路装置の製造方法
にある。
以下本発明を実施例により説明する。
第１図は本発明の一実施例を工程順に示すものである。
（ａ） ｎ型半導体基体１に対して選択的にホウ素等
のアクセプタを拡散して、ｎチャンネルＭＯＳＦＥＴ動
作領域２を形或する。
のアクセプタを拡散して、ｎチャンネルＭＯＳＦＥＴ動
作領域２を形或する。
（ｂ） 次いで半導体基体１表面にＳｉ０２膜３を全
面的に形或し、その後各ＭＯＳＦＥＴのソース、ドレイ
ン、およびゲートに対応する部分を選択的に除去し、さ
らに基体１表面を薄く加熱酸化してゲート絶縁膜形成用
Ｓｉ０２膜４をつくる。
面的に形或し、その後各ＭＯＳＦＥＴのソース、ドレイ
ン、およびゲートに対応する部分を選択的に除去し、さ
らに基体１表面を薄く加熱酸化してゲート絶縁膜形成用
Ｓｉ０２膜４をつくる。
（ｃ）Ｓｉ０２膜３，４上に多結晶シリコン層５を形成
する。
する。
次いでこのシリコン層に対して導電性イオンを打込んで
、この実質的に絶縁性のシリコン層を一定の抵抗率を有
するものにする。
、この実質的に絶縁性のシリコン層を一定の抵抗率を有
するものにする。
（ａ） 多結晶シリコン層５を選択的にエッチングす
ることによりシリコンゲート電極６および高抵抗体膜７
を形成し、半導体表面のソースおよびドレイン領域を露
出させる。
ることによりシリコンゲート電極６および高抵抗体膜７
を形成し、半導体表面のソースおよびドレイン領域を露
出させる。
（ｅ） 半導体基体１表面に気相成長法にょりＳｉ０
２膜３を形或し、Ｓｉ０２膜のｐチャンネルＭＯＳＦＥ
Ｔ素子部を被う部分のみを選択的に除去して、その素子
のソース、ドレイン部を露出させる。
２膜３を形或し、Ｓｉ０２膜のｐチャンネルＭＯＳＦＥ
Ｔ素子部を被う部分のみを選択的に除去して、その素子
のソース、ドレイン部を露出させる。
そして部分的に形成されたＳｉ０２膜をマスクとして半
導体表面にホウ素等のアクセプタを拡散してｐチャンネ
ルＭＯＳＦＥＴのソース８およびドレイン領域９を形成
する。
導体表面にホウ素等のアクセプタを拡散してｐチャンネ
ルＭＯＳＦＥＴのソース８およびドレイン領域９を形成
する。
（ｆ） 次いで、高抵抗体膜７およびｐチャンネルＭ
ＯＳＦＥＴををＳｉ０２膜で被い、ｎチャンネルＭＯＳ
ＦＥＴ部のソース、ドレイン部のみを露出させる。
ＯＳＦＥＴををＳｉ０２膜で被い、ｎチャンネルＭＯＳ
ＦＥＴ部のソース、ドレイン部のみを露出させる。
そして部分的に形成されたＳｉ０２膜をマスクとして半
導体表面にリン等のドナを拡散してｎチャンネルＭＯＳ
ＦＥＴのソース１０およびドレイン領域１１を形成して
、高抵゛抗体膜７のあるコンブリメンタリＭＯＳＩＣを
つくる。
導体表面にリン等のドナを拡散してｎチャンネルＭＯＳ
ＦＥＴのソース１０およびドレイン領域１１を形成して
、高抵゛抗体膜７のあるコンブリメンタリＭＯＳＩＣを
つくる。
なお、イオン打込後のアニール処理は、拡散のための加
熱処理、具体的にはボロン拡散の場合、１０５０℃で１
０分、１１００℃で７分、リンの場合、１１００℃で２
０分、１０５０℃で１０分の加熱処理によって行われる
ので特別に工程の付加を要しない。
熱処理、具体的にはボロン拡散の場合、１０５０℃で１
０分、１１００℃で７分、リンの場合、１１００℃で２
０分、１０５０℃で１０分の加熱処理によって行われる
ので特別に工程の付加を要しない。
本実施例は、不純物の添加されないシリコンが実質的に
絶縁体であり、イオン打込法を使用した不純物ドープに
よって任意の抵抗にすることができることを利用し、イ
オン打込法によって形成されたシリコン主体の抵抗体の
抵抗値が、ソース、ドレイン拡散によって変化しないよ
うに、拡散にあたって少なくとも当該シリコン膜をマス
クしておくものである。
絶縁体であり、イオン打込法を使用した不純物ドープに
よって任意の抵抗にすることができることを利用し、イ
オン打込法によって形成されたシリコン主体の抵抗体の
抵抗値が、ソース、ドレイン拡散によって変化しないよ
うに、拡散にあたって少なくとも当該シリコン膜をマス
クしておくものである。
本実施例によれば、コンブリメンタリ
ＭＯ Ｓ ＦＥ Ｔと同一基体上に抵抗体が形或される
のでＩＣの高集積化が可能となるだけでなく、抵抗素子
がシリコン半導体基体から絶縁されているので、ＭＯＳ
型ＦＥＴ構造の抵抗体の場合のようなリーク電流が流れ
ないこと、半導体基板と容量的に結合しないこと、およ
び抵抗値が電圧に依存しないこと等によって従来の場合
より極めて安定に回路を動作させることができる。
のでＩＣの高集積化が可能となるだけでなく、抵抗素子
がシリコン半導体基体から絶縁されているので、ＭＯＳ
型ＦＥＴ構造の抵抗体の場合のようなリーク電流が流れ
ないこと、半導体基板と容量的に結合しないこと、およ
び抵抗値が電圧に依存しないこと等によって従来の場合
より極めて安定に回路を動作させることができる。
また、イオン打込法によって不純物をシリコンにドープ
して高抵抗体膜を形成するので、拡散による場合より抵
抗値を高くしかも高精度にできる。
して高抵抗体膜を形成するので、拡散による場合より抵
抗値を高くしかも高精度にできる。
さらに、イオン打込後必要とされるアニール処理も拡散
のための加熱処理によって行えるので特別にアニール処
理工程を要せず、工程が繁雑となることがない 本発明によれば、その実施態様の如何に係らず、イオン
打込法により抵抗体の抵抗値を高精度にでき、回路を正
確且つ安定に動作させることができるものである。
のための加熱処理によって行えるので特別にアニール処
理工程を要せず、工程が繁雑となることがない 本発明によれば、その実施態様の如何に係らず、イオン
打込法により抵抗体の抵抗値を高精度にでき、回路を正
確且つ安定に動作させることができるものである。
本発明は、抵抗体のあるＭＩＳ型半導体装置に広く適用
できるものである。
できるものである。
第１図ａ−ｆはそれぞれ本発明の実施例を工程順に示す
ＩＣ素子の断面図である。 １・・・・・・ｎ型半導体基体、２・・・・・・ｎチャ
ンネルＭＯＳＦＥＴ形或用ｐ型半導体領域、３・・・・
・・Ｓｉ０２膜、４・・・・・・ゲート絶縁用Ｓｉ０２
膜、５・・・・・・多結晶シリコン層、６・・・・・・
シリコンゲート電極、７・・・・・・抵抗体、８〜１１
・・・・・・ソース又はドレイン。
ＩＣ素子の断面図である。 １・・・・・・ｎ型半導体基体、２・・・・・・ｎチャ
ンネルＭＯＳＦＥＴ形或用ｐ型半導体領域、３・・・・
・・Ｓｉ０２膜、４・・・・・・ゲート絶縁用Ｓｉ０２
膜、５・・・・・・多結晶シリコン層、６・・・・・・
シリコンゲート電極、７・・・・・・抵抗体、８〜１１
・・・・・・ソース又はドレイン。
Claims (1)
- １ 半導体基体の主面の抵抗領域を設ける部分に厚い絶
縁膜を上記主面のＭＩＳ型トランジスタのゲートを設け
る部分に上記厚い絶縁膜より薄いゲート絶縁膜をそれぞ
れ形成する工程、上記厚い絶縁膜およびゲート絶縁膜上
に多結晶シリコン層を形成しこの多結晶シリコン層に抵
抗値調整用不純物を導入する工程、上記抵抗値調整用不
純物が導入された多結晶シリコン層を選択的に除去して
上記厚い絶縁膜上に抵抗領域用多結晶シリコン層を、お
よび上記ゲート絶縁膜上にゲート電極用多結晶シリコン
層ヲ廿縫レ形成する工程、上記抵抗領域用多結晶シリコ
ン層を第２の絶縁膜で被覆した状態で上記ゲート電極用
多結晶シリコン層をマスクとして上記ゲート電極用多結
晶シリコン層の両側部の半導体基体にソースおよびドレ
イン領域形成のために不純物を導入すると同時に、上記
ゲート電極用多結晶シリコン層に不純物を導入する工程
を有することを特徴とするＭＩＳ型半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48049756A JPS5837697B2 (ja) | 1973-05-07 | 1973-05-07 | Ｍｉｓ ガタハンドウタイシユウセキカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48049756A JPS5837697B2 (ja) | 1973-05-07 | 1973-05-07 | Ｍｉｓ ガタハンドウタイシユウセキカイロソウチ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179861A Division JPS58116761A (ja) | 1982-10-15 | 1982-10-15 | Ｍｉｓ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS501693A JPS501693A (ja) | 1975-01-09 |
| JPS5837697B2 true JPS5837697B2 (ja) | 1983-08-18 |
Family
ID=12840018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48049756A Expired JPS5837697B2 (ja) | 1973-05-07 | 1973-05-07 | Ｍｉｓ ガタハンドウタイシユウセキカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837697B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158540U (ja) * | 1983-04-11 | 1984-10-24 | 本田技研工業株式会社 | 車両用残光式ル−ムランプ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983635U (ja) * | 1982-11-30 | 1984-06-06 | 日産ディーゼル工業株式会社 | 車両用アクセルリンク装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628775Y2 (ja) * | 1972-03-29 | 1981-07-08 |
-
1973
- 1973-05-07 JP JP48049756A patent/JPS5837697B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158540U (ja) * | 1983-04-11 | 1984-10-24 | 本田技研工業株式会社 | 車両用残光式ル−ムランプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS501693A (ja) | 1975-01-09 |
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