JPS5841522B2 - デイジタル入力装置 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル入力装置に係り、特に状態変化検出
機能を有するディジタル入力装置に関する。

従来、状態変化検出機能を有するディジタル入力装置は
第１図に示すようになっていた。

即ち各入力信号毎に設けられたフィルター回路ＦＬＴと
、微分回路等によりなる状態変化検出回路ＣＤと、これ
ら複数の状態検出回路ＣＤからの出力の論理をとって電
子計算機へ割込を発生する割込回路と、及び入力データ
を選択するマルチプレクサとから構成されていた。

このように構成されたディジタル入力装置では、入力信
号が変化すると、その変化は状態検出回路ＣＤから検出
パルスが生成され、この検出パルスを利用して割込回路
が電子計算機に割込をかけ、この割込に基いて電子計算
機がマルチプレクサで選択された人力データを取込んで
いた。

しかし、第１図に示すような従来の方式では、入力信号
１点毎にフィルター回路ＥＬＴと状態検出回路ＣＤを必
要とする為、入力信号の増加に比例してディスクリート
部品数も増加し、その為に実装密度が低下し結果的にデ
ィジタル入力装置を高価なものにしていた。

本発明は上記の事情に基きなされたもので、入力信号を
ディジタル的に処理するとともに、入力信号のフィルタ
リング及び状態変化検出機能を入力信号に関係なく単一
の回路で行なうディジタル入力装置を提供することを目
的とする。

以下本発明の一実施例を図面を参照しながら説明する。

第２図は本発明のディジタル入力装置の一実施例を示す
ブロック図である。

１１１／ｉ６４個の入力信号のうちから所定の入力信号
のみを選択するマルチプレクサ、１３はマルチプレクサ
１１によって選択された入力信号を１時ラッチするＤタ
イプフリップフロップである。

１３ばＤタイプフリップフロップ１２のセット出力が１
１″でキャリー信号（Ｃａｒｒｙ後述する）がＯＰ＋の
ときクロック信号ＣＩ、Ｋに同期してカウントアツプパ
ルスを生成するアンドゲート、１４ばＤタイプフリップ
フロップ１２のリセット出力が４４ Ｉ Ｎで、ボロー
信号（Ｂｏｒｒｗ、後述する）がｄｉ ０９９のときク
ロック信号ＣＩ、 Ｋに同期してカウントダウンパルス
を生成するアンドゲートである。

１５はアンドゲート１３からのカウントアツプパルスに
より１ずつインクリメントし、あるいはアンドゲート１
４からのカウントダウンパルスによりｌずつディクリメ
ントし、その計数内容がすべて４４１９９になったとき
キャリー信号を発生し、あるいはその計数内容がすべて
０“になったときボロー信号を発生するバイナリカウン
タである。

カウンタ１５ばｎビットで構成されており、従来技術の
フィルター回路の働きを司と、る。

１６はキャリー信号が“１゛′のときセットし、ボロー
信号が１゛′のときリセットし、そしてキャリー信号及
びボロー信号が共にｊ（Ｏｔｔのとき前の状態を保持す
るＪ−にフリップフロップ、１７，１８はこのＪ−にフ
リップフロップ１６を初期値にセットする為のゲ′−ト
である。

１９はカウンタ１５の内容と、Ｊ−にフリップフロップ
１６の内容を全入力信号弁記憶するメモリで、このメモ
リ１９のアドレス指定はタイミング発生回路（後述する
）により行なわれる。

２０ばＪ−にフリップフロップ１６からのシリアルなデ
ータを８ビツトのパラレルなデータに変換するシフトレ
ジスタ、２１ばこのシフトレジスタ２０からのノイズを
除去された入力信号を記憶し、電子計算機とのインター
フェースを容易にする８ビツト×８ワードから成るレジ
スタファイルである。

２２はディジタル入力装置全体のタイミングを作成する
タイミング発生回路で、このタイミング発生回路２２に
は基本となるクロック信号ＣＬＫが供給されている。

２３はタイミング発生回路２２からの出力をデコードし
信号φ。

、φ１．φ２を生成するデコーダである。タイミング発
生回路２２からはマルチプレクサ１１に入力される６４
個の入力信号のうち１つの入力信号を選択するためのア
ドレス（ａ ３ ｂ ３ Ｃ５ｄ、ｅ、ｆ、の組合によ
り作られる）を生成する。

このアドレスはメモリ１９の所定のデータを取出すため
のアドレスとしても使用され、さらにレジスタファイル
２１の中のレジスタ指定及びビット指定にも使用される
。

２４は信号ｄ、ｅ、ｆを入力とするアントゲ゛−ト、２
５はデコーダ２３及びアンドゲート２４からの出力を入
力として信号φ３を生成するナントゲートである。

２６はクロック信号ＣＬＫと信号φ１を入力とするアン
ドゲートで、アントゲ゛−ト２６の出力はアントゲ゛−
ト１３．１４の入力となるとともに、Ｊ−にフリップフ
ロップ１６のトリガー人力となる。

２７はキャリー信号を反転してアンドゲート１３に送出
するインバータ、２８はボロー信号を反転してアンドゲ
ート１４に送出するインバータである。

２９はメモリ１９からの出力を反転してナントゲート１
８に送出するイ゛／バータである。

３０ばＪ−にフリップフロップ１６のリセット出力と、
カウンタ５のキャリー信号と、及びＪ−にフリップフロ
ップ１６に入力されるトリガーを入力するアンドケート
、３１ばＪ−にフリップフロップ１６のセット出力と、
カウンタ５のボロー信号とトリガーを入力とするアンド
ゲートである。

３２は割込回路である。

次に第２図の動作を説明する。

まずタイミング発生回路２２により第３図１゜２に示す
各信号を生成する。

タイミング発生回路２２の信号ａｙ ｂ ３ Ｃ３ｄ
３ ｅ ３ ｆはマルチプレクサ１１の選択信号となり
、６４個の入力信号のうち１つの入力信号を指定する。

また同時にａ。ｂ、ｃ、ｄ、ｅ、ｆはメモリ１９のアド
レス信号となり、６４個の入力信号に対応したメモリ１
９の内容を指定する。

信号ａ Ｊ ｂ Ｊ Ｃｐ ｄ Ｊ ｅｙ ｆが一定に
保持されている間、第３図２に示すように４つのタイミ
ング信号φ。

、φ１．φ２．φ３が生成される。

タイミング信号φ。

が生成されたとき、ａ ＝ ｆによって指定されたメモ
リ１９の内容が、カウンタ１５及び、６１−にフリップ
フロップ１６にプリセットされる。

同時にマルチプレクサ１１で選択された入力信号がＤタ
イプフリップフロップ１２にラッチされる。

次にタイミング信号φ１が生成されたとき、Ｄタイプフ
リップフロップ１２のセット出力が１″で、かつカウン
タ１５からのキャリー信号がｌ″でなければ、ゲート１
３は開いているので、カウントアツプパルスがカウンタ
１５のＵＰ端子に入力され、カウンタ１５は計数動作を
開始し、１ずつインクリメントする。

またＤタイプフリップフロップ１２のリセット出力が′
１″で、かつカウンタ１５からのボロー信号が１″でな
ければゲート１４は開いているので、カウントダウンパ
ルスがカウンタ１５のＤＯＷＮ端子に入力され、カウン
タ１５は計数動作を開始し、１ずつデクリメントする。

カウンタ１５はカウンタの内容が最終値Ｃカウンタの内
容がすべて′１″になったとき）になったときキャリー
信号を作成し、カウンタの内容がすべて″′０パになっ
たときボロー信号を生成する。

なお、タイミング信号φ１が生成されたとき、Ｊ−にフ
リップフロップ１６はカウンタ１５のキャリー信号が′
１″ならばセットし、あるいはボロー信号が“１″なら
ばリセットし、キャリー信号及びボロー信号共に′０“
′ならばタイミングφ０が生成された時のメモリ１９か
らのプリセットされた値が保持される。

タイミング信号φ２が生成されたとき、カウンタ１５の
内容と、１−にフリップフロップ１６の内容はメモリ１
９に格納され、同時に、１−にフリップフロップ１６の
内容がシフトレジスタ２０に１ビツトシフトインされる
。

このφ。

〜φ２の動作が８回繰返されると、シフトレジスタ２０
に各グループの８つの入力信号（０〜７，８〜１５．・
・・・・・５６〜６３）の論理信号を示す８ビツトのデ
ータがラッチされ、このときタイミング信号φ３が生成
されると、ａ３ｂ５Ｃにより決定されたレジスタファイ
ル２１の中のレジスタに８ビツトデータがラッチされる
。

このレジスタファイル２１の出力はバイトセレクト信号
を指定することにより電子計算機にバイト単位で入力さ
れる。

次に、状態変化検出機能について述べる。

−＜前に、本発明の上記構成によれば、カウンタ１５は
フィルターの働きをしており、マルチプレクサ１１、メ
モリ１９、Ｊ−にフリップフロップ１６はカウンタ１５
を多数の入力信号に対して時分割で使用する為の制御を
司どる。

そして１，１−にフリップフロップ１６はカウンタ１５
からボロー信号が出力されてからキャリー信号が出力さ
れるまでの間、“０パの論理値を、またキャリー信号が
出されてからボロー信号が出力されるまでの間、“１″
の論理値をそれぞれ出力できるように設けられている。

そして、メモリ１９の各ワードの１ビツトにＪ−にフリ
ップフロップ１６の出力を記憶させている為、多数の入
力信号の操作に応じ、前の論理値を当該入力信号に応じ
て読み出すことが出来るようになっている。

そこで、タイミング信号φ。

でカウンタ１５及びＪ−にフリップフロップ１６にメモ
リ１９からのデータがプリセットされた後、タイミング
信号φ１でカウンタ１５からのキャリー信号が“′１パ
でＪ−にフリップフロップ１６のリセット出力が“′１
パの時は、入力信号が°“０″（即ちＪ−にフリップフ
ロップに保持した前の論理値）から′１″（即ちカウン
タ１５からキャリー信号が出力されると′１°′を示す
）に変化したことを意味しており、ゲート３０の論理積
出力が“１′となり、入力信号の立上がりを示す状態検
出信号が割込回路３２へ出力される。

この状態検出信号により割込回路３２から計算機（ＣＰ
Ｕ）に割込信号が出力される。

また、タイミング信号φ１でカウンタ１５のディクリメ
ント動作が終了し、カウンタ１５の内容がすべて“Ｏ′
′になるとボロー信号が１″となり、。

Ｔ−にフリップフロップ１６のセット出力が“１″にな
った時は、入力信号が′１′（即ち前の論理値）から０
“（カウンタ１５からボロー信号が出力されると“０″
を示す）に変化したことを意味しており、ゲート３１の
論理積出力“′１”となり、入力信号の立下がりを示す
状態検出信号が割込回路３２へ出力される。

この状態検出信号により割込回路３２から計算機ＣＰＵ
に割込信号が出力される。

なお、この割込回路３２は論理和回路より構成されてい
る。

以上述べたように本発明のディジタル入力装置によれば
、入力信号をディジタル的に処理することにより、入力
信号のノイズを除去することができるとともに、状態変
化検出機能を入力信号の点数に無関係に単一回路で行な
えるので、大幅にディスクリート部品の数を減少させる
ことができ、安価なディジタル入力装置を提供すること
ができる。

【図面の簡単な説明】

第１図は従来のディジタル入力装置のブロック図、第２
図は本発明のディジタル装置のブロック図、第３図はタ
イミング発生回路の各信号のタイミングチャートである
。 １１・・・・・・マルチプレクサ、１２・・・・・・Ｄ
タイプフリップフロップ、１３，１４・・・・・・ゲー
ト、１５・・・・・・カウンタ、１６・・・・・・Ｊ−
にフリップフロップ、１７．１８・・・・・・ゲート、
１９・・・・・・メモリ、２０・・・・・・シフトレジ
スタ、２１・・・・・・レジスタファイル、２２・・・
・・・タイミング発生回路、２３・・・・・・デコーダ
、２４．２５，２６・・・・・・ゲ゛−ト、 ２７，２
８，２９・・・・・・インバータ、３０，３１・・・・
・・ゲ゛−ト、３２・・・・・・割込回路、ＣＬＫ・・
・・・・クロック信号。

Claims (1)

【特許請求の範囲】
1. １ 多数の入力信号が供給されその１つを順次選択する
   マルチプレクサと、このマルチプレクサで選択した入力
   信号をラッチする第１フリツプフロツプと、ロードおよ
   びアップ・ダウンカウントを行ない、カウンタ内容が全
   てＬｌ １ ＋１の時にキャリー信号を出力し、全て“
   ０パの時にボロー信号を出力するカウンタと、上記キャ
   リー信号と上記第１フリツプフロツプのセット出力とに
   より上記カウンタに印加するカウントアツプパルスを生
   成する手段と、上記ボロー信号と上記第１フリツプフロ
   ツプのリセット出力とにより上記カウンタに印加するカ
   ウントダウンパルスを生成する手段と、上記カウンタか
   ら上記キャリー信号が出力された時にセットし、上記ボ
   ロー信号が出力された時にリセットし、上記キャリー信
   号及びボロー信号が共に出力されなければプリセットの
   状態を保持する第２フリツプフロツプと、上記カウンタ
   の内容とその時の上記第２フリツプフロツプの出力値と
   が格納される上記入力信号に応じた容量を有するメモリ
   と、上記第２フリツプフロツプの出力値がシフトインさ
   れる複数のビットのシフトレジスタと、上記マルチプレ
   クサの選択指定と上記メモリのアドレス指定を同じアド
   レス信号で行ない、入力信号に対応する上記メモリの出
   力を上記カウンタにロードし、上記第２フリツプフロツ
   プにプリセットする手段と、上記第２フリツプフロツプ
   のセット出力と上記カウンタのボロー信号により上記入
   力信号の１′′から′Ｏ″への状態変化を検出シ、上記
   第２フリツプフロツプのリセット出力と上記カウンタの
   キャリー信号により上記入力信号の“０１４から“１″
   への状態変化を検出する手段と、この手段で検出した検
   出信号を計算機に出力する手段とを具備することを特徴
   とするディジタル入力装置。