JPS5841599B2 - Ｍｉｓ電界効果トランジスタを用いたマトリクス回路 - Google Patents
Ｍｉｓ電界効果トランジスタを用いたマトリクス回路Info
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- JPS5841599B2 JPS5841599B2 JP54083651A JP8365179A JPS5841599B2 JP S5841599 B2 JPS5841599 B2 JP S5841599B2 JP 54083651 A JP54083651 A JP 54083651A JP 8365179 A JP8365179 A JP 8365179A JP S5841599 B2 JPS5841599 B2 JP S5841599B2
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Description
【発明の詳細な説明】
本発明は、複数ｎＸｍ個の単位回路Ｍ１８２Ｍ１□・・
・Ｍｌｍ；Ｍ２１２Ｍ２２・・・Ｍ２ｍ：・・・；Ｍｎ
１２Ｍｏ２・・・Ｍｎｍを具備し、この場合単位回路Ｍ
ｉｊ（但しｉ＝１．２・ｎ ； ｊ ＝ １．２”・ｍ
）がＭＩＳ電界効果トランジスタを以って構成された電
流制御回路とこれを通じて所要の電流の供給される様に
なされた電流応動回路との直列回路でなり、一方単位回
路Ｍ１０、Ｍ２１・・・Ｍ、１； Ｍｌ、、Ｍ２１・・
Ｍｎ２ ：・・・：Ｍ１ｒｎ１Ｍ２ｒｒ１・・・Ｍｎｆ
ｆ１ の直列回路の一端が夫々第１の共通列線Ａｌ ：
Ａ２ ；・・・：Ａｍに、他端が夫々第２の共通列線
Ｂ１： Ｂ２：・・・Ｂｍに接続さへ而して第１及び第
２の共通列線Ａ・及びＢ・が選択され且単位回路Ｍｉ１
、Ｍｉ２・・・Ｍｉｍの電流制御回路のＭＩＳ電界効果
トランジスタが制御されることにより、単位回路Ｍ・・
の電流応動回路に所要の電流を供給する様になされたＭ
ＩＳ電界効果トランジスタを用いたマトリクス回路の改
良に関する。
・Ｍｌｍ；Ｍ２１２Ｍ２２・・・Ｍ２ｍ：・・・；Ｍｎ
１２Ｍｏ２・・・Ｍｎｍを具備し、この場合単位回路Ｍ
ｉｊ（但しｉ＝１．２・ｎ ； ｊ ＝ １．２”・ｍ
）がＭＩＳ電界効果トランジスタを以って構成された電
流制御回路とこれを通じて所要の電流の供給される様に
なされた電流応動回路との直列回路でなり、一方単位回
路Ｍ１０、Ｍ２１・・・Ｍ、１； Ｍｌ、、Ｍ２１・・
Ｍｎ２ ：・・・：Ｍ１ｒｎ１Ｍ２ｒｒ１・・・Ｍｎｆ
ｆ１ の直列回路の一端が夫々第１の共通列線Ａｌ ：
Ａ２ ；・・・：Ａｍに、他端が夫々第２の共通列線
Ｂ１： Ｂ２：・・・Ｂｍに接続さへ而して第１及び第
２の共通列線Ａ・及びＢ・が選択され且単位回路Ｍｉ１
、Ｍｉ２・・・Ｍｉｍの電流制御回路のＭＩＳ電界効果
トランジスタが制御されることにより、単位回路Ｍ・・
の電流応動回路に所要の電流を供給する様になされたＭ
ＩＳ電界効果トランジスタを用いたマトリクス回路の改
良に関する。
斯種ＭＩＳ電界効果トランジスタを用いたマトリクス回
路は、その単位回路Ｍｉｊの電流応動回路を多結晶シリ
コンでなる通電されることにより高抵抗状態から低抵抗
状態に非可逆的に変化する性質を有する抵抗素子、通電
されることにより非溶断状態から溶断状態に非可逆的に
変化する性質を有するヒユーズ、通電されることにより
内部接合が破壊されて非短絡状態から短絡状態に非可逆
的に変化する性質を有するダイオード等とすることによ
り、単位回路Ｍｉｊを読出専用記憶素子とせる読出専用
記憶回路となるものであるが、従来の斯種ＭＩＳ電界効
果トランジスタを用いたマトリクス回路は、第１図に示
す如く、複数ｎＸｍ個の単位回路Ｍ１□、Ｍ１□・・・
Ｍｌｍ；Ｍ２７、Ｍ２□・・・Ｍ２ｍ；・・・；Ｍ
Ｍ ・・・Ｍ を具備し、この場合単位回路Ｍｉｊ（
但しｉ ＝ １．２−ｎ；ｊ＝１．２”ｍ）が、第２図
に示す如く１つのＭＩＳ電界電界効果トランジスタデっ
て構成された電流制御回路りとこれを通じて所要の電流
が供給されるべくＭＴＳ電界効果トランジスタＱと直列
関係に接続された電流応動回路Ｈとの直列回路Ｆでなり
、而して単位回路Ｍ１１、Ｍ２１・”Ｍｎ１： Ｍ１２
、Ｍ２２・・・Ｍｎ２；・・・；Ｍ１ｍ１Ｍ２ｍ・・・
Ｍｎｍ の直列回路Ｆの一端即ち例えば電流制御回路り
の電流応動回路Ｈ側とは反対側が夫々第１の共通列線Ａ
Ｉ ： Ａ２ ：・・・Ａｍに、他端即ち電流応動回路
Ｈの電流制御回路り側とは反対側が夫々第２の共通列線
Ｂ、：Ｂ２；・・・；Ｂｍに接続され、又単位回路Ｍｉ
１、Ｍｉ２・・・Ｍｉｍの電制間回路りの電界効果トラ
ンジスタＱのゲートが共通行線Ｗｉに接続されてなる構
成を有するを普通としていた。
路は、その単位回路Ｍｉｊの電流応動回路を多結晶シリ
コンでなる通電されることにより高抵抗状態から低抵抗
状態に非可逆的に変化する性質を有する抵抗素子、通電
されることにより非溶断状態から溶断状態に非可逆的に
変化する性質を有するヒユーズ、通電されることにより
内部接合が破壊されて非短絡状態から短絡状態に非可逆
的に変化する性質を有するダイオード等とすることによ
り、単位回路Ｍｉｊを読出専用記憶素子とせる読出専用
記憶回路となるものであるが、従来の斯種ＭＩＳ電界効
果トランジスタを用いたマトリクス回路は、第１図に示
す如く、複数ｎＸｍ個の単位回路Ｍ１□、Ｍ１□・・・
Ｍｌｍ；Ｍ２７、Ｍ２□・・・Ｍ２ｍ；・・・；Ｍ
Ｍ ・・・Ｍ を具備し、この場合単位回路Ｍｉｊ（
但しｉ ＝ １．２−ｎ；ｊ＝１．２”ｍ）が、第２図
に示す如く１つのＭＩＳ電界電界効果トランジスタデっ
て構成された電流制御回路りとこれを通じて所要の電流
が供給されるべくＭＴＳ電界効果トランジスタＱと直列
関係に接続された電流応動回路Ｈとの直列回路Ｆでなり
、而して単位回路Ｍ１１、Ｍ２１・”Ｍｎ１： Ｍ１２
、Ｍ２２・・・Ｍｎ２；・・・；Ｍ１ｍ１Ｍ２ｍ・・・
Ｍｎｍ の直列回路Ｆの一端即ち例えば電流制御回路り
の電流応動回路Ｈ側とは反対側が夫々第１の共通列線Ａ
Ｉ ： Ａ２ ：・・・Ａｍに、他端即ち電流応動回路
Ｈの電流制御回路り側とは反対側が夫々第２の共通列線
Ｂ、：Ｂ２；・・・；Ｂｍに接続され、又単位回路Ｍｉ
１、Ｍｉ２・・・Ｍｉｍの電制間回路りの電界効果トラ
ンジスタＱのゲートが共通行線Ｗｉに接続されてなる構
成を有するを普通としていた。
所で斯る従来のＭＩＳ電界効果トランジスタを用いたマ
トリクス回路によれば、その第１及び第２の共通列線Ａ
・及びＢ・を選択して両者間に所要の電源（図示せず）
を接続し且共通行線Ｗｉを選択してそれに所要の制御電
圧を与えることにより、単位回路Ｍ・・の電流制御回路
りのＭＩＳ電界電界効果トランジスタデンとなって電流
応動回路Ｈに所要の電流が流れ、従ってその電流応動回
路Ｈがそれが前述せる抵抗素子である場合低抵抗状態に
、前述せるヒユーズである場合溶断状態に、前述せるダ
イオードである場合短絡状態になる態様を以って、単位
回路Ｍｉｊに情報が書込まれたこととなり、依って単位
回路Ｍｉｊを読出専用記憶素子とせる読出専用記憶回路
となるものであるが、この場合単位回路Ｍｉｊの電流回
路りのＭＩＳ電界電界効果トランジスタデ一般的にみて
、第３図に示す如く例えばＰ型の半導体基板１内にその
主面２側より半導体基板１とは逆の導電型即ちＮ型を有
するソース又はドレインとしての２つの半導体領域３及
び４がそれ等間にチャンネル領域５を形成すべく形成さ
れ、又チャンネル領域５上に絶縁層６を介してゲートと
しての電極Ｔが配されてなる構成を以って構成され、又
単位回路Ｍｉ１、Ｍｉ２・・・ＭｉｍのＭＩＳ電界電界
効果トランジスタデートとしての電極７は一般的に第３
図に示す如く共通行線Ｗｉとしての直線状に延長せる導
電性層８の一部となるべく直列関係に連結されたものと
なるものである。
トリクス回路によれば、その第１及び第２の共通列線Ａ
・及びＢ・を選択して両者間に所要の電源（図示せず）
を接続し且共通行線Ｗｉを選択してそれに所要の制御電
圧を与えることにより、単位回路Ｍ・・の電流制御回路
りのＭＩＳ電界電界効果トランジスタデンとなって電流
応動回路Ｈに所要の電流が流れ、従ってその電流応動回
路Ｈがそれが前述せる抵抗素子である場合低抵抗状態に
、前述せるヒユーズである場合溶断状態に、前述せるダ
イオードである場合短絡状態になる態様を以って、単位
回路Ｍｉｊに情報が書込まれたこととなり、依って単位
回路Ｍｉｊを読出専用記憶素子とせる読出専用記憶回路
となるものであるが、この場合単位回路Ｍｉｊの電流回
路りのＭＩＳ電界電界効果トランジスタデ一般的にみて
、第３図に示す如く例えばＰ型の半導体基板１内にその
主面２側より半導体基板１とは逆の導電型即ちＮ型を有
するソース又はドレインとしての２つの半導体領域３及
び４がそれ等間にチャンネル領域５を形成すべく形成さ
れ、又チャンネル領域５上に絶縁層６を介してゲートと
しての電極Ｔが配されてなる構成を以って構成され、又
単位回路Ｍｉ１、Ｍｉ２・・・ＭｉｍのＭＩＳ電界電界
効果トランジスタデートとしての電極７は一般的に第３
図に示す如く共通行線Ｗｉとしての直線状に延長せる導
電性層８の一部となるべく直列関係に連結されたものと
なるものである。
この為全共通行線Ｗｉとしての導電性層８の抵抗Ｒ１こ
れに附随する容量をＣとするとき、共通行線ＷｉがＲＣ
／２で近似される時定数を有し、依って共通行線Ｗｉを
選択してそれに所要の制御電圧を与えることにより単位
回路Ｍｉｊの電流制御回路りのＭＩＳ電界電界効果トラ
ンジスタデンとなる、その動作に遅延を伴い、特にその
遅延は、電流応動回路Ｈに所要とされる電流の値が大で
ある場合、これに応じてＭＩＳ電界電界効果トランジス
タデャンネル領域５の幅Ｔを大とするを要することより
して共通行線Ｗｉとしての導電性層８の長さが大となり
、これに伴い抵抗Ｒ及び容量Ｃが大となるので無視し得
なくなるものである。
れに附随する容量をＣとするとき、共通行線ＷｉがＲＣ
／２で近似される時定数を有し、依って共通行線Ｗｉを
選択してそれに所要の制御電圧を与えることにより単位
回路Ｍｉｊの電流制御回路りのＭＩＳ電界電界効果トラ
ンジスタデンとなる、その動作に遅延を伴い、特にその
遅延は、電流応動回路Ｈに所要とされる電流の値が大で
ある場合、これに応じてＭＩＳ電界電界効果トランジス
タデャンネル領域５の幅Ｔを大とするを要することより
して共通行線Ｗｉとしての導電性層８の長さが大となり
、これに伴い抵抗Ｒ及び容量Ｃが大となるので無視し得
なくなるものである。
依って本発明は上述せる従来のＭＩＳ電界効果トランジ
スタを用いたマトリクス回路を基礎とするも、上述せる
動作の遅延を低減し得、更には全体を半導体基板上に所
謂モノリシックに小型密実に構成し得る新規なＭＩＳ電
界効果トランジスタを用いたマトリクス回路を提案せん
とするもので、以下詳述する所より明らかとなるであろ
う。
スタを用いたマトリクス回路を基礎とするも、上述せる
動作の遅延を低減し得、更には全体を半導体基板上に所
謂モノリシックに小型密実に構成し得る新規なＭＩＳ電
界効果トランジスタを用いたマトリクス回路を提案せん
とするもので、以下詳述する所より明らかとなるであろ
う。
第４図は本発明によるＭＩＳ電界効果トランジスタを用
いたマトリクス回路の一例を示し、第１図との対応部分
には同一符号を附して詳細説明はこれを省略するも、第
１図にて上述せる構成に於てその単位回路Ｍ・・の電流
制御回路りが１つのＭＩＳ電界電界効果トランジスタデ
るに代え、第５図に示す如く並列関係に接続せる同じチ
ャンネル型の第１及び第２のＭＩＳ電界効果トランジス
タＱ１及びＱ２を含んで構成され、之に応じて単位回路
Ｍｉ□、Ｍｉ２、・・・Ｍｉｍの電流制御回路りのＭＩ
Ｓ電界電界効果トランジスタ及１Ｑ２のゲニトが夫々同
じ制御信号が与えられる第１及び第２の共通行線Ｗ１・
及びＷ２１に接続されてなることを除いては第１図の場
合と同様の構成を有する。
いたマトリクス回路の一例を示し、第１図との対応部分
には同一符号を附して詳細説明はこれを省略するも、第
１図にて上述せる構成に於てその単位回路Ｍ・・の電流
制御回路りが１つのＭＩＳ電界電界効果トランジスタデ
るに代え、第５図に示す如く並列関係に接続せる同じチ
ャンネル型の第１及び第２のＭＩＳ電界効果トランジス
タＱ１及びＱ２を含んで構成され、之に応じて単位回路
Ｍｉ□、Ｍｉ２、・・・Ｍｉｍの電流制御回路りのＭＩ
Ｓ電界電界効果トランジスタ及１Ｑ２のゲニトが夫々同
じ制御信号が与えられる第１及び第２の共通行線Ｗ１・
及びＷ２１に接続されてなることを除いては第１図の場
合と同様の構成を有する。
以上が本発明によるＭＩＳ電界効果トランジスタを用い
たマトリクス回路の一例構成であるが、斯る構成によれ
ば、その第１及び第２の共通列線Ａ・及びＢｊを選択し
て両者間に所要の電源（図示せず）を接続し且第１及び
第２の共通行線Ｗ１ｉ及びＷ２ｉを選択してそれ等に同
時的に所要の制御電圧を与えれば、単位回路Ｍｉｊの電
流制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ
２が共にオンとなることにより電流応動回路Ｈに所要の
電流を流すことが出来、従って第１図にて上述せる従来
のマｌ−ＩＪクス回路の場合と同様に単位回路Ｍｉｊに
情報が書込まれたこととなって単位回路Ｍｉｊを読出専
用記憶素子とせる読出専用記憶回路となるものであるが
、この場合単位回路Ｍｉｊの電流制御回路りが２つのＭ
ＩＳ電界電界効果トランジスタ及１Ｑ２を以って構成さ
れ、而してそれ等ＭＩＳ電界効果トランジスタＱ１及び
Ｑ２は、一般的にみて、第６図に示す如き例えばＰ型の
半導体基板１１内にその主面１２側より半導体基板１１
とは逆の導電型即ちＮ型のソース又はドレインとして３
つの半導体領域１３，１４及び１５が、半導体領域１３
及び１４間、及び１４及び１５間に夫々チャンネル領域
１６、及び１７を形成すべく形成され、又チャンネル領
域１６及び１Ｔ上に夫々絶縁層１８及び１９を介してゲ
ートとしての２つの電極２０及び２１が配されてなる構
成を以ってＭＩＳ電界電界効果トランジスタ及１導体領
域１３及び１４、チャンネル領域１６、絶縁層１８及び
電極２０を含んで構成されたものとして、又ＭＩＳ電界
効果トランジスタＱ２が半導体領域１４及び１５、チャ
ンネル領域１７、絶縁層１９及び電極２１を含んで構成
されたものとして構成され得、又単位回路Ｍｉ１、Ｍｉ
２−・・ＭｉｍのＭＩＳ電界電界効果トランジスタ及１
−トとしての電極２０は一般的に第６図に示す如く共通
行線Ｗ１１としての直線状に延長せる導電性層２２の一
部となるべく直列関係に連結されたものとし得、又単位
回路Ｍｉ１、Ｍｉ２・・・ＭｉｍのＭＩＳ電界効果トラ
ンジスタＱ２のゲートとしての電極２１も同様に共通行
線Ｗ２１としての直線状に延長せる導電性層２３の一部
となるべく直列関係に連結されたものとし得るものであ
る。
たマトリクス回路の一例構成であるが、斯る構成によれ
ば、その第１及び第２の共通列線Ａ・及びＢｊを選択し
て両者間に所要の電源（図示せず）を接続し且第１及び
第２の共通行線Ｗ１ｉ及びＷ２ｉを選択してそれ等に同
時的に所要の制御電圧を与えれば、単位回路Ｍｉｊの電
流制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ
２が共にオンとなることにより電流応動回路Ｈに所要の
電流を流すことが出来、従って第１図にて上述せる従来
のマｌ−ＩＪクス回路の場合と同様に単位回路Ｍｉｊに
情報が書込まれたこととなって単位回路Ｍｉｊを読出専
用記憶素子とせる読出専用記憶回路となるものであるが
、この場合単位回路Ｍｉｊの電流制御回路りが２つのＭ
ＩＳ電界電界効果トランジスタ及１Ｑ２を以って構成さ
れ、而してそれ等ＭＩＳ電界効果トランジスタＱ１及び
Ｑ２は、一般的にみて、第６図に示す如き例えばＰ型の
半導体基板１１内にその主面１２側より半導体基板１１
とは逆の導電型即ちＮ型のソース又はドレインとして３
つの半導体領域１３，１４及び１５が、半導体領域１３
及び１４間、及び１４及び１５間に夫々チャンネル領域
１６、及び１７を形成すべく形成され、又チャンネル領
域１６及び１Ｔ上に夫々絶縁層１８及び１９を介してゲ
ートとしての２つの電極２０及び２１が配されてなる構
成を以ってＭＩＳ電界電界効果トランジスタ及１導体領
域１３及び１４、チャンネル領域１６、絶縁層１８及び
電極２０を含んで構成されたものとして、又ＭＩＳ電界
効果トランジスタＱ２が半導体領域１４及び１５、チャ
ンネル領域１７、絶縁層１９及び電極２１を含んで構成
されたものとして構成され得、又単位回路Ｍｉ１、Ｍｉ
２−・・ＭｉｍのＭＩＳ電界電界効果トランジスタ及１
−トとしての電極２０は一般的に第６図に示す如く共通
行線Ｗ１１としての直線状に延長せる導電性層２２の一
部となるべく直列関係に連結されたものとし得、又単位
回路Ｍｉ１、Ｍｉ２・・・ＭｉｍのＭＩＳ電界効果トラ
ンジスタＱ２のゲートとしての電極２１も同様に共通行
線Ｗ２１としての直線状に延長せる導電性層２３の一部
となるべく直列関係に連結されたものとし得るものであ
る。
この為単位回路Ｍｉｊの電流応動回路Ｈに第１図の場合
と同じ値の電流を供給するものとした場合、単位回路Ｍ
ｉｊのＭＩＳ電界電界効果トランジスタ及１Ｑ２のチャ
ンネル領域１６及び１７の幅Ｔ′を第１図の単位回路Ｍ
ｉｊのＭＩＳ電界電界効果トランジスタナャンネル５の
幅Ｔの１／２とし得ることにより、共通行線Ｗ１・及び
Ｗ２ｉとしての導電■ 他層２０及び２１の夫々の抵抗をＲ１′、これ等の夫々
に附随する容量をＣ′とするとき、それ等抵抗Ｒ′及び
容量Ｃ′がそれぞれ第１図の場合の共通行線Ｗｉの抵抗
Ｒ及び容量Ｃの１／２に近い値となり得、従って共通行
線Ｗ１ｉ及びＷ２ｉのＲ′Ｃ７／２で近似される時定数
が第１図の場合の共通行線Ｗｉの時定数ＲＣ／２の１／
４に近い値となり得るものである。
と同じ値の電流を供給するものとした場合、単位回路Ｍ
ｉｊのＭＩＳ電界電界効果トランジスタ及１Ｑ２のチャ
ンネル領域１６及び１７の幅Ｔ′を第１図の単位回路Ｍ
ｉｊのＭＩＳ電界電界効果トランジスタナャンネル５の
幅Ｔの１／２とし得ることにより、共通行線Ｗ１・及び
Ｗ２ｉとしての導電■ 他層２０及び２１の夫々の抵抗をＲ１′、これ等の夫々
に附随する容量をＣ′とするとき、それ等抵抗Ｒ′及び
容量Ｃ′がそれぞれ第１図の場合の共通行線Ｗｉの抵抗
Ｒ及び容量Ｃの１／２に近い値となり得、従って共通行
線Ｗ１ｉ及びＷ２ｉのＲ′Ｃ７／２で近似される時定数
が第１図の場合の共通行線Ｗｉの時定数ＲＣ／２の１／
４に近い値となり得るものである。
依って共通行線Ｗ１・及びＷ２ｉを選択してそれに所要
の制御電圧を与えることにより単位回路Ｍｉｊ の電流
制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ２
がオンとなる、その動作に遅延を伴うとしても、その遅
延は第１図の場合の単位回路Ｍｉｊの電流制御回路りの
ＭＩＳ電界電界効果トランジスタナンとなる、その動作
の遅延の１／４に近いものとなり得るものである。
の制御電圧を与えることにより単位回路Ｍｉｊ の電流
制御回路りのＭＩＳ電界電界効果トランジスタ及１Ｑ２
がオンとなる、その動作に遅延を伴うとしても、その遅
延は第１図の場合の単位回路Ｍｉｊの電流制御回路りの
ＭＩＳ電界電界効果トランジスタナンとなる、その動作
の遅延の１／４に近いものとなり得るものである。
従って上述せる本発明によるマトリクス回路の一例構成
によれば、第１図にて上述せる従来のマトリクス回路の
場合に比し高い応動速度を以って電流応動回路Ｈを応動
せしめ得ることとなるものである。
によれば、第１図にて上述せる従来のマトリクス回路の
場合に比し高い応動速度を以って電流応動回路Ｈを応動
せしめ得ることとなるものである。
又単位回路Ｍｉｊの電流制御回路りの２つ（７）ＭＩＳ
電界電界効果トランジスタ及１Ｑ２を第６図に示す如く
、ＭＩＳ電界電界効果トランジスタ及１−ス又はドレイ
ンとＭＩＳ電界効果トランジスタＱ２のソース又はドレ
インとをそれ等に共通な領域１４を以って構成するもの
とした場合、電流制御回路りのチャンネル１６及び１７
の幅方向と直角方向に延長せる長さが第１図の場合の同
様の長さに比し犬となるも、２つのＭＩＳ電界電界効果
トランジスタ及１Ｑ２のチャンネル１６及び１７の幅Ｔ
′を第１図の場合のＭＩＳ電界電界効果トランジスタナ
ャンネル５の幅Ｔの１／２とし得るので、電流制御回路
りの半導体基板に占める面積を第１図の場合の３／４に
逓減せしめ得、従って全体を半導体基板上に所謂モノリ
シックに第１図の場合に比し格段的に小型密実に構成し
得る等の大なる特徴を有するものである。
電界電界効果トランジスタ及１Ｑ２を第６図に示す如く
、ＭＩＳ電界電界効果トランジスタ及１−ス又はドレイ
ンとＭＩＳ電界効果トランジスタＱ２のソース又はドレ
インとをそれ等に共通な領域１４を以って構成するもの
とした場合、電流制御回路りのチャンネル１６及び１７
の幅方向と直角方向に延長せる長さが第１図の場合の同
様の長さに比し犬となるも、２つのＭＩＳ電界電界効果
トランジスタ及１Ｑ２のチャンネル１６及び１７の幅Ｔ
′を第１図の場合のＭＩＳ電界電界効果トランジスタナ
ャンネル５の幅Ｔの１／２とし得るので、電流制御回路
りの半導体基板に占める面積を第１図の場合の３／４に
逓減せしめ得、従って全体を半導体基板上に所謂モノリ
シックに第１図の場合に比し格段的に小型密実に構成し
得る等の大なる特徴を有するものである。
また、単位回路Ｍｉｊの電流制御回路りの２つのＭＩＳ
電界電界効果トランジスタ及１Ｑ２が同じチャンネル型
を有するので、その電流制御回路りを簡易、小型に構成
することができると共に、共通行線Ｗ１・及びＷ２ｉに
与える制御信号が同じでよい、などの特徴も有するもの
である。
電界電界効果トランジスタ及１Ｑ２が同じチャンネル型
を有するので、その電流制御回路りを簡易、小型に構成
することができると共に、共通行線Ｗ１・及びＷ２ｉに
与える制御信号が同じでよい、などの特徴も有するもの
である。
第１図は従来のＭＩＳ電界効果トランジスタを用いたマ
トリクス回路を示す系統的接続図、第２図はその単位回
路を示す接続図、第３図Ａ及びＢは第２図に示す単位回
路に於けるＭＩＳ電界効果トランジスタの一般的な構成
を示す路線的平面図及びその断面図、第４図は本発明に
よるＭＩＳ電界効果トランジスタを用いたマトリクス回
路の一例を示す系統的接続図、第５図はその単位回路の
一例を示す接続図、第６図Ａ及びＢは第５図に示す単位
回路に於ける２つのＭＩＳ電界効果トランジスタの一般
的な構成を示す路線的平面図及びその断面図である。 図中、Ｍｉｊ（但しｉ＝１ 、２・”ｎ ； ｊ＝ １
、２・・・ｍ）ｉｔ単位回路、Ａ・及びＢ・は共通列
線、ＷｉｌＷｌｌ及びＷ２ｉは共通行線、Ｆは直列回路
、Ｄは電流制御回路、Ｈは電流応動回路、Ｑ、Ｑｌ及び
Ｑ２は電界効果トランジスタを夫々示す。
トリクス回路を示す系統的接続図、第２図はその単位回
路を示す接続図、第３図Ａ及びＢは第２図に示す単位回
路に於けるＭＩＳ電界効果トランジスタの一般的な構成
を示す路線的平面図及びその断面図、第４図は本発明に
よるＭＩＳ電界効果トランジスタを用いたマトリクス回
路の一例を示す系統的接続図、第５図はその単位回路の
一例を示す接続図、第６図Ａ及びＢは第５図に示す単位
回路に於ける２つのＭＩＳ電界効果トランジスタの一般
的な構成を示す路線的平面図及びその断面図である。 図中、Ｍｉｊ（但しｉ＝１ 、２・”ｎ ； ｊ＝ １
、２・・・ｍ）ｉｔ単位回路、Ａ・及びＢ・は共通列
線、ＷｉｌＷｌｌ及びＷ２ｉは共通行線、Ｆは直列回路
、Ｄは電流制御回路、Ｈは電流応動回路、Ｑ、Ｑｌ及び
Ｑ２は電界効果トランジスタを夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 複数ｎ ｘ ｍ個の単位回路Ｍ１８． Ｍ１２・Ｍ
ｌｍ ：Ｍ２１２Ｍ２２・・・Ｍ２ｍ；・・・；Ｍｎ１
Ｍｎ２・・・Ｍｎｍを具備し、 上記単位回路Ｍ・・（但しｉ＝１．２・・・ｎ：ｊ＝１
．２・・・ｍ）がＭＩＳ電界効果トランジスタを以って
構成された電流制御回路と、これを通じて所要の電流の
供給される様になされた電流応動回路との直列回路でな
り、 上記単位回路Ｍ１１９Ｍ２１・・・Ｍｎ１；Ｍ１２２Ｍ
２２・・・Ｍｎ２：Ｍ１ｍ２Ｍ２ｍ・・・Ｍｎｍ の直
列回路の一端が夫々第１の共通列線Ａ１：Ａ２・・・Ａ
□に、他端が夫夫第２の共通列線Ｂ１：Ｂ２・・・；Ｂ
ｍに接続され、上記第１及び第２の共通列線Ａｊ及びＢ
ｊが選択され、且つ上記単位回路ＭｉｔｔＭｉ２・・・
Ｍｉｍの電流制御回路のＭＩＳ電界効果トランジスタが
制御されることにより、上記単位回路Ｍｉｊの電流応動
回路に所要の電流を供給する様になされたＭＩＳ電界効
果トランジスタを用いたマトリクス回路に於て、 上記単位回路Ｍ・・の電流制御回路が、並列関係に接続
せる同じチャンネル型の第１及び第２のＭＩＳ電界効果
トランジスタを含んで構成され、上記単位回路Ｍｉ１９
Ｍｉ２・・・Ｍｉｍの電流制御回路の第１及び第２のＭ
ＩＳ電界効果トランジスタのゲートが、夫々同じ制御信
号が与えられる第１及び第２の共通行線Ｗ１ 、及びＷ
２．に接続され、上記単位回路Ｍｉ１２Ｍｉ２・・・Ｍ
ｉｍの電流制御回路の第１及び第２のＭＩＳ電界効果ト
ランジスタが、上記第１及び第２の共通行線Ｗ１ 、及
びＷ２゜に与えられる同じ制御信号によって、同時に制
御されて、上記単位回路Ｍ・・の電流応動回路に、所要
の電流が供給される様になされた事を特徴とするＭＩＳ
電界効果トランジスタを用いたマトリクス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54083651A JPS5841599B2 (ja) | 1979-07-02 | 1979-07-02 | Ｍｉｓ電界効果トランジスタを用いたマトリクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54083651A JPS5841599B2 (ja) | 1979-07-02 | 1979-07-02 | Ｍｉｓ電界効果トランジスタを用いたマトリクス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5611679A JPS5611679A (en) | 1981-02-05 |
| JPS5841599B2 true JPS5841599B2 (ja) | 1983-09-13 |
Family
ID=13808346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54083651A Expired JPS5841599B2 (ja) | 1979-07-02 | 1979-07-02 | Ｍｉｓ電界効果トランジスタを用いたマトリクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841599B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381268B (en) * | 2001-12-22 | 2004-04-14 | Univ Exeter | Ceramic material and method of manufacture |
-
1979
- 1979-07-02 JP JP54083651A patent/JPS5841599B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5611679A (en) | 1981-02-05 |
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