JPS5843832B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 複雑な装置に用いるマイクロプロセッサでは制御プログ
ラムの記憶に通常はリード・オンリ・メモリを使用して
いる。

固定プログラムとそのプログラムに使用される定数値と
を記憶するには通常１個以上のメモリモジュールが必要
である。

その装置に使用する変数データの記憶にはただ１つのラ
ンダムアクセスメモリモジュールで充分である。

データのブロックをそれぞれ記憶するいくつかのモジュ
ールを使用すると各モジュールごとにブロック解読が必
要になる。

このブロック解読の必要性は、その装置を構成するに必
要な論理装置の数を増加させることになる。

メモリモジュールから分離した固定デコーダは、その付
属メモリモジュールがその装置中である物理的位置、す
なわちデコーダ出力信号が供給される位置を占有するこ
とを必要とする。

ブロックサイズの適切な組合せを行なわなければ、有効
アドレス構体に不連続が生ずる。

すなわち、許容されたアドレスの範囲内に無効のアドレ
スが存在することになる。

これについては以下に詳しく説明する。

この発明は、必要な素子の数を減らしかつリード・オン
リ・メモリの物理的配置に成る程度の自由度を持つこと
ができるメモリ構成を提供するものである。

この発明を実施した方式ではアドレスの不連続は発生し
ない。

再生すべき語を指定するフードアドレスに応答するメモ
リモジュールは、ブロックアドレスに応答してそのメモ
リモジュールの出力ゲートを付勢しそのメモリモジュー
ルから外部へ付勢信号を発生するブロックアドレスデコ
ーダを有する。

それぞれワードアドレスデコーダを有するいくつかのメ
モリモジュールで構成される装置は、■群のメモリモジ
ュールを除いて、またブロックアドレスデコーダを有す
る。

ブロックデコーダを有するメモリモジュールのいづれも
アドレスされていないとき、ブロックデコーダからの出
力信号に応答するゲートはブロックデコーダを持・つて
いないメモリモジュールを付勢する。

この発明のメモリ装置は、ｋ個（但しｋは整数で例えば
１）のアドレスライン手段からなる群と（ｍ−ｋ）個（
但しｍは整数）のアドレスライン手段からなる群とに分
離されたｍ個のアドレスライン手段と、第１の複数個の
メモリモジュール手段（例えば後述のＲＯＭ５０，５１
）と、を備えている。

上記第１の複数個のメモリモジュール手段の各々は、上
記（ｍ−ｋ）個のアドレスライン手段の一部分に応答し
て当該各モジュール手段を選択するためのブロックアド
レス解読手段（例えば後述のアンドゲート２４、インバ
ータ２５）を有し、その選択時に付勢出力信号を発生す
るものである。

この発明のメモリ装置は、更に、各々が付勢入力手段（
例えば第５図中のＣＥ ）を有する第２の複数個のメモ
リモジュール手段（例えば後述のＲＡＭ５２，５３）と
、上記に個のアドレスライン手段と上記第１の複数個の
メモリモジュール手段のすべてのものからの上記付勢出
力信号の不存在とに応答して、上記（ｍ−ｋ）個のアド
レスライン手段の他の部分（例えば第５図中のｉ）に応
答する上記第２の複数個のメモリモジュール手段の１個
のものを選択するための付勢信号を発生する作動手段（
例えば後述のインバータ５６、ナントゲート５７，５８
、ノアゲート５９）と、を備えている。

また、この発明の他のメモリ装置では、上記作動手段は
、上記に個のアドレスライン手段に応答して２に個の出
力ラインの各々に付勢信号を発生する解読手段（例えば
後述のインバータ５６）と、上記第１の複数個のメモリ
モジュール手段からの付勢出力信号を受信し且つ上記第
１の複数個のメモリモジュール手段のすべてのものから
の付勢出力信号の不存在中に出力信号を発生する第１の
ゲート手段（例えば後述のノアゲート５９）と、上記２
に個の出力ラインの１個のものに現われる信号と上記第
１のゲート手段からの出力信号とに応答して、上記第２
の複数個のメモリモジュール手段のうちの対応する１個
のものの付勢入力手段に供給される付勢入力信号を発生
する第２のゲート手段（例えば後述のナントゲート５７
，５８）と、を備えている。

以下、図を参照しつつ詳細に説明する。

第１図にはマイクロプロセッサで使用する典型的なメモ
リ装置が示されている。

２つのリードオンリイメモリ（ＲＯＭ）１０と１１とは
固定プログラムと定数値を記憶するために使用されるも
のである。

ランダムアクセスメモリ（ＲＡＭ）１２ば、臨時プログ
ラムおよび可変データの記憶、または入力装置と出力装
置との間のバッファとして用いられる。

図の装置では、アドレスラインの数はｍで、従って２ｍ
の語（１語は１つのアドレスに記憶されるビットに相当
する）をアドレスできるものとする。

これらのメモリモジュールは、説明のために、それぞれ
他の２つと異なる容量を有するものとして示されている
。

ＲＯＭ １０は２に個の語を記憶する。

従って、ｋ本の下位アドレスラインがＲＯＭの（または
モジュールの）内部ワードアドレスデコーダ１４に結合
されている。

ＲＯＭ １１はｊ本の下位アドレスラインをそのワ−ド
アドレスデコーダに結合することが必要である。

４本のアドレスラインはに本のアドレスラインのサブセ
ット、またはその逆の関係にあるので、高位のアドレス
ラインはＲＯＭ １１のアドレスされた語からＲＯＭｌ
０ のアドレスされた語を分離して解読しなげればなら
ない。

すなわち、語は各ＲＯＭ１０ および１１でアドレスさ
れるが、ブロックアドレスビットはどちらが選択されて
いるかを示す。

ＲＯＭ１０ に対しては、フロックアドレスデコーダ１
５はその人力ノードでの（ｍ−ｋ）ブロックアドレスラ
インの整合値に応答して出力信号を発生する。

ブロックアドレスデコーダ１５からの出力信号はＣＥ
（チップ付勢）端子を介してＲＯＭ１０ を付勢する。

もしより高位のアドレスラインが、アドレスされた語が
ＲＯＭ１１にあることを表示すれば、ブロックアドレス
デコーダ１６が付勢されてＲＯＭ１１ を付勢する。

Ｆ１様に、ＲＡＭ１２はｉワードアドレスラインと（ｍ
−１）ブロックアドレスラインとを介してアドレスされ
る。

一般に、各ＲＯＭまたはＲＡＭをモジュールと云うこと
にする。

モジュールのいくつかは、その装置のメモリ語の幅、す
なわち１つの語のビット数と、それぞれのＩＣの語の幅
とに依存していくつかのメモリＩＣ（集積回路）を有す
る。

例えば、市販のＲＡＭ ２１０２型（インテル社製）は
１０２４Ｘ１メモリＩＣであり、そをは１ピツトの幅を
有する語を１０２４語記憶することを意味する。

メモリ装置の語の幅が８ビツト、すなわち１バイト、で
あれば、データ端子を除いて８個の２１０２型ＩＣを並
列に接続すればよい。

そのモジュールには１０２４語があるので、内部フード
アドレスデコーダには１０本のアドレスライン（２１０
＝１０２４ ）を結合しなげればならない。

この例ではピン１−２．４−８、および１４−１６が２
１０２型ＩＣのワードアドレスデコーダへのアクセスで
ある。

説明のため、１つのモジュールは１つの集積回路である
と考える。

この装置が１６本のアドレスライン（Ｈ１＝１６）を使
用すると仮定すれば、６本の高位アドレスラインがデコ
ーダの入力端子、この例では６人力ＮＡＮＤゲート、に
結合される。

このＮＡＮＤゲートまたはデコーダの出力信号は２１０
２型ＩＣのピン１３に結合される。

２１０２型ＩＣのチップ付勢信号はそのメモリを付勢す
るよう低くなげればならない。

高位の６本のアドレスラインのいくつかは、そのブロッ
クアドレスに応じてインバータを必要とすることもある
。

ブロック、すなわち１つのモジュール中のワード数は各
モジュールに対していつも同じということはない。

従って、いくつかのアドレスはその装置に使用できない
。

例えば、ｍ−１６、ｊ＝９およびに＝１０とすれば、第
１図のＲＯＭ１０は１０２４語を記憶する。

それらの語は、装置によってアドレスされる最初の１０
２４語であるとすることができる。

ブロックデコーダ１５はすべての論理零に応答する、す
なわち２進アドレスｏｏ ｏｏｏ ｏｘｘｘｘｘｘｘｘ
ｘｘに対してはそれぞれ論理零のアドレスライン２１５
から２１０がＲＯＭ１０を付勢する。

ここで又はＲＯＭ１０のワードアドレスデコーダ１４に
よって解読されるので”ドントケア（ｄｏｎ’ｔ ｃａ
ｒｅ） ”値を表わす。

ｊ＝９なので、ＲＯＭ１１は２９すなわち５１２語を記
憶する。

ブロックデコーダ１６は７個の高位アドレスラインに応
答しなければならない。

これらのラインはＲＯＭ１０の有効アドレスビ含まれる
ので、すべて零になることはできない。

同様に、ＲＯＭ１１のブロックアドレスは、高位（アド
レスライン２９）が論理１のときＲＯＭ１０の有効アド
レスの範囲内に含まれるので、００００００１にはなれ
ない。

従って、ＲＯＭＩＩのブロックアドレスは０００００１
０または０００００１１であり、その両方ではない。

また、ｉの値が９でなければ、ＲＯＭ１１の００００１
０でアドレスされるブロックはアドレス ０００００１１ＸＸＸＸＸＸＸＸＸの語を排除する。

同様に、ＲＯＭ１１のブロックアドレスが０００００１
１ならば、 ０００００１０ＸＸＸＸＸＸＸＸＸでアドレスされる語
は使えない。

第１図の従来の装置では都ＲＡＭ１２もブロックデコー
ダ１７を必要とする。

そのような従来の装置では、そのモジュールがプリント
回路板上で特定の物理的位置を占めるか、その構成のた
めの接続手段を必要とする。

第２図はこの発明に従うモジュールの１つの実施例のブ
ロック図である。

第２図のモジュールはワード幅が８で容量が２ｎワード
のＲＯＭである。

ｎ本の下位（ワード）アドレスラインがワードアドレス
デコーダすなわちワードセレクタ２１に結合されている
。

このセレクタの構成は周知のものである。

ワードセレクタ２１からの出力信号は記憶セル２２中の
２ｎ個の８ビツト、バイトの１つを選択する。

そのセルもまた周知のものである。各ビットは１群のア
ンドゲート２３の１つによって付勢または抑止される。

（ｍ −ｎ ） 個ノ高位（フロック）アドレスビット
は（ｍ−ｎ）個のプログラム可能なインバータ２５を介
してアンドゲート２４に結合される。

ここで使用する「プログラム可能な」という語は組立時
またはその他の時点で所定値を機械的に変えまたは決め
ることができることを云う。

第３図はプログラム可能なインバータを示す。

排他的オアゲート３１は入力値の１つが永久に論理１（
＋Ｖ）または論理０（−Ｖ、基準電位、接地など）に結
合できるように構成されている。

もし入力ライン３２が論理Ｏに結合されると、出力信号
はライン３３０入力信号と同じ論理値になる。

入力ライン３２が論理１に結合されると、出力信号は入
力信号の補数（または逆数）になる。

第２図に戻ると、プログラム可能なインバータ２５は（
ｍ−ｎ）個の高位アドレスのすべての所要な組合せを解
読するよう構成できる。

ＲＯＭの構成では、デコーダすなわちアンドゲート２４
に結合されたプログラム可能なインバータのプログラミ
ングは、そのＲＯＭを構成する時に行なうことができる
。

ＲＯＭの内容は固定され、その内容は特定のメモリ位置
に関係づけられる。

従って、第２図に従５ ＲＯＭの構成は可能でありかつ
経済的である。

第４図はこの発明に従うメモリ装置に関連したメモリ装
置であって、この発明の理解を助けるために示したもの
である。

２つのＲＯＭ４０と４１とは、各ＲＯＭの容量の如何に
かかわらずすべてのアドレスラインを受入れる。

ＲＯＭ４０と４１とは第２図に従って構成され、アドレ
スのワード部分とブロック部分とは各ＲＯＭの容量とア
ドレス位置とに従って内部で配分されているものとする
。

ＲＡＭ４２は２１のメモリワード容量をもっている。

１個の下位アドレスラインだけがそのＲＡＭに結合され
ている。

（データラインと制御ラインとはこの発明の説明には不
要なので省略しである。

）（ｍ・−ｉ）個の高位アドレスラインすなわちブロッ
クアドレスに応答するデコーダの代りに、付勢信号はオ
アゲート４３により供給される。

（ＣＦすなわちチップ付勢信号は前述の２１０２型ＲＡ
ＭＩＣの例に合せた論理０と仮定する。

）オアゲート４３への入力信号はＲＯＭ４０および４１
からの付勢出力信号である。

ＲＯＭ４０または４１がアドレスされると、その付勢出
力信号は論理１になり、オアゲート４３からの出力信号
は論理１になる。

オアゲート４３からの論理１は、付勢するのに論理Ｏ・
を必要とするＲＡＭ４２を停止させる。

アドレスされていないＲＯＭはその内部ブロックアドレ
スデコーダが抑止されているので働かない。

ＲＯＭ４０も４１もアドレスされていなげれば、両出力
信号は論理Ｏになり、オアゲート４３の出力信号を論理
ＯにしてＲＡＭ４２を付勢する。

第４図の回路はこの発明の原理を単に例示したものであ
る。

オアゲート４３は独立した装置としてではなく機能的に
具体化できる。

例えば、ＲＯＭからの付勢出力信号を、エミッタ・ホロ
フ回路を用いてモジュール出力端子に内部結合すれば、
ＲＯＭからの出力端子はＲＡＭの付勢入力端子に直接−
緒に結合できる。

その方法はファントムオア方式と呼ばれる。

同様に、ＲＡＭ４２は２つのチップ付勢入力信号を有し
かつモジュールを働かせるためにはそれらを同時に論理
Ｏとすることが必要な２１１１型（インテル社製）とす
ることもできる。

従って、２１１１型ＲＡＭは、各ＲＯＭからの付勢出力
信号をそのＲＡＭ０付勢入力端子に結合することによっ
て正しく付勢することができる。

このようにして、オアゲート４３は物理的に別の装置を
用いることなく構成でき、その結果メモリ装置自体をメ
モリモジュールだけで作ることができる。

この発明による構成の利点は、そのＲＡＭに記憶された
各ワードを１つ以上のアドレスによって指定できること
である。

すなわち、もしブロックアドレスがＲＯＭの１つを付勢
しない限り、そのワードアドレスはそのブロックアドレ
スとは無関係にＲＡＭ内におけるアドレスされたワード
の位置を決める。

これによって利用者はプログラムアドレスが非常に容易
になり、プログラムのアドレス位置を定数記憶に使用す
ることができ、従ってすべての特定プログラムに必要な
メモリを減らすことができる。

また、各ＲＯＭまたはＲＡＭの容量如何にかかわらず、
許されるアドレスの不連続が減少する。

ＲＯＭの物理的位置は、ピン配置が同じならば、その装
置に影響を与えることなしに交換することが可能である
。

この発明はＲＯＭを使用するメモリ装置への応用のみに
は限られない。

装置に用いるＲＡＭのいくつかはＲＯＭについて前に述
べたのと同様に内部デコーダを用いて構成できる。

しかし、そのようなＲＡＭはそこでプログラムされたブ
ロックアドレスに限られる。

ＲＯＭの数は、第４図に示した様な装置では、オアゲー
ト４３０入力端子の数を増加することにより増すことが
できる。

その装置の各ＲＯＭ は、もち論、異なるブロックアド
レスを用いてプログラムされねばならない。

１個以上のＲＡＭを用いるメモリ装置、またはブロック
アドレスデコーダを用いないメモリモジュールにおいて
は、所要のＲＡＭを選択するのにメモリアドレスライン
のいくつかを用いることができる。

そのように使用される各メモリアドレスラインはアドレ
スできるメモリ位置の総数を半分に減らす。

これは重要ではないが、もしそうならアドレスラインの
代りに特別の制御信号を用いることができる。

特別の制御は、Ｉ１０指令を用いて、その特定Ｉ１０指
令信号に後続する指令により使用すべきＲＡＭを選択し
て行なうことができる。

第５図はこの発明によるメモリ装置の一実施例を示す。

この装置では、最高位アドレスラインがその選択制御ラ
インとして用いられている。

（ｍ−１）個の下位アドレスラインは指定されるべきワ
ードのアドレスを運び、それらはＲＯＭ５０と５１とに
結合されている。

１個の下位アドレスラインはＲＡＭ５２と５３ とに結
合されている。

（ＲＡＭは種々の容量をもつことができ、その場合は適
当数の下位アドレスラインを各ＲＡＭに結合することが
できる。

）ｍ番目のアドレスライン（すなわち、ｍ個のアドレス
ラインのうちのＲＯＭ５０と５１ に結合されている（
ｍ−１）個の下位アドレスラインを除く１個のアドレス
ライン）はインバータ５６とナントゲート５７とに結合
されている。

インバータ５６からの出力信号はナントゲート５８に供
給される。

ナントゲート５７と５８への他の入力信号はノアゲート
５９かもの出力信号である。

２個のＲＯＭ５０と５１のどちらもアドレスされていな
い時には、ノアゲート５９への両人力信号は論理０であ
り、このノアゲート５９の出力信号を論理１にする。

ノアゲート５９からの論理１出力信号はナントゲート５
７と５８の両方を開く。

もしｍ番目のアドレスラインが論理Ｏならば、ナントゲ
ート５８はインバータ５６を介して付勢され、次にＲＡ
Ｍ５２を付勢する。

もし、ｍ番目のアドレスラインが論理１ならば、ナント
ゲート５７は付勢され、従ってＲＡＭ５３が付勢される
。

ＲＯＭ５０または５１のいづれかが付勢されておれば、
これに対応してノアゲート５９への論理ｌ信号はそこか
ら論理Ｏ出力信号を発生させ、ナントゲート５７と５８
とを抑止してＲＡＭ５２も５３も付勢しない。

第５図に示した装置について説明した原理は２個以上の
ＲＡＭにも拡張できる。

例えば、２つの高位アドレスラインｍと（ｍ−１）とは
、周知の適当な解読手段によって、その装置のＲＯＭが
アドレスされていない時に４つのＲＡＭの１つを選択す
るのに用いることができる。

このような装置を使用すると、連続してアドレスされな
いような有効メモリ位置が得られる。

しかし、装置１度構成すれば、使用可能なアドレスは既
知となり、従って使用できる。

この発明の概念と実用に当っての態様とを説明するため
にこれまでに図示説明した装置および回路は、特許請求
の範囲に述べられている原理と範囲内で種々変形するこ
とが可能である。

【図面の簡単な説明】

第１図は従来のメモリ装置のブロック図、第２図はこの
発明に従うリード・オンリ・メモリモジュールのブロッ
ク図、第３図はプログラム可能なインバータの実現方法
を示す論理図、第４図はこの発明に従うメモリ装置に関
連したメモリ装置のブロック図、第５図はこの発明に従
うメモリ装置の一実施例のブロック図である。 ２４．２５・・・・・・ブロックアドレス解読手段、５
０．５１・・・・・・第１メモリモジュール手段、５２
゜５３・・・・・・第２メモリモジュール手段、５６・
・・・・・解読手段、５７，５８・・・・・・第２ゲー
ト手段、５９・・・・・・第１ゲート手段。

Claims (1)

1. 【特許請求の範囲】 １ ｋ個（但しｋは整数）のアンドレスライン手段から
   なる群と（ｍ−ｋ）個（但しｍは整数）のアドレスライ
   ン手段からなる群とに分離されたｍ個のアドレスライン
   手段と、 第１の複数個のメモリモジュール手段と、を備え、 上記第１の複数個のメモリモジュール手段の各各は、上
   記（ｍ−ｋ）個のアドレスライン手段の一部分に応答し
   て当該モジュール手段の各１個のものを選択するための
   ブロックアドレス解読手段を有し、その選択時に付勢出
   力信号を発生するものであり、 また、各々が付勢入力手段を有する第２の複数個のメモ
   リモジュール手段と、 上記に個のアドレスライン手段と上記第１の複数個のメ
   モリモジュール手段のすべてのものからの上記付勢出力
   信号の不存在とに応答して、上記（ｍ−ｋ）個のアドレ
   スライン手段の他の部分に応答する上記第２の複数個の
   メモリモジュール手段の１個のものを選択するための付
   勢信号を発生する作動手段と、を備えた、 メモリ装置。 ２ 上記作動手段は、 上記に個のアドレスライン手段に応答して２に個の出力
   ラインの各１個のものに付勢信号を発生する解読手段と
   、 上記第１の複数個のメモリモジュール手段からの上記付
   勢出力信号を受信し且つ上記第１の複数個のメモリモジ
   ュール手段のすべてのものからの付勢出力信号の不存在
   中に出力信号を発生する第１のゲート手段と、 上記２に個の出力ラインの１個のものに現われる信号と
   上記第１のゲート手段からの上記出力信号とに応答して
   、上記第２の複数個のメモリモジュール手段のうちの対
   応する１個のものの付勢入力手段に供給される付勢入力
   信号を発生する第２のゲート手段と、 を備えた、特許請求の範囲第１項記載のメモリ装置。