JPS5844258B2 - Interrupt control method for electronic control equipment - Google Patents
Interrupt control method for electronic control equipmentInfo
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- JPS5844258B2 JPS5844258B2 JP52131354A JP13135477A JPS5844258B2 JP S5844258 B2 JPS5844258 B2 JP S5844258B2 JP 52131354 A JP52131354 A JP 52131354A JP 13135477 A JP13135477 A JP 13135477A JP S5844258 B2 JPS5844258 B2 JP S5844258B2
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- interrupt
- scanning signal
- power
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Description
【発明の詳細な説明】
中央演算制御装置(以後CPUと略記する)、ランダム
アクセスメモリ(以後RAMと略記する)および人力装
置等で構成される電子式演算制御装置において例えば停
電等の現象が生じた場合(これを平常動作制御に対する
停電割り込み現象と称し、この場合の制御部のはたす制
御機能を割り込み制御と称するとする)、それまでに蓄
積したデータの消滅を防止すると共に、7/イズ等によ
る無効な信号の制御部への入力を遮断し、CPUおよび
RAM等に蓄積されたデータの保護をはかる必要がある
。DETAILED DESCRIPTION OF THE INVENTION A phenomenon such as a power outage occurs in an electronic arithmetic and control unit that is composed of a central arithmetic and control unit (hereinafter abbreviated as CPU), a random access memory (hereinafter abbreviated as RAM), human power equipment, etc. (This is referred to as a power failure interrupt phenomenon for normal operation control, and the control function performed by the control unit in this case is referred to as interrupt control). It is necessary to protect the data stored in the CPU, RAM, etc. by blocking invalid signals from being input to the control unit.
本発明は上述したような平常動作の制御装置に対する停
電等の割り込み現象の制御を、きわめて簡単な回路構成
で、かつ効果的に行なおうとするものである。The present invention attempts to effectively control interrupt phenomena such as power outages to the above-mentioned normal operation control device with an extremely simple circuit configuration.
以下にその実施例について説明する。Examples thereof will be described below.
ここでは第1図に示すようにCPUとROM、RAMで
構成された制御部Sと、入力装置としてキーボードKB
、出力装置としてプリンタPRを設けた電子式金銭登録
機をとりあげて詳細に説明する。Here, as shown in Fig. 1, there is a control unit S composed of a CPU, ROM, and RAM, and a keyboard KB as an input device.
, an electronic cash register equipped with a printer PR as an output device will be explained in detail.
第1図においてTnはキーボードKBのスキャニング信
号、KnはキーボードKBの出力信号、ADlはROM
のアドレス信号、AD2はRAMのアドレス信号、lN
5TはROMから出力されるCPUへの処理命令信号、
Dはデータ、PcはプリンタPRを制御する信号である
。In Figure 1, Tn is the scanning signal of the keyboard KB, Kn is the output signal of the keyboard KB, and ADl is the ROM
address signal, AD2 is the address signal of RAM, lN
5T is a processing command signal output from the ROM to the CPU;
D is data, and Pc is a signal that controls the printer PR.
第2図はキーボードKB上に設けられたモード切替スイ
ッチMSW回路図を示すもので、第3図の金銭登録機の
動作を示すフローチャート図から明らかなように、制御
部Sはモード切替スイッチMSWが端子REGに接続さ
れたと判断した場合には売上登録の処理、モード切替ス
イッチMSWが端子Xに接続されたと判断した場合には
売上点検の処理、モード切替スイッチMSWが端子Zに
接続されたと判断した場合には売上精算の処理をそれぞ
れ行なう。FIG. 2 shows a circuit diagram of the mode changeover switch MSW provided on the keyboard KB. As is clear from the flowchart showing the operation of the cash register in FIG. If it is determined that the terminal REG is connected, sales registration processing is performed. If it is determined that the mode changeover switch MSW is connected to terminal In each case, sales settlement processing is performed.
またモード切替スイッチMSWがREG、X。Also, the mode selector switch MSW is REG, X.
Zのどの端子にも接続されないと判断した場合には第3
図のモード切替スイッチMSWの判定処理のすべてでN
Oの判定となるため、各々の処理ルーチンへ進むことが
できず、ループ1をくり返すこととなる。If it is determined that it is not connected to any terminal of Z, the third
All of the determination processing of the mode changeover switch MSW in the figure is N.
Since the determination is O, it is not possible to proceed to each processing routine, and loop 1 is repeated.
この場合金銭登録機は各処理のすべてを停止した状態と
なるため、無効な入力信号によって誤動作することはな
い。In this case, the cash register stops all processing, so it will not malfunction due to invalid input signals.
第4図は制御部SとプリンタPRへの電源供給を示すブ
ロック図である。FIG. 4 is a block diagram showing power supply to the control unit S and printer PR.
AC入力は電源トランスTを介して定電圧回路PI、P
2へ供給される。AC input is connected to constant voltage circuits PI and P via power transformer T.
2.
この結果、プリンタPRへはAC入力が定電圧回路P1
により定電圧化された電圧VFRとして供給されている
。As a result, the AC input to the printer PR is the constant voltage circuit P1.
The voltage VFR is supplied as a constant voltage VFR.
したがって停電時においては、VFR出力は停止する。Therefore, at the time of power outage, VFR output is stopped.
また定電圧回路P2は安定化出力を制御部Sへ供給する
と共に電池Bへもフローティング充電を行なう。Further, the constant voltage circuit P2 supplies a stabilized output to the control section S, and also performs floating charging on the battery B.
したがって停電の際にはただちに電池Bが放電を開始し
、制御部Sに対して電力の供給を継続して行なうため、
停電時においても制御部Sは動作を継続することができ
る。Therefore, in the event of a power outage, battery B immediately starts discharging and continues to supply power to control unit S.
The control unit S can continue operating even during a power outage.
第5図はモード切替スイッチMSWのスキャニング信号
TφとAC電源の整流電圧VFR1及びスキャニング信
号TφとAC電源整流電圧VFRの論理積ゲートG1の
出力Tφ・■PRを示す。FIG. 5 shows the scanning signal Tφ of the mode changeover switch MSW, the rectified voltage VFR1 of the AC power source, and the output Tφ·■PR of the AND gate G1 of the scanning signal Tφ and the rectified AC power voltage VFR.
すなわち第2図のモード切替スイッチMSWの接続図で
明らかなようにスキャニング信号Tφは、AC電源の出
力VFRで論理積ゲートG1にて処理されているため、
AC電源通電時においてはスキャニング信号Tφはゲー
トG1から出力されるが、停電時においてはゲートG1
からの出力は停止される。That is, as is clear from the connection diagram of the mode changeover switch MSW in FIG. 2, the scanning signal Tφ is processed by the AND gate G1 using the output VFR of the AC power supply.
When the AC power is on, the scanning signal Tφ is output from the gate G1, but during a power outage, the scanning signal Tφ is output from the gate G1.
Output from is stopped.
よってモード切替スイッチMSWが端子REG、X、Z
のどの位置に接続されていたとしてもスキャニング信号
Tφは制御部Sへの入力線に1.に2.に、へ通じるこ
とができない。Therefore, the mode changeover switch MSW is connected to the terminals REG, X, and Z.
The scanning signal Tφ is connected to the input line 1 to the control unit S regardless of where it is connected. 2. I can't get through to.
よって、制御部Sではモード切替スイッチMSWが端子
RBG、X、Zのどの位置にも接続していないものと判
断し、第3図のフローチャード図から明らかなように、
ループ1の動作をくり返す。Therefore, the control unit S determines that the mode selector switch MSW is not connected to any of the terminals RBG, X, and Z, and as is clear from the flowchart in FIG.
Repeat loop 1.
この場合、制御部Sの動作として各々の処理ルーチンへ
進むことができず、各処理のすべてを停止した状態とな
るため、無効な入力信号によって誤動作することはない
。In this case, the control section S cannot proceed to each processing routine and all of the processing is stopped, so that malfunctions due to invalid input signals will not occur.
以上説明したように本発明によれば停電時の割り込みの
場合には、充電式電池からの電力供給による制御部のデ
ータの消滅防止と、制御部のモード切替スイッチのスキ
ャニング信号をゲート処理によって遮断することにより
制御部の各処理をすべて停止させ、無効入力信号の制御
部への入力によるデータの変化等を防止することができ
る。As explained above, according to the present invention, in the case of an interrupt during a power outage, data in the control unit is prevented from disappearing by supplying power from a rechargeable battery, and the scanning signal of the mode changeover switch of the control unit is blocked by gate processing. By doing so, it is possible to stop all the processes of the control section and prevent changes in data due to input of an invalid input signal to the control section.
なお、以上の説明では、AC電源が停電したときの動f
’F=について説明しているが、その他の割り込みがあ
った場合にも同様に利用することができる。In addition, in the above explanation, the behavior f when the AC power supply is interrupted is
'F= is explained here, but it can be used in the same way when there are other interrupts.
第1図は本発明の一実施例による電子制御装置の割込み
制御方式を適用した装置のブロック図、第2図はその要
部の詳細な構成図、第3図は上記装置のフローチャート
、第4図は上記装置の電源回路の構成図、第5図は上記
装置の動作波形図である。
CPU・・・・・・中央演算制御装置、ROM・・・・
・・読み出し専用メモリ、RAM・・・・・・ランダム
アクセスメモリ、MSW・・・・・・モード切替スイッ
チ、G1・・・・・・論理積ゲート。FIG. 1 is a block diagram of a device to which an interrupt control method for an electronic control device according to an embodiment of the present invention is applied, FIG. 2 is a detailed configuration diagram of its main parts, FIG. 3 is a flowchart of the above device, and FIG. The figure is a configuration diagram of the power supply circuit of the above device, and FIG. 5 is an operating waveform diagram of the above device. CPU...Central processing control unit, ROM...
...Read-only memory, RAM...Random access memory, MSW...Mode changeover switch, G1...AND gate.
Claims (1)
成る制御部に電池を接続し、AC電源停電時でも上記メ
モリに蓄積されたデータが消滅しないように構成すると
共に上記中央演算処理装置の処理動作を切換えるための
モード切換スイッチの入力側に上記切換スイッチの切換
位置検出用スキャニング信号を上記AC電源の停電情報
等の割込み信号によってゲート処理し、上記AC電源停
止時には上記スキャニング信号が上記切換スイッチに入
力されないようにするゲート回路を設け、このゲート回
路より上記スキャニング信号が出力されないときには上
記中央演算処理装置が上記切換スイッチの切換位置に関
係なくすべての処理動作を進行しないように構成した電
子制御装置の割込み制御方式。1. A battery is connected to a control unit consisting of a central processing unit, a random access memory, etc., and configured so that the data stored in the memory does not disappear even in the event of an AC power outage, and the processing operation of the central processing unit is switched. The scanning signal for detecting the switching position of the change-over switch is gated on the input side of the mode change-over switch for use by an interrupt signal such as power outage information of the AC power supply, and the scanning signal is not input to the change-over switch when the AC power supply is stopped. an interrupt of an electronic control unit configured such that a gate circuit is provided, and when the scanning signal is not output from the gate circuit, the central processing unit does not proceed with any processing operations regardless of the switching position of the changeover switch; control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131354A JPS5844258B2 (en) | 1977-10-31 | 1977-10-31 | Interrupt control method for electronic control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131354A JPS5844258B2 (en) | 1977-10-31 | 1977-10-31 | Interrupt control method for electronic control equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5464440A JPS5464440A (en) | 1979-05-24 |
| JPS5844258B2 true JPS5844258B2 (en) | 1983-10-01 |
Family
ID=15055960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52131354A Expired JPS5844258B2 (en) | 1977-10-31 | 1977-10-31 | Interrupt control method for electronic control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844258B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7587544B2 (en) * | 2006-09-26 | 2009-09-08 | Intel Corporation | Extending secure digital input output capability on a controller bus |
-
1977
- 1977-10-31 JP JP52131354A patent/JPS5844258B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5464440A (en) | 1979-05-24 |
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