JPS5845736B2 - パリテイ作成回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、入力信号が１つ発生する毎に出力を１つずつ
増加（カウントアツプ）または減少（カウントダウン）
させる演算回路において、入力信号が発生する前の演算
回路の出力信号により演算実行後のパリティピットの状
態を予測してパリティを作成する回路に関するものであ
る。

磁気ディスク装置等の高速でデータを処理する装置（以
下入出力装置と略す）を有する電子計算機において、主
記憶装置と入出力装置との間でデータを転送する場合、
いわゆるＤＭＡ（ダイレクト・メモリ・アクセス）方式
によれば、プログラムが介入することなく直接データが
転送される。

この場合、転送すべき主記憶装置の番地（アドレス）は
入出力装置の演算回路で算出される。

すなわち、データが１語転送される毎に演算回路出力は
１つずつ増加（カウントアツプ）または減少（カウント
ダウン）され、データ転送すべき主記憶装置の番地を１
つずつ変更する。

一般には上記演算回路としてカウンタが用いられ、その
出力はカウントアツプされることが多い。

また出力のパリティは奇数パリティが使用されることが
多い。

そこで、以下ではカウントアツプされるカウンタと、奇
数パリティを用いて説明する。

勿論、演算回路がカウンタ以外の場合でも、その出力が
カウントダウンされる場合でも、偶数パリティを使用し
ても同様に説明できることは云うまでもない。

第１図は、この種カウンタにより指定される主記憶装置
の番地情報をチェックする場合、従来から使用されてい
る一般的方式を示したものである。

第１図において、信号ａは入出力装置Ａと主記憶装置間
でデータが１語転送される毎に１つ発生するパルス信号
である。

信号ａはカウンタ１の入力信号となり、カウンタ１は該
入力が１つ発生する毎にその出力を１つずつカウントア
ツプする。

カウンタ１の出力信号すはパリティ作成回路２に入力さ
れその出力信号Ｃは信号すに対応したパリティのｆ直と
なる。

例えばカウンタ１の出力が１０進で６ならば、信号Ｃは
１″となる。

下表に信号すと信号Ｃの関係を示す。

入出力装置Ａで作成された信号ｂ１信号Ｃは一般にはパ
スラインを通して中央処理装置Ｂに送られる。

中央処理装置内で信号すはアドレス制御回路３の入力信
号となる。

アドレス制御回路３は、入出力装置Ａと主記憶装置間で
データを転送する時の主記憶装置の番地（アドレス）を
制御する回路である。

一方、中央処理装置Ｂ内のパリティチェック回路４は信
号ｂ、信号Ｃを入力として、パリティが合っているかチ
ェックしている。

例えば信号すが１０進の６で信号Ｃが“Ｏ”ならば前記
の表よりパリティが一致しないためエラーを検出するこ
とになる。

しかし、この方式では信号ｂ１信号Ｃがパスラインで誤
動作した場合にはエラーが検出されるが、カウンタ１が
誤動作した場合には、誤まった信号すからパリティ信号
Ｃが作成されるため、パリティチェック回路４でエラー
が検出されない。

これに対処するには、入力信号が発生する前のカウンタ
の出力信号により更新（カウントアツプ）後のパリティ
ビットの状態を予測してパリティを作成するようにすれ
ばよい。

いま、１０進数ＮのパリティビットをＰ。

、Ｎ’＝Ｎ＋１のパリティビットをＦ／ｎとすれば、ｙ
ｎ−Ｐｎ■ｌ■Ｐｏとなる。

こ＼で、Ｐｏは桁上りのパリティビットである。

したがって、Ｐｏ＝ＯのときはＩｎ＝ｐｎ。Ｐｏ＝１の
ときはぜ。

＝Ｐ、となる。すなわちＮの２° ビットから２ｎ−１
ビツトまでが１”であり、２ｎビツトが”Ｏ”のとき、
ｎがＯまたは偶数ならばＮ’（７）パリティビットは反
転し、ｎが奇数ならばｄのパリティビットはそのま＼で
ある。

第１図において、カウンタ１の２°ビツト、２１ビツト
、２２ ビット、・・・・・・の出力信号を各々ＡＯ
。

Ａｔ、Ａ２．・・・・・・とすれば、演算後パリティが
反転するのはＡＯが”Ｏ”のとき、ＡＯ，ＡＩが１”で
Ａ２がＯ”のとき、・・・・・・となる。

これを論理式に示すと、にＯ＋ＡＯ−ＡＩ・Ａ２＋ＡＯ
−ＡＩ・Ａ２・Ａ３・Ａ４＋・・・・・・が１”のとき
、パリティが反転する。

この論理式が０”のときはパリティは変化しない。

第２図は上記論理式を用いたパリティ作成回路の従来例
であり、第３図は第２図各部の波形を示している。

なお、第２図では第１図の入出力装置Ａに含まれる回路
のみを図示してあり、中央処理装置Ｂに含まれる回路は
第１図と同一であるので省略しである。

第２図において、カウンタ１にはデータ転送する主記憶
装置の番地を示す初期値がセットされているものとする
。

また、フリップフロップ１２にはカウンタ１の内容に対
応するパリティの初期値がセットされているものとする
。

信号ａは第３図に示すように入出力装置と主記憶装置と
の間でデータを１語転送する毎にパルス″０”が１つ発
生する。

したがって、信号ａを入力とするカウンタ１の出力信号
ＡＯ，ＡＩ、Ａ２．・・・・・・は信号ａの立上り部分
で変化する。

信号ＡＯ，ＡＩ 、Ａ２゜・・・・・・を入力とするパ
リティ作成回路１０の出力信号すは論理式ＡＯ＋ＡＯ−
、Ａ１−Ａ２＋ＡＯ・Ａ１・Ａ２・Ａ３・Ａ４＋・・・
・・・で示される。

第３図には、信号すの初期値が０”であり、入出力装置
と主記憶装置との間でデータを転送する毎に１”１”、
”０”と変化する様子を図示しである。

一方、信号ａはインバータ１３によって反転され、ナン
トゲート１１の入力信号として供給される。

ナントゲート１１にはパリティ作成回路１０の出力信号
すも入力信号として供給されるため、その出力信号Ｃは
第３図に示すように信号すが１”の時のみ”Ｏ”となる
。

フリップフロップ１２のデータ入力はその出力信号ｄの
逆転信号であり、トリガ入力は信号Ｃのため、出力信号
ｄは信号Ｃの立上り部分で反転する。

この様子を第３図に示しである。

つまり、パリティ作成回路１０の出力信号すが”■”の
とき演算後にパリティ信号ｄが反転し、信号すが”Ｏ”
のときは演算後にもパリティ信号が変化しない回路が第
２図で構成される。

ところで、第２図のパリティ作成回路１０では前述の如
くカウンタ１の内容が論理式Ａ、 ＋ＡＯ−Ａ１・Ａ２
＋〜・Ａ１・Ａ２・Ａ３・Ａ４ ＋・・・・・・を満た
しているか否かを一度に（並列に）判定しているため、
カウンタ１の構成ビットを全数判別しなければならず、
カウンタの構成ビット数の増加にともない、必要とする
論理素子数が増大し、回路構成も複雑になるという欠点
がある。

本発明の目的は、バード量があまり増加せず、簡単な回
路構成で、演算回路の誤動作の検出ができるパリティ作
成回路を提供することにある。

上記の目的を達成するため、本発明はシフトレジスタを
用いて、演算回路（カウンタ）の２°ビツトから順に”
０”と”１”を判定し、最初に”０”となったビットが
偶数番目か奇数番目かによりパリティビットを作成する
ことを特徴とするものである。

第４図は本発明のパリティ作成回路の一実施例であり、
第５図はその動作を説明するためのタイムチャートを示
す。

第４図において、２０はカウンタ１と同数のビット構成
を有するシフトレジスタ、２１はナントゲート、２２は
アンドゲート、２３はカウンタ１のパリティビットを示
すＤタイプ・フリップフロップである。

すなわち、本実施例は、一般に入出力装置の制御機構に
は固有のタイミング・クロックｆを有していることに着
目し、カウンタ１の内容をシフトレジスタ２０に移した
後、前記タイミング・クロックｆによりシフトレジスタ
２０の内容を上位ビットから下位ビット方向ヘシフトさ
せ、最下位ビットのみの判定で前述の論理式の条件成立
、不成立を判別するものである。

第４図において、信号ａは第２図と同様に入力装置と主
記憶装置との間でデータを１語転送する毎にカウンタ１
を更新する信号であり、この信号ａの前縁にて更新前の
カウンタ１の内容をシフトレジスタ２０に格納する。

その後、信号ａの後縁にてカウンタ１の内容が更新され
、同時にカウンタ１のパリティビットを示すフリップフ
ロップ２３の内容を１度反転させる。

次に、シフトレジスタ２０の最下位ビットの出力信号ｇ
とタイミング・クロックｆとにより、信号ｇがｌ”なら
ばシフトクロック信号りがナントゲート２１より出力さ
れ、信号りの後縁にてシフトレジスタ２０の内容を上位
ビットから下位ビットの方向にシフトし、同時にフリッ
プフロップ２３の内容を反転させる。

それ以降、信号ｇが”１”の間、上記動作を繰返し、信
号ｇがＯ”となった時点以降は、シフト動作、フリップ
フロップ２３の反転動作を停止する。

なお、フリップフロップ２３の初期値はカウンタ１の初
期設定値に対応して予めセットされることは第２図と同
じである。

以上の動作により、カウンタ１の更新前の内容において
２ｎビツトが０１ あるいはｎが偶数の場合、信号ａ
によるフリップフロップ２３の反転を含め、総計奇数回
の反転が行なわれること＼なり、カウンタ１の更新後の
内容に対するパリティビットは、更新前のものとは反転
した値となる。

また、ｎが奇数の場合の総反転回数は偶数回であり、更
新後のパリティビットは更新前と同じ値となる。

以上、入出力装置と主記憶装置との間でデータを１語転
送する毎に、データ転送すべき主記憶装置の番地を１つ
ずつ更新する演算回路（カウンタ）を例にとり説明して
きたが、勿論、本発明はこれに限定されるものでないこ
とは云うまでもない。

以上の説明から明らかな如く、本発明のパリティ作成回
路は演算回路と同一ビット数のシフトレジスタの他、フ
リップフロップおよびわずかのゲート回路でよく、従来
のこの種のパリティ作成回路に比べてハードウェア量の
軽減、回路構成の簡単化がもたらされる。

【図面の簡単な説明】

第１図は本発明回路が使用されるシステム例のブロック
図、第２図は従来のパリティ作成回路を示す図、第３図
は第２図の動作タイムチャートを示す図、第４図は本発
明の一実施例を示す図、第５図は第４図の動作タイムチ
ャートを示す図である。 １・・・演算回路、２０・・・シフトレジスタ、２１ナ
ントゲート、２２・・・アンドゲート、２３・・・フリ
ップフロップ。

Claims (1)

【特許請求の範囲】
1. １ 人力信号が１つ発生する毎にその後縁で内容を１ず
   つ更新する演算回路と、前記演算回路と同一ビット構成
   をとり、前記入力信号の前縁で前記演算回路の更新前の
   内容を格納するシフトレジスタと、出力信号の逆転信号
   をデータ入力とするフリップフロップと、前記シフトレ
   ジスタの出力と外部より与えられるタイミングクロック
   との論理積をとり、その出力を前記シフトレジスタのシ
   フトクロックとする第１ゲート回路と、前記入力信号と
   前記第１ゲート回路の出力クロックとの論理和をとり、
   その出力を前記フリップフロップのトリガ入力とする第
   ２ゲート回路とよりなることを特徴とするパリティ作成
   回路。