JPS5846192B2 - 接点構造体 - Google Patents
接点構造体Info
- Publication number
- JPS5846192B2 JPS5846192B2 JP55081507A JP8150780A JPS5846192B2 JP S5846192 B2 JPS5846192 B2 JP S5846192B2 JP 55081507 A JP55081507 A JP 55081507A JP 8150780 A JP8150780 A JP 8150780A JP S5846192 B2 JPS5846192 B2 JP S5846192B2
- Authority
- JP
- Japan
- Prior art keywords
- gold
- layer
- barrier
- tantalum
- tiw
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4432—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4432—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
- H10W20/4435—Noble-metal alloys
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は一般に半導体に関するものであり、特に、半導
体用の改良された金導体の接点構造に関するものである
。
体用の改良された金導体の接点構造に関するものである
。
本発明の目的は、改良された金導体の接点を提供するこ
とである。
とである。
本発明の他の目的は、金を導体として用いた半導体装置
を提供することである。
を提供することである。
本発明の他の目的は、半導体集積回路で用いるために、
エレクトロマイグレーションに対する耐久性が改良され
た金導体パターンを提供することである。
エレクトロマイグレーションに対する耐久性が改良され
た金導体パターンを提供することである。
本発明の他の目的は、エレクトロマイグレーションを防
止して集積回路装置に必要な拡散障壁特性を提供する全
周の配線システムを提供することである。
止して集積回路装置に必要な拡散障壁特性を提供する全
周の配線システムを提供することである。
薄くて狭い導電性の膜又はライン若しくは接点が、半導
体及び集積回路の装置接点及び相互接続のために近年用
いられるようになってきた。
体及び集積回路の装置接点及び相互接続のために近年用
いられるようになってきた。
このように装置が小さくなればなる程、導体パターンの
大きさは縮小されねばならない。
大きさは縮小されねばならない。
大きさを縮小する結果、導体及び接点を通る電流密度は
増加してきた。
増加してきた。
電流密度がより大きい所では、導体パターンはエレクト
ロマイグレーションと言われる不都合な現象を生じ、こ
の結果回路の信頼性を制限することになる。
ロマイグレーションと言われる不都合な現象を生じ、こ
の結果回路の信頼性を制限することになる。
エレクトロマイグレーションの現象についての詳細は、
米国特許第4017890号及び第4166275号の
公報に示されている。
米国特許第4017890号及び第4166275号の
公報に示されている。
これ故に、集積回路の第ルベルの配線を形成する際には
、導体パターンが薄いために大電流を流すことができる
金属を用いる必要がある。
、導体パターンが薄いために大電流を流すことができる
金属を用いる必要がある。
金属はまた、これを支える絶縁層に付着できるものでな
ければならない。
ければならない。
さらに、金属は、半導体装置の基板内に形成される種々
の接合及び拡散領域に影響を及ぼさないものでなければ
ならない。
の接合及び拡散領域に影響を及ぼさないものでなければ
ならない。
金は高導電性であり、高電流密度の導電を行なうことが
できる。
できる。
しかしながら、金は5i02に付着しないので、それで
金はそれ自体直接には第ルベルの配線には用いられない
。
金はそれ自体直接には第ルベルの配線には用いられない
。
また、集積回路構造の相互接続に金の配線を使用するこ
とは、下の半導体基板、特にシリコンの場合には金がこ
の基板へ拡散するのを防ぐ拡散障壁を必要とする。
とは、下の半導体基板、特にシリコンの場合には金がこ
の基板へ拡散するのを防ぐ拡散障壁を必要とする。
金ドープされたシリコンは少数キャリヤの寿命が縮めら
れることは知られており、しかしさらに重要なことは、
シリコンと金の共融点が370℃であり、これ故に装置
が加熱される時には、液状合金の形成が起こる。
れることは知られており、しかしさらに重要なことは、
シリコンと金の共融点が370℃であり、これ故に装置
が加熱される時には、液状合金の形成が起こる。
シリコン基板用の接点構造においてばかりでなく金と5
i02の間にもタンタルを用いることが、(米国特許第
3717563号及び第3900944号の公報参照)
以前に提案されている。
i02の間にもタンタルを用いることが、(米国特許第
3717563号及び第3900944号の公報参照)
以前に提案されている。
上記米国特許第3900944号公報はまた、同じ目的
にTiW層を用いることを提案している。
にTiW層を用いることを提案している。
さらに、TiW又はタンタルが金とシリコン基板との間
に拡散障壁を形成するので、これによってシリコン基板
中の種々の接合及び領域へ金が影響を及ぼすのを防ぐこ
とになると考えられていた。
に拡散障壁を形成するので、これによってシリコン基板
中の種々の接合及び領域へ金が影響を及ぼすのを防ぐこ
とになると考えられていた。
しかし、金は400℃でTiW又はタンタルの層を通っ
て早く拡散し、TiW又はタンタルの層は拡散障壁とし
て十分に働かないことがわかった。
て早く拡散し、TiW又はタンタルの層は拡散障壁とし
て十分に働かないことがわかった。
まだ口W層にクラックを生じ、金を基板へ浸透させてシ
リコンと反応させるような温度サイクルの時に、TiW
層には非常に応力が加わる。
リコンと反応させるような温度サイクルの時に、TiW
層には非常に応力が加わる。
前記米国特許第4166275号公報には、エレクトロ
マイグレーションの問題を、2つのタンタル層、そのう
ちの1つは基板上に直接設けられているのであるが、そ
の2つのタンタル層の金の層を挿入若しくははさんだ複
合構造体の使用により解決することが示されている。
マイグレーションの問題を、2つのタンタル層、そのう
ちの1つは基板上に直接設けられているのであるが、そ
の2つのタンタル層の金の層を挿入若しくははさんだ複
合構造体の使用により解決することが示されている。
この複合構造体は、これらの間に金属間化合物を形成す
るために、金とタンタルの間に反応が生じるように加熱
される。
るために、金とタンタルの間に反応が生じるように加熱
される。
複合構造体の配線は誘電体(例えば、5i02)表面上
での使用に対して適当な解決を提供するように見えるが
、このような複合構造体が直接シリコン基板の部分と接
触するように処理される所では、高温サイクルに損傷を
受けやすいという問題がある。
での使用に対して適当な解決を提供するように見えるが
、このような複合構造体が直接シリコン基板の部分と接
触するように処理される所では、高温サイクルに損傷を
受けやすいという問題がある。
金はタンタル層を通って基板へ、シリコンの場合には金
と反応若しくは合金を形成することになるが、拡散する
可能性がある。
と反応若しくは合金を形成することになるが、拡散する
可能性がある。
金を導電性の配線に適用する他の技術は、Ta/Au/
Taの複合導体を示す米国特許第3617816号公報
、Pt/Au/Ptの複合導体を示す米国特許第380
8041号公報、及びTi/Mo/Auの複合導体を示
す米国特許第3893160号公報に示されている。
Taの複合導体を示す米国特許第3617816号公報
、Pt/Au/Ptの複合導体を示す米国特許第380
8041号公報、及びTi/Mo/Auの複合導体を示
す米国特許第3893160号公報に示されている。
本発明をさらに理解し、本発明の目的及び利点を理解す
るために、以下、図面を参考にして説明する。
るために、以下、図面を参考にして説明する。
要するに、本発明は、TiW(例えば10重量%のチタ
ン及び90重量%のタングステン)、Ta(タンタル)
及びAu(金)の順次層付着により形成される複合配線
を半導体基板上に付着することにより、前記の問題を解
決するものである。
ン及び90重量%のタングステン)、Ta(タンタル)
及びAu(金)の順次層付着により形成される複合配線
を半導体基板上に付着することにより、前記の問題を解
決するものである。
そしてユニットは、金とタンタルの金属間化合物(Au
Ta)をタンタル層の領域中に形成するのに十分な時間
の間、上昇された温度で焼成される。
Ta)をタンタル層の領域中に形成するのに十分な時間
の間、上昇された温度で焼成される。
上昇温度については、約350℃の温度で金とタンタル
の間に相互拡散が存在し、350℃を越えると金がタン
タルへ拡散する。
の間に相互拡散が存在し、350℃を越えると金がタン
タルへ拡散する。
金はタンタルと反応して、Auグレイン(grain)
境界及び金がTiW障壁層近くまで堆積するTa−Ti
W界面の間にA u T a金属間化合物を形成するこ
とになる。
境界及び金がTiW障壁層近くまで堆積するTa−Ti
W界面の間にA u T a金属間化合物を形成するこ
とになる。
複合構造体に付随する利点としては、タンタルが金と反
応してAuTa金属間化合物を形成することになり、T
iW層中のクラック又は裂は目をタンタルが埋めること
である。
応してAuTa金属間化合物を形成することになり、T
iW層中のクラック又は裂は目をタンタルが埋めること
である。
ここで用いている、”金属間化合物″という言葉は、合
金の形の単なる混合物以上のものを表わす。
金の形の単なる混合物以上のものを表わす。
むしろ、この言葉は化学式により最も良く表現される構
成元素の原子が一定の比を有する2つの異なる元素の原
子より成る物質と考える。
成元素の原子が一定の比を有する2つの異なる元素の原
子より成る物質と考える。
金属間化合物に関するさらに詳細については、Elem
ents of Physical Meta−
11urgy” by A−CrGuy、publ
ishedby Addison−Wesley (
1951)に示されている定義を参照されたい。
ents of Physical Meta−
11urgy” by A−CrGuy、publ
ishedby Addison−Wesley (
1951)に示されている定義を参照されたい。
また、本発明は幅広い適用を有するが、基板の下の部分
への接触のために、酸化物中の開孔を通る接点が酸化さ
れた単結晶シリコン基板中に形成されるような半導体装
置の製造に特に有益である。
への接触のために、酸化物中の開孔を通る接点が酸化さ
れた単結晶シリコン基板中に形成されるような半導体装
置の製造に特に有益である。
半導体装置は、トランジスタ、電荷結合装置、ショット
キ・バリヤ・ダイオード(SBD)及び他の電子素子若
しくは半導体接合又は界面への高品質の配線を必要とす
る個別的な及び集積された装置を含む。
キ・バリヤ・ダイオード(SBD)及び他の電子素子若
しくは半導体接合又は界面への高品質の配線を必要とす
る個別的な及び集積された装置を含む。
このような適用例においては、金の複合配線は、ショッ
トキ・バリヤ°ダイオードの配線の他に相互接続の回路
網、オーミック接点としても用いられる。
トキ・バリヤ°ダイオードの配線の他に相互接続の回路
網、オーミック接点としても用いられる。
第1図では、特に例証の適用例において例えば5iC)
zのような及び必要なら酸化物層が窒化シリコン若しく
は他の補助的な誘電体物質と共に被覆されるような誘電
体層2を提供するために、通常の酸化を行った単結晶シ
リコンより戒る基板1が示されている。
zのような及び必要なら酸化物層が窒化シリコン若しく
は他の補助的な誘電体物質と共に被覆されるような誘電
体層2を提供するために、通常の酸化を行った単結晶シ
リコンより戒る基板1が示されている。
本発明を理解するために例示された基板1は、半導体装
置の製造に用いられる。
置の製造に用いられる。
それ故に、基板は、その中に製造された能動及び受動装
置を有する集積回路及び互いに装置を電気的に絶縁する
ための手段を含むことは理解される。
置を有する集積回路及び互いに装置を電気的に絶縁する
ための手段を含むことは理解される。
また、本発明は、オーミック接点及び相互接続配線の製
造を含めて、幅広い適用を有するが、本発明は特に第1
図の3に示されているような低障壁のSBD用接点の製
造について言及する。
造を含めて、幅広い適用を有するが、本発明は特に第1
図の3に示されているような低障壁のSBD用接点の製
造について言及する。
しかしながら、本発明は第1図の4におけるような高障
壁SBD用の接点及び、トランジスタの露出されたエミ
ッタ、ベース及びコレクタ成分の部分を含む拡散領域6
用の第1図の5に示された相互接続パターンを有するオ
ーミック接点を形成するためにも用いられることは、理
解される。
壁SBD用の接点及び、トランジスタの露出されたエミ
ッタ、ベース及びコレクタ成分の部分を含む拡散領域6
用の第1図の5に示された相互接続パターンを有するオ
ーミック接点を形成するためにも用いられることは、理
解される。
また、拡散領域6がFETのソース及びドレイン取分で
ある場合にも、上記のことは明らかである。
ある場合にも、上記のことは明らかである。
そのような適用では、誘電体層2は、シリコン基板゛1
の表面上にSBDの接点を製造するのと同様に、能動及
び受動装置への接点を形成するための接点開孔を数多く
有している。
の表面上にSBDの接点を製造するのと同様に、能動及
び受動装置への接点を形成するための接点開孔を数多く
有している。
さらに本発明の適用例では、複合配線成分4は、通常の
技術により形成されるプラチナ・シリサイド層7を有す
る高障壁SBD用の接点として示されている。
技術により形成されるプラチナ・シリサイド層7を有す
る高障壁SBD用の接点として示されている。
これは、薄い、例えば500人のプラチナを蒸着又はス
パッタ付着により形成し、続いて例えば窒素のような不
活性雰囲気中、例えば約500℃の加熱処理により、プ
ラチナ・シリサイドを形成する。
パッタ付着により形成し、続いて例えば窒素のような不
活性雰囲気中、例えば約500℃の加熱処理により、プ
ラチナ・シリサイドを形成する。
プラチナは単結晶物質とだけ反応し、誘電体層2の酸化
物とは反応しない。
物とは反応しない。
加熱処理後、例えば酸化物上の反応しなかったプラチナ
は、プラチナ・シリサイドとは反応しない例えば王水の
ような適当な溶剤により取り除かれる。
は、プラチナ・シリサイドとは反応しない例えば王水の
ような適当な溶剤により取り除かれる。
各複合導電成分3.4及び5(成分5の相互接続の延長
部分5Aも同様)は、順番にTiW層8、遷移金属層9
(タンタル、ニオブ、ハフニウム及びジルコニウムのグ
ループから選ばれる。
部分5Aも同様)は、順番にTiW層8、遷移金属層9
(タンタル、ニオブ、ハフニウム及びジルコニウムのグ
ループから選ばれる。
なぜなら、これらの遷移金属は、他の遷移金属に比べて
、金と化合しても抵抗率が大変小さい金属間化合物を形
成できるからである。
、金と化合しても抵抗率が大変小さい金属間化合物を形
成できるからである。
)及び金の層10を含む。
導電成分の画成は種々の通常の技術により行なわれる。
例えば、リフト・オフ・マスク、即ち金属構成成分が順
次上に付着されるものを用いることができる。
次上に付着されるものを用いることができる。
或は、これらの金属構成成分を最初に基板上に全面付着
し、次に湿式及び乾式食刻(例えば反応性イオン食刻)
技術を用いることができる。
し、次に湿式及び乾式食刻(例えば反応性イオン食刻)
技術を用いることができる。
接点成分3,4及び5は、適当な方法により、例えば真
空蒸着により、若しくは好ましくはPerkin−El
mer Ultek 4400 Pro−ductio
n Sputtering System 装置内で
のスパッタリングにより、通常約300人乃至約150
OAの範囲の厚さ、例えば1000人で基板上にTiW
障壁層を全面付着することにより、形成される。
空蒸着により、若しくは好ましくはPerkin−El
mer Ultek 4400 Pro−ductio
n Sputtering System 装置内で
のスパッタリングにより、通常約300人乃至約150
OAの範囲の厚さ、例えば1000人で基板上にTiW
障壁層を全面付着することにより、形成される。
次の操作で、再び蒸着又はスパッタリングの技術により
、約300乃至約1500人、例えば約1000Aのタ
ンタル、ニオブ、ハフニウム若しくはジルコニウムのう
ちの遷移金属Txの膜が、TiW層の上に全面付着され
る。
、約300乃至約1500人、例えば約1000Aのタ
ンタル、ニオブ、ハフニウム若しくはジルコニウムのう
ちの遷移金属Txの膜が、TiW層の上に全面付着され
る。
遷移金属の付着後、約2000乃至約10000人、例
えば2400人の金の膜が、また蒸着又は好ましくはス
パッタリングの技術により、Txの上に全面付着される
。
えば2400人の金の膜が、また蒸着又は好ましくはス
パッタリングの技術により、Txの上に全面付着される
。
この時点で、TiW−Tx−Auの複合全面付着層は、
マスク及び食刻の技術により導電成分3゜4及び5のよ
うに画成される。
マスク及び食刻の技術により導電成分3゜4及び5のよ
うに画成される。
代わりに、リフト・オフ技術を用いる場合には、全面付
着の配線は予め画成されたレジスト・マスク(例えば電
子ビーム又はフォトリングラフィ)により画成される。
着の配線は予め画成されたレジスト・マスク(例えば電
子ビーム又はフォトリングラフィ)により画成される。
これは、導電成分3,4及び5を残すことになる適当な
溶剤中で化学的に取り除かれる(リフト・オフ)。
溶剤中で化学的に取り除かれる(リフト・オフ)。
同様に、全面付着された金属複合層は、適切にパターン
化された乾式食刻マスクを用いる反応性イオン食刻によ
っても、画成できる。
化された乾式食刻マスクを用いる反応性イオン食刻によ
っても、画成できる。
いずれにしても、TiW−Tx−Auの複合配線を有す
る基板は、金と遷移金属とを相互に反応させるために加
熱又は焼成される。
る基板は、金と遷移金属とを相互に反応させるために加
熱又は焼成される。
焼成は、約300’C乃至約525℃の温度まで複合層
を加熱し、金と遷移金属の化合物即ち金属間化合物を形
成するのに十分な時間の間上記温度を保つことにより行
なわれる。
を加熱し、金と遷移金属の化合物即ち金属間化合物を形
成するのに十分な時間の間上記温度を保つことにより行
なわれる。
金を約350℃の温度まで焼成する間に、遷移金属への
金のある程度の拡散と共に、遷移金属、例えばTaの金
への主拡散が含まれると考えられている。
金のある程度の拡散と共に、遷移金属、例えばTaの金
への主拡散が含まれると考えられている。
温度が350℃を越えて上昇すると、遷移金属への金の
拡散が増加し、金がTiW障壁層近くまで堆積するTi
Wと遷移金属の界面において、金は遷移金属と金属間化
合物を形成する。
拡散が増加し、金がTiW障壁層近くまで堆積するTi
Wと遷移金属の界面において、金は遷移金属と金属間化
合物を形成する。
同時に、遷移金属はまた、金と反応して金属間化合物を
形成し、TiW層中のクラック又はピンホールを埋める
。
形成し、TiW層中のクラック又はピンホールを埋める
。
第2図に示されているように、金の金属間化合物は、遷
移金属層9内に障壁領域15及び16を形成して示され
ている。
移金属層9内に障壁領域15及び16を形成して示され
ている。
第2A図に示されているように、遷移金属層9は、約3
00人乃至約1500人の厚さの金と遷移金属の金属間
化合物層9Aと代えることもできる。
00人乃至約1500人の厚さの金と遷移金属の金属間
化合物層9Aと代えることもできる。
この金属間化合物は、適当な技術、好ましくは、例えば
金とタンタルの予め合金にされたターゲットのような物
質からRFスパッタすることにより、TiW層8の上に
形成される。
金とタンタルの予め合金にされたターゲットのような物
質からRFスパッタすることにより、TiW層8の上に
形成される。
しかしながら、蒸着即ち2つのソースからの同時付着も
金属間化合物相を準備するために用いられることは、理
解される。
金属間化合物相を準備するために用いられることは、理
解される。
金の膜10がタンタル膜の上に付着され、焼成された後
に、付着促進膜(図示されず)、例えばTa及び又はT
iWが付着され、続いて誘電体層(図示されず)例えば
5i02が付着され、電気的な絶縁層を形成し、第2レ
ベルの配線がその上に付着される。
に、付着促進膜(図示されず)、例えばTa及び又はT
iWが付着され、続いて誘電体層(図示されず)例えば
5i02が付着され、電気的な絶縁層を形成し、第2レ
ベルの配線がその上に付着される。
第3図、第3A図及び第3B図は、基本的な配線の金が
ハンダ及び又は銅と相互作用するのを防ぐために、ハン
ダ接点又はパッドの形成用の配線の適用を示している。
ハンダ及び又は銅と相互作用するのを防ぐために、ハン
ダ接点又はパッドの形成用の配線の適用を示している。
米国特許第3401055号公報及びIBM Tech
nical Discl。
nical Discl。
5ure Bulletinの”Metallurgy
Barrier for Au and Pd b
y M、 ※※Revitz et al、p、
3358、Vol、14、All、April 19
72に示されている技術を基本的に組込んだ最も簡単な
形が第3図に示されている。
Barrier for Au and Pd b
y M、 ※※Revitz et al、p、
3358、Vol、14、All、April 19
72に示されている技術を基本的に組込んだ最も簡単な
形が第3図に示されている。
このために、配線障壁20が金の層10の上に付着され
ている。
ている。
これは、順次、クロム、銅、及び金の膜の付着を含み、
金の膜の上にはハンダ層21が付着されている。
金の膜の上にはハンダ層21が付着されている。
この場合、クロムの膜はガラス5i02へ付着するため
に用いられ、クロムに対する保護障壁としては、クロム
と容易にハンダ結合する銅膜が用いられ、金の膜は銅膜
の酸化を防ぐ。
に用いられ、クロムに対する保護障壁としては、クロム
と容易にハンダ結合する銅膜が用いられ、金の膜は銅膜
の酸化を防ぐ。
第3A図では、本発明の金配線用の増強された保護は、
タンタル層22を組込むことにより提供される。
タンタル層22を組込むことにより提供される。
この層は焼成又は加熱処理の際に、金と反応して、金属
間化合物障壁領域15A及び16Aを形成する。
間化合物障壁領域15A及び16Aを形成する。
保護のさらに付加レヘルが、第3B図に示されているよ
うに、タンタル層22及び配線障壁20の間、例えば配
線障壁20のクロム膜とタンタル層22との間に、Ti
Wの付加障壁層23を含むことにより達成される。
うに、タンタル層22及び配線障壁20の間、例えば配
線障壁20のクロム膜とタンタル層22との間に、Ti
Wの付加障壁層23を含むことにより達成される。
本発明の全複合配線を評価するために、シリコン上に蒸
着された2400λAu/1000人Ta又はNb/1
000人TiW層による付着層の抵抗測定値がシリコン
上の2400λAu/1000 AT a又はNbの複
合層と比較され、障壁領域を通って拡散することによる
金の損失を測定して、焼成温度(全て1時間)での抵抗
の増加の割合(、(R%)が決められた。
着された2400λAu/1000人Ta又はNb/1
000人TiW層による付着層の抵抗測定値がシリコン
上の2400λAu/1000 AT a又はNbの複
合層と比較され、障壁領域を通って拡散することによる
金の損失を測定して、焼成温度(全て1時間)での抵抗
の増加の割合(、(R%)が決められた。
結果は次の表■に示されている。
* A u / N bは、Au/Taが反応してTa
Auを形成するよりも容易に反応してAu2Nbを形成
する。
Auを形成するよりも容易に反応してAu2Nbを形成
する。
それ故にJR%はA u / T aに関してよりもA
u/Nbに関しての方がより太きい。
u/Nbに関しての方がより太きい。
450℃の焼成後のAu/Nb/TiW及びAu/Ta
/T iWのAuger分析は、Au/Nbの反応(金
属間化合物相を形成する)が、Au/Taに対してより
もより広範囲にわたり、それ故にJR%はより大きくな
ることを示している。
/T iWのAuger分析は、Au/Nbの反応(金
属間化合物相を形成する)が、Au/Taに対してより
もより広範囲にわたり、それ故にJR%はより大きくな
ることを示している。
しかしながら、Augerのデータは、シリコンへの金
の浸透に関する配線構造間には違いがないことを示して
いる。
の浸透に関する配線構造間には違いがないことを示して
いる。
それ故に、金属間化合物相を形成するAu−Nbの反応
が金の拡散率を制限したことが推定される。
が金の拡散率を制限したことが推定される。
またAu/Ta/Siw/s i構造の拡散障壁がAu
/Ta/Si及びAu/TiW/Si構造と比較された
。
/Ta/Si及びAu/TiW/Si構造と比較された
。
蒸着されたAu:Ta:TiWの厚さの比は、約300
0λ:800人:1000人であった。
0λ:800人:1000人であった。
またAu:Ta及びAu:TiW層の厚さは、約300
0λ二SOO人及び3000☆☆λ:1000人であっ
た。
0λ二SOO人及び3000☆☆λ:1000人であっ
た。
複合層の均一な膜から成る配線がきれいにされた<10
0>シリコン基板の上に形成された。
0>シリコン基板の上に形成された。
障壁層及びシリコンとの金の反応及び相互拡散は、幾つ
かの技術により決定された。
かの技術により決定された。
即ち、(a) シート抵抗の変化(巨視的な反応)(
b)Auger分光学(相互拡散) (C) 伝送電子顕微鏡(TEM)及び走査電子顕微
鏡(SEM)(組形成及び微細構造) 以下表■は、TEMとSEM研究の結果を含む。
b)Auger分光学(相互拡散) (C) 伝送電子顕微鏡(TEM)及び走査電子顕微
鏡(SEM)(組形成及び微細構造) 以下表■は、TEMとSEM研究の結果を含む。
AuSi反応は焼成後に発見されるが、例えば刻まれた
穴(bacedPit)の形の反応ゾーンは、シリコン
において観察される。
穴(bacedPit)の形の反応ゾーンは、シリコン
において観察される。
金属膜のぎざぎざはシリコンにおける穴の上で起きる。
TEMとSEMのデータは、Au−8iの反応が500
℃(1時間)以上の加熱処理に対してはTa/TiW障
壁層により妨げられることを示している。
℃(1時間)以上の加熱処理に対してはTa/TiW障
壁層により妨げられることを示している。
Augerのデータは、TEM及びSEMの研究で用い
た試料のチップ(セクション)から得られた。
た試料のチップ(セクション)から得られた。
焼成前のAu/Ta/TiW/Si試料の複合構造体の
深さのプロフィールが第4図に示されている。
深さのプロフィールが第4図に示されている。
次の450℃1時間の焼成後、複合構造体の深さのプロ
フィール(第5図)は、Auの信号が変化しないこと、
即ちTiW−8iの界面において金の堆積がないことを
示している。
フィール(第5図)は、Auの信号が変化しないこと、
即ちTiW−8iの界面において金の堆積がないことを
示している。
これ故に、Au−8iの反応は少なくとも450℃の熱
処理に対してはTa/TiW障壁層により妨げられる。
処理に対してはTa/TiW障壁層により妨げられる。
Au/T a/T iW/S i、Au/T a/S
i。
i。
A u /N b / T i w/S i及びAu/
Nb/Siの構造のシート抵抗の測定値が第6図に示さ
れている。
Nb/Siの構造のシート抵抗の測定値が第6図に示さ
れている。
Au/Ta/Si及びAu/Nb/Siの両試料は40
0℃で極端な抵抗率の増加(Au−8iの共融反応によ
る抵抗の大きな増加)を示していることに気づく。
0℃で極端な抵抗率の増加(Au−8iの共融反応によ
る抵抗の大きな増加)を示していることに気づく。
しかしながら、Au/Ta/SiWの試料は、300℃
、350℃、400’C1450℃及び500℃で1時
間の焼成後には、全抵抗値の約30%のみ増加すること
が示された(第6図のデータを生じるために同じ膜が用
いられた)。
、350℃、400’C1450℃及び500℃で1時
間の焼成後には、全抵抗値の約30%のみ増加すること
が示された(第6図のデータを生じるために同じ膜が用
いられた)。
抵抗値の小さな増加は、Au−8i反応というよりもむ
しろAuTa相の形成(TEMより確認)によるもので
ある。
しろAuTa相の形成(TEMより確認)によるもので
ある。
Ta及びNbについてしか、金に関しての拡散障壁及び
抵抗率の安定性の利点を示さなかったが、ハフニウム及
びジルコニウムも、金と化合した時に抵抗率がTa及び
Nbと同じ位小さい金属間化合物を形成でき、Ta及び
Nbについて例証した上記のような利点は、ハフニウム
及びジルコニウムについても得ることができる。
抵抗率の安定性の利点を示さなかったが、ハフニウム及
びジルコニウムも、金と化合した時に抵抗率がTa及び
Nbと同じ位小さい金属間化合物を形成でき、Ta及び
Nbについて例証した上記のような利点は、ハフニウム
及びジルコニウムについても得ることができる。
第1図乃至第3図は、接点構造の製造における段階の他
に、本発明の種々の配線の適用を示す概略断面図である
。 第2A図は、第2図の構造の実施例を変えたものである
。 第3A図及び第3B図は、第3図の接点構造の別の実施
例を示すものである。 第4図乃至第6図は、本発明の評価において得られたデ
ータを示すグラフである。 1・・・・・・基板、2・・・・・・誘電体層、8・・
・・・・TiW層、9・・・・・・遷移金属層、10・
・・・・・金の層、15,16・・・・・・障壁領域。
に、本発明の種々の配線の適用を示す概略断面図である
。 第2A図は、第2図の構造の実施例を変えたものである
。 第3A図及び第3B図は、第3図の接点構造の別の実施
例を示すものである。 第4図乃至第6図は、本発明の評価において得られたデ
ータを示すグラフである。 1・・・・・・基板、2・・・・・・誘電体層、8・・
・・・・TiW層、9・・・・・・遷移金属層、10・
・・・・・金の層、15,16・・・・・・障壁領域。
Claims (1)
- 1 半導体基板に隣接しチタン及びタングステンの合金
より成る接点層と、タンタル、ニオブ、ハフニウム及び
ジルコニウムのうちのいずれか1つの遷移金属と金との
金属間化合物より成る障壁領域を含む上記接点層上の障
壁層と、上記障壁層上の金の層とを含む接点構造体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/072,706 US4300149A (en) | 1979-09-04 | 1979-09-04 | Gold-tantalum-titanium/tungsten alloy contact for semiconductor devices and having a gold/tantalum intermetallic barrier region intermediate the gold and alloy elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637672A JPS5637672A (en) | 1981-04-11 |
| JPS5846192B2 true JPS5846192B2 (ja) | 1983-10-14 |
Family
ID=22109271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55081507A Expired JPS5846192B2 (ja) | 1979-09-04 | 1980-06-18 | 接点構造体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4300149A (ja) |
| EP (1) | EP0024572B1 (ja) |
| JP (1) | JPS5846192B2 (ja) |
| CA (1) | CA1140682A (ja) |
| DE (1) | DE3071978D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874084A (ja) * | 1981-10-29 | 1983-05-04 | Fujitsu Ltd | 半導体装置 |
| JPS5974668A (ja) * | 1982-09-20 | 1984-04-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路接点構造体 |
| EP0111364B1 (en) * | 1982-12-08 | 1989-03-08 | Koninklijke Philips Electronics N.V. | A semiconductor device comprising at least one schottkytype rectifier having controllable barrier height |
| US4486946A (en) * | 1983-07-12 | 1984-12-11 | Control Data Corporation | Method for using titanium-tungsten alloy as a barrier metal in silicon semiconductor processing |
| US4539434A (en) * | 1983-07-14 | 1985-09-03 | At&T Technologies, Inc. | Film-type electrical substrate circuit device and method of forming the device |
| WO1985003168A1 (en) * | 1984-01-12 | 1985-07-18 | Advanced Micro Devices, Inc. | Non-linear load element for memory cell |
| US4614961A (en) * | 1984-10-09 | 1986-09-30 | Honeywell Inc. | Tunable cut-off UV detector based on the aluminum gallium nitride material system |
| DE3581720D1 (de) * | 1984-12-19 | 1991-03-14 | Fairchild Camera Instr Co | Verfahren zum befestigen von plaettchen. |
| DE3610709A1 (de) * | 1986-03-29 | 1987-10-08 | Philips Patentverwaltung | Verfahren zum herstellen von halbleiter-bauelementen |
| US4734073A (en) * | 1986-10-10 | 1988-03-29 | The United States Of America As Represented By The Secretary Of The Army | Method of making a thermionic field emitter cathode |
| US4953003A (en) * | 1987-05-21 | 1990-08-28 | Siemens Aktiengesellschaft | Power semiconductor device |
| US4998158A (en) * | 1987-06-01 | 1991-03-05 | Motorola, Inc. | Hypoeutectic ohmic contact to N-type gallium arsenide with diffusion barrier |
| JPH07109830B2 (ja) * | 1990-10-22 | 1995-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 薄膜積層体における障壁の改良 |
| JP2533414B2 (ja) * | 1991-04-09 | 1996-09-11 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| US5164615A (en) * | 1991-06-03 | 1992-11-17 | Microsemi Corp. | Method and apparatus for zero temperature coefficient reference voltage devices |
| MY115336A (en) * | 1994-02-18 | 2003-05-31 | Ericsson Telefon Ab L M | Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold |
| EP0761015B1 (en) * | 1995-03-20 | 2000-01-05 | Koninklijke Philips Electronics N.V. | Semiconductor device of the type sealed in glass comprising a semiconductor body connected to slugs by means of a silver-aluminium bonding layer |
| US5708302A (en) * | 1995-04-26 | 1998-01-13 | Symetrix Corporation | Bottom electrode structure for dielectric capacitors |
| US20040137158A1 (en) * | 2003-01-15 | 2004-07-15 | Kools Jacques Constant Stefan | Method for preparing a noble metal surface |
| RU2250533C1 (ru) * | 2003-11-06 | 2005-04-20 | ГОУ Московский государственный институт электронной техники (технический университет) | Способ изготовления полупроводникового прибора |
| US20060108672A1 (en) * | 2004-11-24 | 2006-05-25 | Brennan John M | Die bonded device and method for transistor packages |
| JP2007048878A (ja) | 2005-08-09 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| KR20220124630A (ko) | 2021-03-02 | 2022-09-14 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 및 산소를 포함한 층을 형성하기 위한 방법 및 시스템 |
| TW202249067A (zh) * | 2021-03-02 | 2022-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於形成包含釩及氮的層之方法及系統 |
| KR20220124103A (ko) | 2021-03-02 | 2022-09-13 | 에이에스엠 아이피 홀딩 비.브이. | 갭을 충진하기 위한 방법 및 시스템 |
| TW202348832A (zh) | 2022-05-03 | 2023-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 氣相沉積製程、用氧化釩填充在基材上的間隙之方法、形成間隙填充層之方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3640812A (en) * | 1970-09-02 | 1972-02-08 | Rca Corp | Method of making electrical contacts on the surface of a semiconductor device |
| US3769688A (en) * | 1972-04-21 | 1973-11-06 | Rca Corp | Method of making an electrically-insulating seal between a metal body and a semiconductor device |
| US3900944A (en) * | 1973-12-19 | 1975-08-26 | Texas Instruments Inc | Method of contacting and connecting semiconductor devices in integrated circuits |
| US4015175A (en) * | 1975-06-02 | 1977-03-29 | Texas Instruments Incorporated | Discrete, fixed-value capacitor |
| DE2613759C3 (de) * | 1976-03-31 | 1981-01-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Herstellen eines mehrschichtigen MetaUanschluBkontaktes für ein Halbleiterbauelement |
| JPS5353256A (en) * | 1976-10-25 | 1978-05-15 | Mitsubishi Electric Corp | Semiconductor device |
| US4141020A (en) * | 1976-12-29 | 1979-02-20 | International Business Machines Corporation | Intermetallic aluminum-transition metal compound Schottky contact |
| US4171528A (en) * | 1977-06-13 | 1979-10-16 | International Telephone And Telegraph Corporation | Solderable zener diode |
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| US4166279A (en) * | 1977-12-30 | 1979-08-28 | International Business Machines Corporation | Electromigration resistance in gold thin film conductors |
| US4179533A (en) * | 1978-04-25 | 1979-12-18 | The United States Of America As Represented By The Secretary Of The Navy | Multi-refractory films for gallium arsenide devices |
| US4214256A (en) * | 1978-09-08 | 1980-07-22 | International Business Machines Corporation | Tantalum semiconductor contacts and method for fabricating same |
-
1979
- 1979-09-04 US US06/072,706 patent/US4300149A/en not_active Expired - Lifetime
-
1980
- 1980-06-18 JP JP55081507A patent/JPS5846192B2/ja not_active Expired
- 1980-07-14 CA CA000356143A patent/CA1140682A/en not_active Expired
- 1980-07-31 DE DE8080104532T patent/DE3071978D1/de not_active Expired
- 1980-07-31 EP EP80104532A patent/EP0024572B1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5637672A (en) | 1981-04-11 |
| EP0024572A2 (de) | 1981-03-11 |
| EP0024572A3 (en) | 1983-07-20 |
| US4300149A (en) | 1981-11-10 |
| EP0024572B1 (de) | 1987-06-10 |
| CA1140682A (en) | 1983-02-01 |
| DE3071978D1 (en) | 1987-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5846192B2 (ja) | 接点構造体 | |
| US4998157A (en) | Ohmic contact to silicon substrate | |
| US5656860A (en) | Wiring structure for semiconductor device and fabrication method therefor | |
| US4507852A (en) | Method for making a reliable ohmic contact between two layers of integrated circuit metallizations | |
| JPS63301548A (ja) | 半導体装置の製造方法 | |
| US3918149A (en) | Al/Si metallization process | |
| JPH03214717A (ja) | 電気的セラミック酸化物装置用電極 | |
| Garceau et al. | TiN as a diffusion barrier in the Ti-Pt-Au beam-lead metal system | |
| JPS61142739A (ja) | 半導体装置の製造方法 | |
| US3654526A (en) | Metallization system for semiconductors | |
| US5656542A (en) | Method for manufacturing wiring in groove | |
| JPS6318342B2 (ja) | ||
| US4745089A (en) | Self-aligned barrier metal and oxidation mask method | |
| US5500559A (en) | Semiconductor device and method for manufacturing the same | |
| JPH08330427A (ja) | 半導体素子の配線形成方法 | |
| JPS59175726A (ja) | 半導体装置の製造方法 | |
| JP2000124310A (ja) | 半導体装置およびその製造方法 | |
| JPH10214833A (ja) | 半導体装置用配線構造及びその製造方法 | |
| KR100331541B1 (ko) | 금속막 배선 형성 방법 | |
| KR960000703B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS5848459A (ja) | 半導体装置 | |
| JPH0427710B2 (ja) | ||
| JP3017810B2 (ja) | 半導体装置の製造方法 | |
| JPS63147346A (ja) | 半導体集積回路装置 | |
| JP2941841B2 (ja) | 合金配線の形成方法 |