JPS5849103B2 - Thyristor gate circuit - Google Patents
Thyristor gate circuitInfo
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- JPS5849103B2 JPS5849103B2 JP51071599A JP7159976A JPS5849103B2 JP S5849103 B2 JPS5849103 B2 JP S5849103B2 JP 51071599 A JP51071599 A JP 51071599A JP 7159976 A JP7159976 A JP 7159976A JP S5849103 B2 JPS5849103 B2 JP S5849103B2
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Description
【発明の詳細な説明】
この発明はサイリ,スタのゲート回路、特にサイリスク
のターンオフ時間を短かくすることができるサイリスク
のゲート回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a gate circuit for a thyristor and a star, and particularly to a thyrisk gate circuit capable of shortening the turn-off time of a thyristor.
最近サイリスクがより高周波のインバータ装置に使用さ
れるようになるにつれ、より短いターンオフ時間のサイ
リスクが要望されている。Recently, as thylisks have come to be used in higher frequency inverter devices, there has been a demand for cylisks with shorter turn-off times.
この目的で特に設計、製作されたサイリスクには、ゲー
ト・陰極間に逆電圧を印加することにより、そのターン
オフ時間を短くできるものがある。Some silices specifically designed and manufactured for this purpose can shorten their turn-off time by applying a reverse voltage between the gate and the cathode.
第1図は、このようなサイリスクのターンオフ時間とゲ
ート・陰極間電圧との関係を示したもので、この第1図
より、サイリスクのターンオフ時に、ゲート・陰極間に
逆電圧を印加することによりターンオフ時間を大幅に短
くできることが理解される。Figure 1 shows the relationship between the turn-off time of Cyrisk and the voltage between the gate and cathode.From this figure, it can be seen that by applying a reverse voltage between the gate and cathode when turning off Cyrisk, It is understood that the turn-off time can be significantly reduced.
この発明はこのような点に鑑みてなされたものであって
、サイリスタのターンオフ時間を容易に短かくすること
ができる簡単で良好なサイリスタのゲート回路を提供す
るものである。The present invention has been made in view of these points, and it is an object of the present invention to provide a simple and good thyristor gate circuit that can easily shorten the turn-off time of the thyristor.
以下、この発明の諸実施例を第2図乃至第5図に基づい
て詳しく説明する。Embodiments of the present invention will be described in detail below with reference to FIGS. 2 to 5.
第2図はこの発明の一実施例の回路構成を示すものであ
って、第2図において、1はサイリスク、2はサイリス
タ1にゲートトリガ信号を印加するための第1のトラン
ジスタ、3はサイリスタ1のゲート・陰極間に逆電圧を
印加するための第2のトランジスタ、4はサイリスタ1
にゲートトリガが信号を印加するための第1の直流電源
、5はサイリスタ1のゲート・陰極間に逆電圧を印加す
るための第2の直流電源、6はパルス発生器、γはトラ
ンジスタ3のベース・エミツタ間に逆電圧を印加するた
めの抵抗8,10は整流ダイオード、9,11は抵抗で
あり、前記第1のトランジスタ2と第1の直流電源4で
第1の回路を形成し、前記第2のトランジスタ3、第2
の直流電源5、抵抗9、整流ダイオード10および抵抗
11で第2の回路を形成し、抵抗7と整流ダイオード8
で第3の回路を形成するように構成されている。FIG. 2 shows a circuit configuration of an embodiment of the present invention. In FIG. 2, 1 is a thyristor, 2 is a first transistor for applying a gate trigger signal to the thyristor 1, and 3 is a thyristor. 1 is a second transistor for applying a reverse voltage between the gate and cathode; 4 is a thyristor 1;
5 is the first DC power supply for applying a gate trigger signal, 5 is the second DC power supply for applying a reverse voltage between the gate and cathode of thyristor 1, 6 is a pulse generator, and γ is the transistor 3's Resistors 8 and 10 for applying a reverse voltage between the base and emitter are rectifier diodes, 9 and 11 are resistors, and the first transistor 2 and the first DC power supply 4 form a first circuit, the second transistor 3, the second
A second circuit is formed by a DC power supply 5, a resistor 9, a rectifier diode 10, and a resistor 11, and a resistor 7 and a rectifier diode 8
The circuit is configured to form a third circuit.
次にこの発明に係るサイリスクのゲート回路の動作を第
3図の信号波形と共に説明する。Next, the operation of the Cyrisk gate circuit according to the present invention will be explained with reference to the signal waveforms shown in FIG.
いま、第3図に示す時間t1にパルス発生器6より第1
のトランジスタ2のベースに電流を供給すると、第1の
トランジスタ2は第3図aに示すようにターンオフし、
第1の直流電源4、抵抗7、整流ダイオード8、サイリ
スタ1のゲート、サイリスタ1の陰極、第1のトランジ
スタ2から成る閉ループに電流が流れる。Now, at time t1 shown in FIG.
When a current is supplied to the base of the first transistor 2, the first transistor 2 turns off as shown in FIG.
A current flows through a closed loop consisting of the first DC power supply 4 , the resistor 7 , the rectifier diode 8 , the gate of the thyristor 1 , the cathode of the thyristor 1 , and the first transistor 2 .
このとき、抵抗9,11にも電流が流れるが、これらの
抵抗を大きく選ぶことにより、この電流は上記の閉ルー
プに流れる電流よりも十分小さな値とすることができる
。At this time, current also flows through the resistors 9 and 11, but by selecting these resistors to be large, this current can be made to a value sufficiently smaller than the current flowing through the closed loop.
第1のトランジスタ2がオン状態にある時は、抵抗7と
整流ダイオード8の電圧降下により第2のトランジスタ
3のベース・エミツタ間は逆バイアスされるので、第2
のトランジスタ3は第3図bに示すようにオフ状態にあ
る。When the first transistor 2 is in the on state, the base and emitter of the second transistor 3 are reverse biased due to the voltage drop across the resistor 7 and the rectifier diode 8.
The transistor 3 is in an off state as shown in FIG. 3b.
この結果サイリスク1のゲート・陰極間には第3図Cに
示すような順方向電圧が発生する。As a result, a forward voltage as shown in FIG. 3C is generated between the gate and cathode of Cyrisk 1.
次に第3図に示す時間t2で、パルス発生器6の電流が
遮断されると、第1のトランジスタ2は第3図aに示す
ようにオフ状態となり、サイリスタ1のゲート電流は流
れなくなる。Next, at time t2 shown in FIG. 3, when the current of the pulse generator 6 is cut off, the first transistor 2 is turned off as shown in FIG. 3a, and the gate current of the thyristor 1 no longer flows.
このため、抵抗7と整流ダイオード8に流れる電圧降下
による第2のトランジスタ3のベース・エミツタ間の逆
バイアス電圧は零となる。Therefore, the reverse bias voltage between the base and emitter of the second transistor 3 due to the voltage drop flowing through the resistor 7 and the rectifier diode 8 becomes zero.
すると第2の直流電源5より、抵抗11及びサイリスタ
1の陰極・ゲート、第2のトランジスタ3のエミツタ・
ベース、抵抗9、整流ダイオード10を通して第2のト
ランジスタ3にベース電流が流れ、第2のトランジスタ
3は第3図bに示すようにオン状態となる。Then, the second DC power supply 5 supplies the resistor 11, the cathode/gate of the thyristor 1, and the emitter/gate of the second transistor 3.
A base current flows to the second transistor 3 through the base, the resistor 9, and the rectifier diode 10, and the second transistor 3 is turned on as shown in FIG. 3b.
このため、サイリスタ1の陰極・ゲート間に第3図Cに
示すように逆電圧が印加される。Therefore, a reverse voltage is applied between the cathode and the gate of the thyristor 1 as shown in FIG. 3C.
次に第3図に示す時間t3において、第1のトランジス
タ2のベースにパルス発生器6より信号を印加してオン
状態とすれば、上述と同様にサイリスタ1のゲートに電
流が通電され、第2のトランジスタ3はオフ状態となる
。Next, at time t3 shown in FIG. 3, if a signal is applied from the pulse generator 6 to the base of the first transistor 2 to turn it on, a current is applied to the gate of the thyristor 1 in the same manner as described above, and the first transistor 2 is turned on. The second transistor 3 is turned off.
従って、サイリスクのゲートに順方向の電流が通電され
、逆電圧は印加されない。Therefore, a forward current is applied to the gate of the cyrisk, and no reverse voltage is applied.
従って、第1のトランジスタ2をオンオフすることによ
り、サイリスタ1のゲート陰極間には、第3図Cに示す
ように順方向電圧及び逆電圧を印加することができる。Therefore, by turning on and off the first transistor 2, a forward voltage and a reverse voltage can be applied between the gate and cathode of the thyristor 1 as shown in FIG. 3C.
第4図は、この発明に係るサイリスタのゲート回路をイ
ンバータ回路へ適用した場合の、動作波形を示すもので
、第4図において、第4図aおよびbはそれぞれインバ
ータ回路のサイリスクの陽?電流及び陽極電圧波形であ
り、第4図Cはそのサイリスタのゲート・陰極間に印加
される電圧波形である。FIG. 4 shows operating waveforms when the thyristor gate circuit according to the present invention is applied to an inverter circuit. The current and anode voltage waveforms are shown, and FIG. 4C is the voltage waveform applied between the gate and cathode of the thyristor.
第4図に示す時間t1〜t1は第2図に示す第1のトラ
ンジスタ2がオン、第2のトランジスタ3がオフしてお
り、時間t1〜tl4は第1のトランジスタ2がオフ、
第2のトランジスタ3がオンしている。During the time t1 to t1 shown in FIG. 4, the first transistor 2 shown in FIG. 2 is on and the second transistor 3 is off, and during the time t1 to tl4, the first transistor 2 is off.
The second transistor 3 is on.
このように時間t1において第1のトランジスタ2のオ
ンにより、サイリスクのゲート・トリガ信号が印加され
る。In this way, at time t1, the first transistor 2 is turned on, thereby applying the Cyrisk gate trigger signal.
時間t1においては第2のトランジスタ3のオンにより
、サイリスタのゲート・陰極間に逆電圧を印加し前述し
たようなターンオフ時間を短くする効果を得ている。At time t1, the second transistor 3 is turned on, thereby applying a reverse voltage between the gate and cathode of the thyristor, thereby achieving the effect of shortening the turn-off time as described above.
第4図において、サイリスクの陽極・陰極間に逆電圧が
印加される期間はtl2〜tl3であるが、この期間が
サイリスクのターンオフ時間よりも長くするようにすれ
ば、このインバータ回路は安全に動作する。In Fig. 4, the period during which the reverse voltage is applied between the anode and cathode of the Cylisk is from tl2 to tl3, but if this period is made longer than the turn-off time of the Cylisk, this inverter circuit will operate safely. do.
第5図は、この発明の他の実施例の回路構成を示すもの
で、第2図の実施例と相違する点は第2図でPNP形が
用いられた第2のトランジスタ3としてNPN形のトラ
ンジスタを用いたことで、これに伴なう部品配置の変更
以外はほぼ同一なので、その動作の説明は省略する。FIG. 5 shows a circuit configuration of another embodiment of the present invention, and the difference from the embodiment of FIG. 2 is that the second transistor 3, in which the PNP type was used in FIG. Due to the use of transistors, they are almost the same except for the accompanying change in component arrangement, so a description of their operation will be omitted.
以上の説明から明らかなように、この発明によれば、サ
イリスクのターンオフ時、サイリスクのゲート・陰極間
に逆電圧を印加できるように構成することにより、サイ
リスクのターンオフ時間を容易に短かくすることができ
、高周波領域でも使用可能な簡単で性能のよいサイリス
クのゲート回路を得ることができる。As is clear from the above description, according to the present invention, the turn-off time of the Cyrisk can be easily shortened by being configured such that a reverse voltage can be applied between the gate and cathode of the Cyrisk when the Cyrisk is turned off. This makes it possible to obtain a simple and high performance Sirisk gate circuit that can be used even in the high frequency range.
第1図はサイリスクのゲート・陰極間電圧対クーンオフ
時間の特性を示す図、第2図はこの発明の一実施例を示
す回路構成図、第3図は第2図を説明するための信号波
形図、第4図はこの発明をインバータ回路に応用した場
合のサイリスクの動作を示す信号波形図、第5図はこの
発明の他の実施例を示す回路構成図である。
図中、1はサイリスク、2は第1のトランジスタ、3は
第2のトランジスタ、4は第1の直流電源、5は第2の
直流電源、6はパルス発生器、7,9,11は抵抗、8
.10は整流ダイオードである。
なお、図中、同一符号はそれぞれ同一または相当部分を
示す。Fig. 1 is a diagram showing the characteristics of Cyrisk's gate-cathode voltage versus Kuhn-off time, Fig. 2 is a circuit configuration diagram showing an embodiment of the present invention, and Fig. 3 is a signal waveform to explain Fig. 2. FIG. 4 is a signal waveform diagram showing the operation of Cyrisk when the present invention is applied to an inverter circuit, and FIG. 5 is a circuit configuration diagram showing another embodiment of the present invention. In the figure, 1 is Cyrisk, 2 is the first transistor, 3 is the second transistor, 4 is the first DC power supply, 5 is the second DC power supply, 6 is the pulse generator, 7, 9, and 11 are resistors. , 8
.. 10 is a rectifier diode. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
と第1の直流電源との直列接続をサイリスクのゲート陰
極間に与え、前記サイリスタにゲートトリガ信号として
順方向電圧を印加する第1の回路と、前記第1のトラン
ジスタのオフでオン状態となる第2のトランジスタと第
2の直流電源との直列接続を前記サイリスクのゲート陰
極間に与え前記サイリスクに逆電圧を印加する第2の回
路と、前記第2のトランジスタのペースエミツタ間に接
続され前記第1のトランジスタのオンでゲートトリガ信
号として前記サイリスクに順方向電圧を印加している間
前記第2のトランジスタをオフ状態にして逆電圧印加を
抑制するのに与えられ整流ダイオードと抵抗の直列接続
よりなる第3の回路とを備えることを特徴とするサイリ
スクのゲート回路。1. A first circuit that connects a first transistor turned on by a pulse generator and a first DC power supply in series between the gate cathode of the thyristor and applies a forward voltage to the thyristor as a gate trigger signal; , a second circuit that connects a second transistor that is turned on when the first transistor is turned off and a second DC power supply in series between the gate cathode of the cyrisk, and applies a reverse voltage to the thyrisk; The second transistor is connected between the pace emitters of the second transistor, and when the first transistor is turned on, a forward voltage is applied to the silicon risk as a gate trigger signal, while the second transistor is turned off to suppress the application of a reverse voltage. and a third circuit consisting of a series connection of a rectifying diode and a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071599A JPS5849103B2 (en) | 1976-06-16 | 1976-06-16 | Thyristor gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071599A JPS5849103B2 (en) | 1976-06-16 | 1976-06-16 | Thyristor gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153655A JPS52153655A (en) | 1977-12-20 |
| JPS5849103B2 true JPS5849103B2 (en) | 1983-11-01 |
Family
ID=13465273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51071599A Expired JPS5849103B2 (en) | 1976-06-16 | 1976-06-16 | Thyristor gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5849103B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107634A (en) * | 1980-12-24 | 1982-07-05 | Matsushita Electric Ind Co Ltd | Switching circuit |
| JPS6399616A (en) * | 1986-03-24 | 1988-04-30 | Matsushita Electric Works Ltd | Solid relay and its manufacturing method |
-
1976
- 1976-06-16 JP JP51071599A patent/JPS5849103B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153655A (en) | 1977-12-20 |
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