JPS588767B2 - リニア増幅回路 - Google Patents
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Description
【発明の詳細な説明】
本発明は演算増幅回路のリニアアンプとして適したリニ
ア増幅回路に関する。
ア増幅回路に関する。
従来の演算増幅回路（オペアンプ）としては、バイポー
ラ型トランジスタで形成したバイポーラ型オペアンプ、
バイポーラとＭＯＳの混合型のもの等があるが、全ＭＯ
Ｓ型のオペアンプは未だ市販されていない。
ラ型トランジスタで形成したバイポーラ型オペアンプ、
バイポーラとＭＯＳの混合型のもの等があるが、全ＭＯ
Ｓ型のオペアンプは未だ市販されていない。
全ＭＯＳ型のオペアンプとした場合には、次のような利
点が具備される。
点が具備される。
（イ）バイポーラ型の場合、トランジスタのＶＢＥ（ベ
ース、エミツタ間電圧）及びｈＦＥ （電流増幅率）は
温度依存性が犬で、その上電流の温度係数が正であるた
め、熱暴走しやすいが、ＭＯＳトランジスタは電流の温
度係数が零になる領域があり、たとえその領域から外れ
たとしても、飽和領域で動作する限り電流の温度係数が
負であるため、熱暴走することはない。
ース、エミツタ間電圧）及びｈＦＥ （電流増幅率）は
温度依存性が犬で、その上電流の温度係数が正であるた
め、熱暴走しやすいが、ＭＯＳトランジスタは電流の温
度係数が零になる領域があり、たとえその領域から外れ
たとしても、飽和領域で動作する限り電流の温度係数が
負であるため、熱暴走することはない。
（ロ）バイポーラ型の場合、或る程度大きな入力バイア
ス電流が切要であるが、ＭＯＳトランジスタの場合、絶
縁ゲート型で入力インピーダンスが非常に高いため、入
力バイアス電流はＰＡ（ピコアンペア）オーダの非常に
小さい値で済む。
ス電流が切要であるが、ＭＯＳトランジスタの場合、絶
縁ゲート型で入力インピーダンスが非常に高いため、入
力バイアス電流はＰＡ（ピコアンペア）オーダの非常に
小さい値で済む。
（ハ）バイポーラ型に比較して、ＭＯＳトランジスタは
集積回路化しやすく、小さなチップ面積でオペアンプを
構成することができる。
集積回路化しやすく、小さなチップ面積でオペアンプを
構成することができる。
一方、ＭＯＳトランジスタを用いた場合の欠点としでは
、そのＶｔｈ（閾値電圧）が製造の段階でばらつくため
、入力オフセット電圧が大きくなりがちであることがあ
げられる。
、そのＶｔｈ（閾値電圧）が製造の段階でばらつくため
、入力オフセット電圧が大きくなりがちであることがあ
げられる。
一般に差動増幅回路（差動アンプ）の入力と出力の関係
は次式で表わされる。
は次式で表わされる。
Ｖｏ１＝Ｋ （ ＶＨ − Ｖ（−） ｝＋ＶＢここで
Ｖ。
Ｖ。
１は差動アンプの出力電圧、Ｋは差動アンプの利得、Ｖ
（＋）は非反転入力電圧、Ｖ（−）は反転入力電圧、Ｖ
ＢはＶ（＋）＝Ｖ（−）の時の差動アツプの出力電圧で
あり、この電圧ＶＢは電源電圧に応じて定まってくる。
（＋）は非反転入力電圧、Ｖ（−）は反転入力電圧、Ｖ
ＢはＶ（＋）＝Ｖ（−）の時の差動アツプの出力電圧で
あり、この電圧ＶＢは電源電圧に応じて定まってくる。
即ち理想的な差動アンプにおいては、Ｖ（＋）＝Ｖ（−
）の時、出力電圧Ｖ０１は定値ＶＢに定まっているはず
である。
）の時、出力電圧Ｖ０１は定値ＶＢに定まっているはず
である。
ところがＶ（＋）＝Ｖ（−）がどのようなレベルをとる
かにより、例えば２ボルトである場合と３ボルトである
場合とでは、Ｖ０１のレベルが異なってくるのが通常で
ある。
かにより、例えば２ボルトである場合と３ボルトである
場合とでは、Ｖ０１のレベルが異なってくるのが通常で
ある。
即ち入力Ｖ（＋）を基準電圧として一定と考えた場合、
差動アンプは入力Ｖ（−）に対するリニア増幅回路（リ
ニアアンプ）と考えられるが、Ｖ（＋）の設定によりＶ
０１電位が変化するため、結局Ｖ（＋）によって差動ア
ンプの回路閾値電圧（回路Ｖｔｈ）が変化すると云える
。
差動アンプは入力Ｖ（−）に対するリニア増幅回路（リ
ニアアンプ）と考えられるが、Ｖ（＋）の設定によりＶ
０１電位が変化するため、結局Ｖ（＋）によって差動ア
ンプの回路閾値電圧（回路Ｖｔｈ）が変化すると云える
。
ここで差動アンプの回路Ｖｔｈとは、Ｖ（＋）＝Ｖ（−
）の時の出力電圧Ｖｏ１と考えてよく、このＶ０１は次
段のリニアアンプの入出力將性の高利得増幅可能領域の
中心にくることが好ましい。
）の時の出力電圧Ｖｏ１と考えてよく、このＶ０１は次
段のリニアアンプの入出力將性の高利得増幅可能領域の
中心にくることが好ましい。
差動アンプの回路Ｖｔｈが変化した場合、次段のリニア
アンプの回路Ｖｔｈが常に一定であるとすると、Ｖ（＋
）の設定いかんによってＶｏ１の直流レベルがリニアア
ンプの回路Ｖｔｈに一致せず、Ｖ０１の微少な変化をと
らえることができない領域でＶ０１が入力されるため、
実効的にオペアンプの電圧利得が低下してしまうことに
なる。
アンプの回路Ｖｔｈが常に一定であるとすると、Ｖ（＋
）の設定いかんによってＶｏ１の直流レベルがリニアア
ンプの回路Ｖｔｈに一致せず、Ｖ０１の微少な変化をと
らえることができない領域でＶ０１が入力されるため、
実効的にオペアンプの電圧利得が低下してしまうことに
なる。
ここで次段のリニアアンプの回路Ｖｔｈとは、リニアア
ンプ回路の入力電圧ＶＩＮと出力電圧ＶｏｕｔがＶ■Ｎ
＝Ｖｏｕ１の時の該電圧ＶＩＮまたはＶｏｕｔと考える
ことができ、ここで利得大となる。
ンプ回路の入力電圧ＶＩＮと出力電圧ＶｏｕｔがＶ■Ｎ
＝Ｖｏｕ１の時の該電圧ＶＩＮまたはＶｏｕｔと考える
ことができ、ここで利得大となる。
従ってオペアンプのダイナミックレンジ（動作入力電圧
範囲）を広げるためには、差動アンプの出力直流レベル
とリニアアンプの回路ｖｔｈとを極力近づけるようにす
ることが必要である。
範囲）を広げるためには、差動アンプの出力直流レベル
とリニアアンプの回路ｖｔｈとを極力近づけるようにす
ることが必要である。
本発明は上記事情に鑑みてなされたもので、入力直流レ
ベルに対し回路Ｖｔｈが追従して変化し得る構成とする
ことにより、高利得化されたリニア増幅回路を提供しよ
うとするものである。
ベルに対し回路Ｖｔｈが追従して変化し得る構成とする
ことにより、高利得化されたリニア増幅回路を提供しよ
うとするものである。
以下図面を参照して本発明の実施例を説明する。
第１図はオペアンプの構成を示すブロック図である。
図において１は反転入力Ｖ（−）、非反転入力Ｖ（＋）
を入力とする差動アンプであり、リニアアンプ２は差動
アンプ１の出力を増幅し、バツファ回路３はリニアアン
プ出力Ｖ。
を入力とする差動アンプであり、リニアアンプ２は差動
アンプ１の出力を増幅し、バツファ回路３はリニアアン
プ出力Ｖ。
２をＶ。３として回路外へ導出する。
リニアアンプ２の回路ｖ１ｈ補償回路４は、差動アンプ
１の入力Ｖ （−）Ｖ（＋）を入力とするリニアアンプ
として動作し、その出力ｖｃでリニアアンプ２の回路Ｖ
ｔｈを調整し、Ｖ（＋），Ｖ（−）の設定いかんを問わ
ず一定電圧利得でオペアンプを動作させる。
１の入力Ｖ （−）Ｖ（＋）を入力とするリニアアンプ
として動作し、その出力ｖｃでリニアアンプ２の回路Ｖ
ｔｈを調整し、Ｖ（＋），Ｖ（−）の設定いかんを問わ
ず一定電圧利得でオペアンプを動作させる。
第２図は第１図の回路の具体例である。
なお本回路は集積回路で同一半導体基体に形成されたも
のであり、使用ＭＯＳトランジスタは全てエンハンスメ
ント型である。
のであり、使用ＭＯＳトランジスタは全てエンハンスメ
ント型である。
即ち差動アンプ部１において、ｖＤ礪位供給端１１とＶ
ＳＳ電位供給端１２との間に、飽和領域で動作するＰチ
ャネル型ＭＯＳトランジスタＴｒ１、Ｎチャネル型負荷
ＭＯＳトランジスタＴｒ２を直列接続し、トランジスタ
Ｔｒ２のゲートをＶＤＤ電位供給端１１に接続し、トラ
ンジスタＴｒ１のゲートを自己のドレイン端に接続して
ここから一定電圧を得ている。
ＳＳ電位供給端１２との間に、飽和領域で動作するＰチ
ャネル型ＭＯＳトランジスタＴｒ１、Ｎチャネル型負荷
ＭＯＳトランジスタＴｒ２を直列接続し、トランジスタ
Ｔｒ２のゲートをＶＤＤ電位供給端１１に接続し、トラ
ンジスタＴｒ１のゲートを自己のドレイン端に接続して
ここから一定電圧を得ている。
また端子１１，１２間には、定電流源用のＰチャ木レ型
ＭＯＳトランジスタＴ，、Ｐチャネル型の入力段トラン
ジスタＴ，４、Ｎチャネル型の負荷ＭＯＳトランジスタ
Ｔ，６，Ｔ，８が直列接続され、また上記トランジスタ
Ｔｒ３のドレイン端と端子１２との間には、Ｐチャネル
型の入力段トランジスタＴｒ５、Ｎチャネル型の負荷Ｍ
ＯＳトランジスタＴ，，Ｔｒ，が直列接続されている。
ＭＯＳトランジスタＴ，、Ｐチャネル型の入力段トラン
ジスタＴ，４、Ｎチャネル型の負荷ＭＯＳトランジスタ
Ｔ，６，Ｔ，８が直列接続され、また上記トランジスタ
Ｔｒ３のドレイン端と端子１２との間には、Ｐチャネル
型の入力段トランジスタＴｒ５、Ｎチャネル型の負荷Ｍ
ＯＳトランジスタＴ，，Ｔｒ，が直列接続されている。
１・ランジスタＴｒ３のゲートはトランジスタＴ，１の
ドレイン端に接続され、トランジスタＴｒ４のゲートは
反転入力Ｖ（−）の供給端１３、トランジスタＴ，５の
ゲートは非反転入力Ｖ（＋）の供給端１４に接続される
。
ドレイン端に接続され、トランジスタＴｒ４のゲートは
反転入力Ｖ（−）の供給端１３、トランジスタＴ，５の
ゲートは非反転入力Ｖ（＋）の供給端１４に接続される
。
トランジスタＴｒ４，Ｔｒ５のドレイン端は、差動アン
プ１のカットオフ周波数を下げるための位相補償用結合
容量Ｃを介して相接続され、また負荷トランジスタＴｒ
６〜Ｔｒ９の？ートはトランジスタＴｒ４のドレイン端
に共通接続されている。
プ１のカットオフ周波数を下げるための位相補償用結合
容量Ｃを介して相接続され、また負荷トランジスタＴｒ
６〜Ｔｒ９の？ートはトランジスタＴｒ４のドレイン端
に共通接続されている。
また回路Ｖｔｈ補償回路４において、端子１１，１２間
には、定市流源用Ｐチャネル型トランジスタＴｒｌＯ、
Ｎチャネル型ＭＯＳトランジスタＴｒ１１とＴｒ１の並
列回路、飽和領域で動作するＮチャネル型負荷ＭＯＳト
ランジスタＴ，１３が直列接続されている。
には、定市流源用Ｐチャネル型トランジスタＴｒｌＯ、
Ｎチャネル型ＭＯＳトランジスタＴｒ１１とＴｒ１の並
列回路、飽和領域で動作するＮチャネル型負荷ＭＯＳト
ランジスタＴ，１３が直列接続されている。
トランジスタＴｌ−１０のゲートはトランジスタＴｒ１
のドレイン端に接続され、トランジスタＴｒ１１のゲー
トは非反転入力供給端１４に接続され、トランジスタＴ
ｒ１２のゲートは反転入力供給端１３に接続され、トラ
ンジスタＴｒ１１，Ｔｒ１２のサブストレートは自己の
ソース端に接続され、トランジスタＴｒ１３のゲートは
差動アンプ１の出力端に接続されている。
のドレイン端に接続され、トランジスタＴｒ１１のゲー
トは非反転入力供給端１４に接続され、トランジスタＴ
ｒ１２のゲートは反転入力供給端１３に接続され、トラ
ンジスタＴｒ１１，Ｔｒ１２のサブストレートは自己の
ソース端に接続され、トランジスタＴｒ１３のゲートは
差動アンプ１の出力端に接続されている。
リニアアンプ２はこの場合２段増幅構成となっている。
このリニアアンプ２において端子１１と出力端０．との
間には、定電流源用Ｐチャネル型ＭＯＳトランジスタＴ
ｒ１４、増幅用Ｐチャネル型ＭＯＳトランジスタＴｒ１
５が直列接続され、端子１２と出力端０１との間には、
Ｎチャネル型負荷ＭＯＳトランジスタＴｒ１７、増幅用
Ｎチャネル型ＭＯＳトランジスタが直列接続されている
。
間には、定電流源用Ｐチャネル型ＭＯＳトランジスタＴ
ｒ１４、増幅用Ｐチャネル型ＭＯＳトランジスタＴｒ１
５が直列接続され、端子１２と出力端０１との間には、
Ｎチャネル型負荷ＭＯＳトランジスタＴｒ１７、増幅用
Ｎチャネル型ＭＯＳトランジスタが直列接続されている
。
トランジスタＴｒ１４のゲートはトランジスタＴｒ１の
ドレイン端に接続され、トランジスタＴｒ１５，Ｔｒ１
６のゲートは差動アンプ１の出力端に接続され、トラン
ジスタＴｒ１７のゲートはトランジスタＴｒ１１，Ｔｒ
１２のソース端に接続される。
ドレイン端に接続され、トランジスタＴｒ１５，Ｔｒ１
６のゲートは差動アンプ１の出力端に接続され、トラン
ジスタＴｒ１７のゲートはトランジスタＴｒ１１，Ｔｒ
１２のソース端に接続される。
また端子１１と出力端Ｏｒとの間には、定電流源用Ｐチ
ャネル型ＭＯＳトランジスタＴｒｌ８％増幅用Ｐチャネ
ル型ＭＯＳトランジスタＴｒ１９が直列接続され、端子
１２と出力端０２との間には、Ｎチャネル型負荷ＭＯＳ
トランジスタＴｒ２１、増幅用Ｎチャネル型ＭＯＳトラ
ンジスタＴｒ２０が直列接続されている。
ャネル型ＭＯＳトランジスタＴｒｌ８％増幅用Ｐチャネ
ル型ＭＯＳトランジスタＴｒ１９が直列接続され、端子
１２と出力端０２との間には、Ｎチャネル型負荷ＭＯＳ
トランジスタＴｒ２１、増幅用Ｎチャネル型ＭＯＳトラ
ンジスタＴｒ２０が直列接続されている。
トランジスタＴｒ１８のゲートはトランジスタＴｒ１４
のゲートと共通接続され、トランジスタＴｒ１９，Ｔｒ
２０のゲートは前段の出力端０１に接続され、トランジ
スタＴｒ２１のゲートはトランジスタＴｒ１７のゲート
と共通接続されている。
のゲートと共通接続され、トランジスタＴｒ１９，Ｔｒ
２０のゲートは前段の出力端０１に接続され、トランジ
スタＴｒ２１のゲートはトランジスタＴｒ１７のゲート
と共通接続されている。
またバツファ回路３において、端子１１，１２間には、
Ｐチャネル型ＭＯＳトランジスタＴｒ２２、Ｎチャネル
型ＭＯＳトランジスタＴｒ２３が直列接続され、これら
トランジスタＴｒ２２，Ｔｒ２３のゲートはリニアアン
プの出力端０２に接続され、トランジスタＴｒ２２、Ｔ
ｒ２３のドレイン端はオペアンプ出力端１５に接続され
ている。
Ｐチャネル型ＭＯＳトランジスタＴｒ２２、Ｎチャネル
型ＭＯＳトランジスタＴｒ２３が直列接続され、これら
トランジスタＴｒ２２，Ｔｒ２３のゲートはリニアアン
プの出力端０２に接続され、トランジスタＴｒ２２、Ｔ
ｒ２３のドレイン端はオペアンプ出力端１５に接続され
ている。
なお図において１６．１７はオフセット調整端子、１８
はｓｔｒｏ−ｂｉｎｇ試験端子である。
はｓｔｒｏ−ｂｉｎｇ試験端子である。
しかして差動アンプ１では、差動増幅段での利得を極力
大きくするため、入力段トランジスタＴｒ４，Ｔｒ５の
ｇｍ（コンダクタンス）を大きく、負荷ＭＯＳＴｒ６〜
Ｔｒ９のｇｍを小さく設定している。
大きくするため、入力段トランジスタＴｒ４，Ｔｒ５の
ｇｍ（コンダクタンス）を大きく、負荷ＭＯＳＴｒ６〜
Ｔｒ９のｇｍを小さく設定している。
またトランジスタＴｒ６のドレイン電位をトランジスタ
Ｔ，６ Ｔｒ９のゲ′一トに印加することにより、ＣＭ
ＲＲ（同相成分抑圧比）の改善をねらっている。
Ｔ，６ Ｔｒ９のゲ′一トに印加することにより、ＣＭ
ＲＲ（同相成分抑圧比）の改善をねらっている。
即ち入力Ｖ（＋）＝Ｖ（−）の時、入力電位が上がると
、トランジスタＴｒ４，Ｔｒ５がカットオフに近づき、
トランジスタＴｒ６のドレイン電位が低下する。
、トランジスタＴｒ４，Ｔｒ５がカットオフに近づき、
トランジスタＴｒ６のドレイン電位が低下する。
従ってトランジスタＴｒ６〜Ｔｒ９もカットオフに近づ
き、トランジスタＴｒ７のドレイン電位（出力電圧Ｖ０
１）は極力一定値におさえられる方向にある。
き、トランジスタＴｒ７のドレイン電位（出力電圧Ｖ０
１）は極力一定値におさえられる方向にある。
回路Ｖｔｈ補償回路４では、入力Ｖ（＋）を基準電圧と
考えると、入力Ｖ（＋）（ ＝Ｖ（−） ）の電位が高
くなるに伴ないトランジスタＴｒ７のドレイン電位が低
くなって、リニアアンプ２の入力バイアス電圧Ｖ０１が
低くなるから、リニアアンプ２の出力０１の直流レベル
を低くすることにより、リニアアンプ２を最も利得の高
い領域で動作させることができる。
考えると、入力Ｖ（＋）（ ＝Ｖ（−） ）の電位が高
くなるに伴ないトランジスタＴｒ７のドレイン電位が低
くなって、リニアアンプ２の入力バイアス電圧Ｖ０１が
低くなるから、リニアアンプ２の出力０１の直流レベル
を低くすることにより、リニアアンプ２を最も利得の高
い領域で動作させることができる。
即ち、入力Ｖ（＋）（ ＝Ｖ（−））を高くした場合、
その分だけトランジスタＴｒ１３のドレイン電位は高く
なり、従ってトランジスタＴｒ１７のオン抵抗が低（ｇ
ｍ大）となって、リニアアンプ２１の回路Ｖｔｈは下が
る。
その分だけトランジスタＴｒ１３のドレイン電位は高く
なり、従ってトランジスタＴｒ１７のオン抵抗が低（ｇ
ｍ大）となって、リニアアンプ２１の回路Ｖｔｈは下が
る。
この時トランジスタＴｒ４，Ｔｒ５がカツトオフに近づ
くので、入力バイアス電圧ｖｏ１も低くなっているから
、リニアアンプ２１はその入力を最大利得で増幅する。
くので、入力バイアス電圧ｖｏ１も低くなっているから
、リニアアンプ２１はその入力を最大利得で増幅する。
後段のリニアアンプ２２も前段のリニアアンプ２１と同
様に制御されているので、アンプ２１の出力を最大利得
で増幅する。
様に制御されているので、アンプ２１の出力を最大利得
で増幅する。
バツファ回路３は出力インピーダンスを下げるために用
いられており、電圧利得は１以上であればよい。
いられており、電圧利得は１以上であればよい。
また負荷ＭＯＳトランジスクＴｒ２と直列接続され、飽
和領域で動作するトランジスタＴｒ１は、そのドレイン
とゲートを共通とし一定電位をトランジスタＴｒ３，Ｔ
ｒ１ｏ，Ｔｒ１４，Ｔｒ１８のゲートに印加することに
より、Ｐチャネル型トランジスタのＶｔｈが変化しても
、その電流を略一定に保てるようにし、Ｐチャネル型ト
ランジスタのＶｔｈのばらつきを吸収している。
和領域で動作するトランジスタＴｒ１は、そのドレイン
とゲートを共通とし一定電位をトランジスタＴｒ３，Ｔ
ｒ１ｏ，Ｔｒ１４，Ｔｒ１８のゲートに印加することに
より、Ｐチャネル型トランジスタのＶｔｈが変化しても
、その電流を略一定に保てるようにし、Ｐチャネル型ト
ランジスタのＶｔｈのばらつきを吸収している。
第３図は第２図の変形例である。
ここで第２図と異なる点はＮチャネル型ＭＯＳトランジ
スタＴｒ１１，Ｔｒ１２のチャネル型を変更し、Ｐチャ
ネル型ＭＯＳトランジスタＴｒ１１’，Ｔｒ１２’とし
た点である。
スタＴｒ１１，Ｔｒ１２のチャネル型を変更し、Ｐチャ
ネル型ＭＯＳトランジスタＴｒ１１’，Ｔｒ１２’とし
た点である。
これに伴ない、リニアアンプ２のトランジスタＴｒ１６
，Ｔｒ１７の配慮と、トランジスタＴｒ２０，Ｔｒ２、
の配置を入れ替え、各リニアアンプ出力はトランジスタ
Ｔ，１７，Ｔ，２１のソース側からとることになる。
，Ｔｒ１７の配慮と、トランジスタＴｒ２０，Ｔｒ２、
の配置を入れ替え、各リニアアンプ出力はトランジスタ
Ｔ，１７，Ｔ，２１のソース側からとることになる。
この場合の動作は第２図とほとんど同じである。
第４図は第２図のリニアアンプ２の変形例を説明するた
めのものである。
めのものである。
ここでこの回路の回路ｖｔｈを調整するには、トランジ
スタＴｒ１７のゲート入力Ｖ２２側が一定で、トランジ
スタＴｒ１４のゲート入力Ｖ２１側を可変としてもよい
し、一定のゲート入力が供給されるトランジスタは省略
してもよい。
スタＴｒ１７のゲート入力Ｖ２２側が一定で、トランジ
スタＴｒ１４のゲート入力Ｖ２１側を可変としてもよい
し、一定のゲート入力が供給されるトランジスタは省略
してもよい。
またトランジスタＴｒ１４とＴｒ１５の配置の入れ替え
とか、トランジスタＴｒ１６とＴｒ１７の配置の入れ替
えを行なってもよい。
とか、トランジスタＴｒ１６とＴｒ１７の配置の入れ替
えを行なってもよい。
このようにしても、同様にリニアアンプ２の利得を増大
化できる。
化できる。
第５図，第６図は前実施例の回路Ｖｔｈ補償回路４の変
形例を説明するためのもので、第５図は第２図、第６図
は第３図の場合に対応している。
形例を説明するためのもので、第５図は第２図、第６図
は第３図の場合に対応している。
この回路は２入力ＩＮ１，ＩＮ２のうちのいずれか一方
により、自由に回路Ｖｔｈを変えることができる。
により、自由に回路Ｖｔｈを変えることができる。
即ち、ここで回路Ｖｔｈとは、例えば第６図において入
力電圧ＩＮ２を基準電圧と考えた場合、入力電圧ＩＮ１
が出力電圧ｏｕｔ２と等しくなる時のその電圧と云える
から、入力電圧ＩＮ２の設定の仕方で、回路Ｖｔｈを変
更することができる。
力電圧ＩＮ２を基準電圧と考えた場合、入力電圧ＩＮ１
が出力電圧ｏｕｔ２と等しくなる時のその電圧と云える
から、入力電圧ＩＮ２の設定の仕方で、回路Ｖｔｈを変
更することができる。
また第５図の回路は、これを出力ｏｕｔ２から見ればソ
ースホロワであり、出力ｏｕｔ１から見ればリニアアン
プと見ることができ、また６図の回路は、出力ｏｕｔ１
から見ればソースホロワ、出力ｏｕｔ２から見ればリニ
アアンプと見ることができる。
ースホロワであり、出力ｏｕｔ１から見ればリニアアン
プと見ることができ、また６図の回路は、出力ｏｕｔ１
から見ればソースホロワ、出力ｏｕｔ２から見ればリニ
アアンプと見ることができる。
従ってこの回路を、上記ソースホロワ或いはリニアアン
プのみの用途して用いる場合は、負荷トランジスタＴｒ
１０，Ｔｒ１３のうちの一方を省略することができる。
プのみの用途して用いる場合は、負荷トランジスタＴｒ
１０，Ｔｒ１３のうちの一方を省略することができる。
以上説明した如く本発明によれば、最も増幅度の高い点
で動作できるので高利得化されたリニア増幅回路が提供
できるものである。
で動作できるので高利得化されたリニア増幅回路が提供
できるものである。
第１図は本発明の実施例が適用される演算増幅回路を示
すブロック図、第２図、第３図は同回路の詳細図、第４
図は本発明の他の実施例を説明するための回路図、第５
図、第６図は第２図、第３図の一部応用例を示す回路図
である。 Ｔ，１４，Ｔｒ１５・・・負荷ＭＯＳトランジスタ、Ｔ
，１５，Ｔｒ１６・・・駆動用ＭＯＳトランジスタ、Ｖ
ＤＤ，Ｖｓｓ・・・電源、ＩＮ・・・入力、ｏｕｔ・・
・出力。
すブロック図、第２図、第３図は同回路の詳細図、第４
図は本発明の他の実施例を説明するための回路図、第５
図、第６図は第２図、第３図の一部応用例を示す回路図
である。 Ｔ，１４，Ｔｒ１５・・・負荷ＭＯＳトランジスタ、Ｔ
，１５，Ｔｒ１６・・・駆動用ＭＯＳトランジスタ、Ｖ
ＤＤ，Ｖｓｓ・・・電源、ＩＮ・・・入力、ｏｕｔ・・
・出力。
Claims (1)
- 【特許請求の範囲】 １ 一方の電位供給端と出力端との間に第１チャネル型
の第１のＭＯＳトランジスタを設け、他方の電位供給端
と上記出力端との間に第２チャネル型の第２のＭＯＳト
ランジスタを設け、上記第１及び第２のＭＯＳトランジ
スタに共通の入力信号を供給し、上記一方または他方の
電位供給端と上記出力端との間で上記第１または第２の
ＭＯＳトランジスタに対して第１チャネル型または第２
チヤネル型の第３のＭＯＳトランジスタを直列介挿し、
この第３のＭＯＳトランジスクのゲートに前記入力信号
の直流レベルに応じて変化する直流成分を含む電圧を供
給することにより、自己の回路閾値電圧を前記入力信号
の直流レベルと一致する方向に変化させる手段を設けて
なることを特徴とするリニア増幅回路。 ２ 前記他方または一方の電位供給端と前記出力端との
間で前記第２または第１のＭＯＳトランジスクに対して
直列介挿される定電流負荷手段がさらに設けられた特許
請求の範囲第１項に記載のリニア増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52146795A JPS588767B2 (ja) | 1977-12-07 | 1977-12-07 | リニア増幅回路 |
| US05/965,475 US4267517A (en) | 1977-12-07 | 1978-12-01 | Operational amplifier |
| GB7847002A GB2010038B (en) | 1977-12-07 | 1978-12-04 | Operational amplifier |
| DE2853019A DE2853019C3 (de) | 1977-12-07 | 1978-12-07 | Stabilisierter Operationsverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52146795A JPS588767B2 (ja) | 1977-12-07 | 1977-12-07 | リニア増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5479546A JPS5479546A (en) | 1979-06-25 |
| JPS588767B2 true JPS588767B2 (ja) | 1983-02-17 |
Family
ID=15415701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52146795A Expired JPS588767B2 (ja) | 1977-12-07 | 1977-12-07 | リニア増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588767B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480230A (en) * | 1983-07-05 | 1984-10-30 | National Semiconductor Corporation | Large swing CMOS power amplifier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2259486B1 (ja) * | 1974-01-25 | 1978-03-31 | Commissariat Energie Atomique | |
| JPS5150553A (en) * | 1974-10-29 | 1976-05-04 | Tokyo Shibaura Electric Co | fet zofukukairo |
| US4045747A (en) * | 1976-06-25 | 1977-08-30 | Rca Corporation | Complementary field effect transistor amplifier |
-
1977
- 1977-12-07 JP JP52146795A patent/JPS588767B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5479546A (en) | 1979-06-25 |
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