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JPS589972B2 - information processing equipment - Google Patents
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JPS589972B2 - information processing equipment - Google Patents

information processing equipment

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JPS589972B2
JPS589972B2 JP11240677A JP11240677A JPS589972B2 JP S589972 B2 JPS589972 B2 JP S589972B2 JP 11240677 A JP11240677 A JP 11240677A JP 11240677 A JP11240677 A JP 11240677A JP S589972 B2 JPS589972 B2 JP S589972B2
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JP
Japan
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register
digit
decimal point
information
contents
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Description

【発明の詳細な説明】 本発明は数値情報の中に小数点コード信号を挿入する為
の情報処理装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing device for inserting a decimal point code signal into numerical information.

数値情報を表示器もしくはプリンター等で出力するに際
して、数値情報と共に小数点情報を出力することは一般
に行なわれているが、かゝる目的は数値情報を格納した
記憶装置内の前記数値情報の小数点位置に小数点コード
信号を挿入することによって達成出来る。
When outputting numerical information using a display, printer, etc., it is common practice to output decimal point information along with the numerical information. This can be achieved by inserting a decimal point code signal into

本発明はこの様に数値情報の小数点位置に小数点コード
信号を挿入する情報処理装置に関するものである。
The present invention relates to an information processing apparatus that inserts a decimal point code signal at the decimal point position of numerical information.

以下、本発明を図面に従い、その一実施例について説明
するならば、第1図は情報処理装置の全体のブロック図
を示すものであり、ここで複数桁の文字又は記号情報を
コード化した情報として蓄積するシフトレジスタ11及
びシフトレジスタ12は夫々レジスタ111,112,
113,114及びレジスタ121,122,123,
124の4本から成り、1桁4ビツト並列構成のレジス
タである。
Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows an overall block diagram of an information processing device, and here, information obtained by encoding multi-digit character or symbol information is shown. The shift register 11 and shift register 12 that store data are registers 111, 112,
113, 114 and registers 121, 122, 123,
This register consists of four registers of 124 and has a parallel configuration of 4 bits per digit.

本実施例に於いては、レジスタ11,12は共に全13
桁より成るものであり、そのうち、最下位2桁が小数点
位置を示す数を構成し、下位から3桁目が負符号を示し
、第4桁目から最上位桁までの10桁が数値を表わす如
く構成されているものである。
In this embodiment, both registers 11 and 12 have a total of 13 registers.
It consists of digits, of which the two least significant digits constitute the number indicating the decimal point position, the third digit from the least significant indicates the negative sign, and the 10 digits from the fourth to the most significant digit express the numerical value. It is structured as follows.

但し最上位の1桁は実際の表示又は印字には関与しない
桁であるので、表示時において実際は9桁の数値しか保
持し得ないものである。
However, since the most significant digit is not involved in actual display or printing, only a nine-digit numerical value can actually be held during display.

このレジスタ11の入力側には全加減算器13が配置さ
れ、その2つの入力”X”及びY”への入力を加減算す
るものである。
A full adder/subtractor 13 is arranged on the input side of this register 11, and is used to add and subtract the inputs to its two inputs "X" and "Y".

“X”側には通常、制御命令“R11→X”が入力され
てゲート14を通じてレジスタ11の出力がX側へ入力
して、レジスタ11の内容が巡還している。
Normally, a control command "R11→X" is input to the "X" side, the output of the register 11 is input to the X side through the gate 14, and the contents of the register 11 are circulated.

またY個入力へは、“加算”又は”減算”命令が印加さ
れたとき、レジスタ12の出力が命令“R12→Y”に
より、ゲート15を通じて入力され、全加算器13内で
加減算が行なわれ、その結果が”レジスタ11”へ保持
される。
Furthermore, when an "add" or "subtract" command is applied to Y inputs, the output of the register 12 is input through the gate 15 by the command "R12→Y", and addition and subtraction are performed in the full adder 13. , the result is held in "register 11".

また“Y”個入力へは、“加算”“減算”命令以外に命
令!キャラクタ発生”があり、この場合には命令により
指定されたコードがY側へ入力される。
In addition to “addition” and “subtraction” instructions, there are instructions for “Y” inputs! In this case, the code specified by the command is input to the Y side.

この場合”X”個入力は禁止され、且つ加減算も行なわ
れず、コードそのものがレジスタ11へ保持されるもの
である。
In this case, "X" inputs are prohibited, addition and subtraction are not performed, and the code itself is held in the register 11.

なお、ゲート16は命令“R12→R12”により通じ
て、レジスタ12の内容が巡還保持されるものである。
Note that the gate 16 is opened by the instruction "R12→R12", and the contents of the register 12 are held in a circular manner.

前記レジスタ11の巡還ループの1部より制御命令形成
回路22への信号線の一部に設けたゲート17は、“非
零判別R11”の命令により、非零判別を行ない、その
結果を前記回路22へ印加するものである。
A gate 17 provided in a part of the signal line from a part of the circuit loop of the register 11 to the control command formation circuit 22 performs non-zero determination in response to the "non-zero determination R11" command, and the result is used as described above. It is applied to the circuit 22.

18で示すレジスタは、前記レジスタ11に蓄積した情
報に於いて、表示もしくは印字の要不要を判別する判別
対象桁を指定する情報蓄積装置として動作するものであ
り、前記レジスタ11゜12と同じ長さであるところの
13ビツトタイムを有しているものである。
The register 18 operates as an information storage device for specifying the target digit for determining whether display or printing is necessary in the information accumulated in the register 11, and has the same length as the registers 11 and 12. It has a 13-bit time.

このレジスタは命令“R18→R18”により、ゲート
19が通じて、レジスタ18の内容が巡還保持されてい
るが、命令”セットR18”が印加されると、それ以前
の内容とは無関係に該命令によって指定された時間に相
当する桁のビットのみが新たにセットされる。
In this register, the gate 19 is opened by the instruction "R18→R18", and the contents of the register 18 are held in a circular manner. However, when the instruction "set R18" is applied, the contents are applied regardless of the previous contents. Only the bit of the digit corresponding to the time specified by the instruction is newly set.

また、命令“左シフトR18”、“右シフトR18゛に
より、指定時間のビット内容が左右に1ビツト(1桁)
シフトすることは、レジスタ11において、命令“左シ
フトR11”、”右シフトR11”により左右にシフト
するのと同様である。
Also, by using the commands “left shift R18” and “right shift R18”, the bit contents at the specified time are changed by 1 bit (1 digit) to the left and right.
Shifting is the same as shifting left and right in the register 11 by the commands "left shift R11" and "right shift R11".

このレジスタ18は、いくつかの命令の組合わせにより
、それ自体力ランクとして利用したり、小数点や他の情
報が表示用出力とすることが出来るものであるが、かか
る目的以外にこの13桁のレジスタの内容が、そのまま
他の種々の命令の実行指定時間を決定する為に使用され
る。
By combining several instructions, this register 18 can itself be used as a power rank, or the decimal point and other information can be output for display. The contents of the register are used as they are to determine the designated execution times of various other instructions.

例えば、6セツトR18”や”左シフトR18”などの
命令により、レジスタ18の必要なビットだけ”1”に
セットしておき、次の命令、例えば、“R12→Y”等
の実行指定時間を決定するのに、このレジスタ18を指
定する如く制御すれば、“fl”にセットされたビット
に相当する桁のみ“R12→Y゛が実行される。
For example, by using an instruction such as ``6 set R18'' or ``left shift R18'', only the necessary bits of the register 18 are set to ``1'', and the specified execution time of the next instruction such as ``R12→Y'' is set. If this register 18 is controlled so as to specify the determination, "R12→Y" is executed only for the digit corresponding to the bit set to "fl".

本実施例においては、レジスタ11に保持された情報を
指定するのにこのレジスタ18を使用するものであり、
具体的にはこのレジスタ18のうち“1”がセットされ
ている桁に相当するレジスタ11の桁について情報の転
送等を実行しているものである。
In this embodiment, this register 18 is used to specify the information held in the register 11,
Specifically, the transfer of information is performed for the digits of the register 11 corresponding to the digits set to "1" in the register 18.

本実施例においては種々の命令の実行を指定する時間は
、上記レジスタ18のビットを選択する以外に、第5図
のような時間を選択出来るものである。
In this embodiment, the times for specifying the execution of various instructions can be selected not only by selecting the bits of the register 18 but also by selecting the times shown in FIG.

即ち、PZ:最下位桁(小数点下位桁“P”)から数値
最上位桁(Z”)までの全桁時間 LZ:Z:の最下位桁(下位から4桁目”L”)から(
”Z”)までの時間 PE:小数点2桁((t P 91と”E“)の時間S
Z:負符負符号下位から3桁目el S”)から(”Z
“)までの時間 第1図に示した如き情報処理装置の実際の動作を、第2
図に示したフローチャート、第3図に示したレジスクI
L1B内の情報の動機及び第4図に示した信号波形を用
いて以下に説明する。
That is, PZ: Total digit time from the least significant digit (lower decimal point "P") to the most significant numerical digit (Z") LZ: From the least significant digit ("L" of the fourth digit from the lowest) of Z: (
“Z”) Time PE: Time S to 2 decimal places ((t P 91 and “E”)
Z: Negative sign Negative sign 3rd digit from the bottom el S”) to (”Z
The actual operation of the information processing device as shown in FIG.
Flowchart shown in Figure 3, Regisc I shown in Figure 3
This will be explained below using the information in L1B and the signal waveform shown in FIG.

第2図において制御が開始されるに先立って、予め、小
数点コード信号が挿入されるべき数値データがレジスタ
12のLからZに保持され小数点情報がレジスタ12の
EPに保持されているものとする。
In FIG. 2, it is assumed that, before control is started, numerical data into which a decimal point code signal is to be inserted is held in registers L to Z of the register 12, and decimal point information is held in EP of the register 12. .

ここでその具体的数値例として第3図Aのように小数点
位置を示す数が”2”で整数部分が’ 0000050
479 ”即ち、数“50479”を提示することにす
る。
Here, as a concrete numerical example, as shown in Figure 3A, the number indicating the decimal point position is "2" and the integer part is '0000050.
479'', that is, the number ``50479''.

このときのレジスタ12の各ビットレジスタ121.1
22.123.12’の出力波形は第4図イに示す如き
ものである。
Each bit register 121.1 of register 12 at this time
The output waveform of 22.123.12' is as shown in FIG. 4A.

次に第2図で制御の流れに従って順次説明を加える。Next, explanation will be added sequentially according to the control flow in FIG.

第2図aで命4>“R12−+R11(PZ) ”によ
り、レジスタ12に保持されている上述のデータを、時
間PZにわたって全桁をレジスタ11に転送する。
In FIG. 2a, all digits of the above-mentioned data held in the register 12 are transferred to the register 11 over time PZ by instruction 4>"R12-+R11(PZ)".

このときレジスタ12内の情報はそのまま保持されるの
で、レジスタ11と12の内容は第3図Bの如くAと同
一となる。
At this time, the information in register 12 is held as is, so the contents of registers 11 and 12 are the same as A as shown in FIG. 3B.

次に第2図すに示す命令”セットR18(LZ)”によ
り、タイミングレジスタ18のうち、小数点桁、負符号
桁を除く数値桁に相当するタイミング”LZ”のビット
のみがセットされる。
Next, by the instruction "Set R18 (LZ)" shown in FIG. 2, only the timing "LZ" bits corresponding to numerical digits excluding the decimal point digit and the negative sign digit are set in the timing register 18.

即ち、第3図げに示す如く、レジスタ18の上位10桁
の各ビットがセットされ、これによりレジスタ18の全
桁のうち、数値内容を有する桁が小数点コード信号挿入
対称桁期間となるものである。
That is, as shown in Figure 3, each bit of the upper 10 digits of the register 18 is set, and as a result, among all the digits of the register 18, the digits having numerical contents become the digit period for insertion of the decimal point code signal. .

次に、第2図c−iのステップにより、小数点コードが
所定の桁に挿入されるものであるが、かかるステップに
ついて詳細に説明する。
Next, in the step shown in FIG. 2 c-i, a decimal point code is inserted into a predetermined digit, and this step will be explained in detail.

まず、第2図eの如く、レジスタ11の小数点桁(時間
PE)が零であるか否かを判別する。
First, as shown in FIG. 2e, it is determined whether the decimal point digit (time PE) of the register 11 is zero.

実施例においては第3図りの如く、当初小数点位置を示
す数値は”2”であり零ではないので、判別結果はYE
Sとなり、第2図Cヘジャンプする。
In the example, as shown in the third diagram, the numerical value indicating the decimal point position is "2" and not zero, so the determination result is YE.
S and jumps to C in Figure 2.

ここではレジスタ11の小数点位置を示す数値(時間P
E)から”1”を減算するが、その結果レジスタ11の
“PE”桁は第3図Eの如く“1”となる。
Here, a value indicating the decimal point position of register 11 (time P
"1" is subtracted from E), and as a result, the "PE" digit of the register 11 becomes "1" as shown in FIG. 3E.

次に第2図dの如く命令゛左シフトR18(LZ)”に
より、レジスタ18の時間LZに相当する桁の内容が左
へ1ビツト(1桁)シフトされ、その結果第3図E′の
ように時間“LZ”のうち“L”を除いた上位9桁のみ
”1”となる。
Next, as shown in FIG. 2d, the contents of the digit corresponding to time LZ in the register 18 are shifted to the left by 1 bit (1 digit) by the instruction "left shift R18 (LZ)", and as a result, the contents of the digit corresponding to the time LZ in the register 18 are shifted to the left by 1 bit (1 digit), and as a result, the contents of the digit corresponding to the time LZ in the register 18 are shifted to the left by 1 bit (1 digit). Thus, only the upper nine digits of time "LZ" excluding "L" are "1".

このようにして、この第2図c、d、eのステップを、
レジスタ11の小数点内容(時間PE)が零となるまで
繰返して行なう。
In this way, the steps c, d, and e in Figure 2 are
This process is repeated until the decimal point content (time PE) of the register 11 becomes zero.

実施例では当初レジスタ11の“PE”は数値“2”で
あったから、第2図のc、d、eを2サイクル繰返すこ
とにより、第3図Gのようにレジスタ11の”PE”が
零となる。
In the embodiment, "PE" in the register 11 was initially the numerical value "2", so by repeating steps c, d, and e in FIG. 2 for two cycles, "PE" in the register 11 becomes zero as shown in FIG. 3G. becomes.

このときレジスタ18の内容は第3図G′の如く上位8
桁(8ビツト)が“1”の状態となっているものである
At this time, the contents of the register 18 are the upper 8 as shown in FIG.
The digit (8 bits) is "1".

この様にレジスタ11の小数点内容(時間PE)が零と
なると、第2図Eの判別結果がNoとなり次のステップ
fへ進む。
In this way, when the decimal point content (time PE) of the register 11 becomes zero, the determination result in FIG. 2E becomes No, and the process proceeds to the next step f.

第2図f −iは小数魚拓に相当するレジスタ11内の
桁に小数点コードを形成するステップである。
FIG. 2 f-i shows the step of forming a decimal point code in the digits in the register 11 corresponding to the decimal mark.

まず、第2図fに示したステップで、前述シの第2図c
= 6のステップで形成されたレジスタ18内の“1
”を有するビットに相当するレジスタ11内の桁(ここ
では上位8桁)に小数点コード(ここではヘキサデシマ
ルコードのうち6A”(1010)とする)を“キャラ
クタ発生”命令により形成する。
First, in the step shown in FIG. 2f, the steps shown in FIG.
= “1” in the register 18 formed in step 6
A decimal point code (here, 6A of the hexadecimal code (1010)) is formed in the digit (in this case, the upper 8 digits) in the register 11 corresponding to the bit having ``character generation'' command.

その結果レジスタ11内は第3図■のようになるが、こ
のときレジスタ111゜112.113,114の各波
形は第4図口の如くなっている。
As a result, the inside of the register 11 becomes as shown in FIG. 3, but at this time, the waveforms of the registers 111, 112, 113, and 114 become as shown in FIG.

次に第2図gで示すステップへ進み、命令”右シフトR
11(SZ)”により、レジスタ11内の数値部分の内
容を1桁下位方向へ右シフトする。
Next, proceed to the step shown in FIG.
11(SZ)'' shifts the contents of the numerical value part in the register 11 to the right by one digit in the lower order direction.

これによりレジスタ11内の数値部分の最下位桁は第3
図jの如く、S”桁負符号桁へ入り込む。
As a result, the lowest digit of the numerical value in register 11 is the third
As shown in Figure J, the S'' digit enters the negative sign digit.

次に第2図りで示すステップへ進み命’>”R。Next, proceed to the step shown in the second diagram.

12→R11(R18)”により、レジスタ18のビッ
ト内容に相当する上位8桁分の内容が、レジスタ12よ
りレジスタ11へ転送される。
12→R11 (R18)'', the contents of the upper eight digits corresponding to the bit contents of the register 18 are transferred from the register 12 to the register 11.

その結果第3図にのようにレジスタ11の内容は、小数
点コードn A ttより上位桁においてレジスタ12
と同じ内容となり、レジスタ内には整数部、小数点コー
ド、小数部が形成されこのときレジスタ111,112
,113.11’の各波形は第4図ハの如くなる。
As a result, as shown in FIG. 3, the contents of register 11 are as follows:
The content is the same as that of , and the integer part, decimal point code, and decimal part are formed in the register, and at this time registers 111 and 112
, 113.11' are as shown in FIG. 4C.

次に第2図1で示すステップへ進み命令”左シフトR1
1(SZ)”により、レジスタ11の数値郡全体を上位
へ1桁左シフトし、”s桁”にあった数値最下位桁の内
容は”L桁″へ戻される。
Next, proceed to the step shown in FIG. 2 and command "left shift R1".
1 (SZ)'', the entire group of numerical values in the register 11 is shifted to the upper position by one digit to the left, and the contents of the least significant digit of the numerical value that was in the "s digit" are returned to the "L digit".

この様にして第3図りに示す如く、レジスタ11内の所
定の数値桁に小数点コードが挿入されるものであるが、
レジスタ18は第2図におけるステップf−iに到る間
、同一の状態を保持しているものである。
In this way, as shown in the third diagram, a decimal point code is inserted into a predetermined numerical digit in the register 11.
The register 18 maintains the same state until step fi in FIG. 2 is reached.

従って第1図に示した実施例においては、レジスタ11
の内容を、0000〜1001までは数値O〜9として
、又Aコード1010は小数点として復号するデコーダ
20に印加することにより、かかるデコード出力により
表示器21を駆動する如く構成することにより、小数点
を数値情報と共に出力することが出来るものである。
Therefore, in the embodiment shown in FIG.
By applying the contents of 0000 to 1001 as numbers O to 9 and applying the A code 1010 as a decimal point to the decoder 20, the display 21 is driven by the decoded output. It can be output together with numerical information.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明による情報処理装置を示すブロック・ダ
イアグラムであり、11は表示もしくは印字すべき情報
を蓄積するレジスタ、12はレジスタ、18は情報の転
送を行なう桁を指示するレジスタ、20はデコーダ、そ
して21は表示器である。 第2図は第1図に示した情報処理装置の動作を示す為の
フローチャートである。 第3図はフローチャートに従って、第1図の装置が動作
するとき、レジスタ11、レジスタ12そしてレジスタ
18の内容の変化を示す為の説明図である。 第4図は、レジスタ11を構成している、4つのレジス
タ111,112,113.11’の波形を示すもので
ある。 第5図は、種々の命令の実行を指定する時間の種類を示
すものである。
FIG. 1 is a block diagram showing an information processing apparatus according to the present invention, in which 11 is a register for storing information to be displayed or printed, 12 is a register, 18 is a register for indicating the digit to which information is transferred, and 20 is a register for storing information to be displayed or printed. a decoder, and 21 a display. FIG. 2 is a flowchart showing the operation of the information processing apparatus shown in FIG. FIG. 3 is an explanatory diagram showing changes in the contents of register 11, register 12, and register 18 when the apparatus of FIG. 1 operates according to the flowchart. FIG. 4 shows waveforms of the four registers 111, 112, 113, and 11' making up the register 11. FIG. 5 shows the types of times that specify the execution of various instructions.

Claims (1)

【特許請求の範囲】[Claims] 1 数値情報を格納した第1の記憶手段、前記数値情報
を格納した第2の記憶手段、前記第2の記憶手段内の前
記数値情報の小数点を挿入すべき桁より上位の全桁に小
数点コード信号を挿入した後、前記第2の記憶手段内の
情報を下位桁側へ1桁移動し、しかる後前記第1の記憶
手段中の小数点より上位の数値情報を第2の記憶装置内
へ挿入することを特徴とする情報処理装置。
1. A first storage means that stores numerical information, a second storage means that stores the numerical information, and a decimal point code in all digits above the digit where the decimal point of the numerical information in the second storage means should be inserted. After inserting the signal, the information in the second storage means is moved one digit to the lower digit side, and then the numerical information above the decimal point in the first storage means is inserted into the second storage device. An information processing device characterized by:
JP11240677A 1977-09-19 1977-09-19 information processing equipment Expired JPS589972B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11240677A JPS589972B2 (en) 1977-09-19 1977-09-19 information processing equipment

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JP11240677A JPS589972B2 (en) 1977-09-19 1977-09-19 information processing equipment

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Application Number Title Priority Date Filing Date
JP4786272A Division JPS5312332B2 (en) 1972-05-15 1972-05-15

Publications (2)

Publication Number Publication Date
JPS5333534A JPS5333534A (en) 1978-03-29
JPS589972B2 true JPS589972B2 (en) 1983-02-23

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ID=14585846

Family Applications (1)

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JP11240677A Expired JPS589972B2 (en) 1977-09-19 1977-09-19 information processing equipment

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JP (1) JPS589972B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60261976A (en) * 1984-06-08 1985-12-25 Hitachi Ltd Fuel controller

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60261976A (en) * 1984-06-08 1985-12-25 Hitachi Ltd Fuel controller

Also Published As

Publication number Publication date
JPS5333534A (en) 1978-03-29

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