JPS5911941B2 - 演算制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はアドレスフリップフロップ（プログラムカウン
タ）に対応するビット数より少ないビット数を、スタッ
クレジスタに保持する電子機器のサブルーチン制御方式
に関する。

従来の演算制御方式においてはスタックを持たせると次
の欠点があつた。

まずビット処理を行うシステムであるリードオンリメモ
リーランダムアクセクメモリ（以下ＲＯＭ−ＲＡＭとい
う）方式では、スタックの段数だけアドレスフリップフ
ロップに対応するスタックフリップフロップが必要であ
る。

このためスタックの段数を増加していくとスタックフリ
ップフロップの入力制御ゲートが増大し、電子機器の回
路構成が複雑化する欠点がある。またＲＯＭ−ＲＡＭ方
式のＲＡＭに代えてシフトレジスタを使用し、一つの命
令は１ワードにて処理するリードオンメモリーシフトレ
ジスタ（ＲＯＭ−ＳＲ）方式を採用した場合では、スタ
ックを使用しなくとも同様なルーチンを繰返し使用する
とき、フラグによる判別を行う。このときはＲＯＭステ
ップが非常に増大し、回路構成は複雑化する欠点がある
。又、スタックを持たせるとスタック１段についてアド
レスフリップフロップに対応したスタックのビット数が
必要である。このため回路構成は複雑化する。本発明は
上記のスタックを持たせた時回路構成が複雑化する欠点
を解決するために、簡単な回路構成で足りる電子機器の
演算制御方式を提供することを目的とする。アドレスフ
リップフロップに対応するビット数より少ないビット数
をスタックレジスタに保持させるサブルーチン制御方式
をとるものである。以下図面を参照して実施例を説明す
る。

第１図は本発明に係る一実施例の回路構成図である。

これはスタックレジスタであるサブルーチン用レジスタ
１乃至９、インバータ１０乃全１Ｔが接続されたゲート
ユニット１８乃至２５、アドレスフリップフロップ（プ
ログラムカウンタ）３０乃至４０、フリップフロップ４
１乃至４８、及び各ゲート５０、乃至７８により構成さ
れる。サブルーチン用レジスタ１乃至９、及びフリツプ
フロツプ４１乃至４８はクロツクパルスφ１，φ２によ
り制御される。該レジスタ１乃至８のシリアル信号であ
る各出力信号Ｓ４−２乃至Ｓ２−３はそれぞれ同等の構
成を有したゲートユニツ口８乃至２５に入力されてパラ
レル信号に変換され、その出力であるパラレル信号はさ
らに各アドレスフリツプフロツプ３３乃至４０に加えら
れる。ＲＯＭ出力信号０１乃至０１４の内０４乃至０１
１は各ゲートユニツト１８乃至２５に加えられ、出力信
号０１２，０１３，０１４はアドレススリツプフロツプ
３０，３１，３２に加えられる。またサブルーチンジャ
ンプ命令信号α、リターン命令信号βとして図示する。

アドレスフリツプフロツプ３０乃至３４はクロツクパル
スφｃにより制御され、同３５乃至４０はクロツクパル
スφＡにより制御される。フリツプフロツプ４１乃至４
８はアドレスフリツプフロツプ３３乃至４０の各出力信
号Ａ３乃至ＡｌＯのパラレル信号をシリアル信号に変換
するものである。

ＴＡ信号はパラレル信号をシリアル信号に変換するため
に使用する１ビツトの信号であり、サブルーチンジャン
プのときのみ発生するものである。ゲート５７の出力を
Ｐ信号とする。スタツクレジスタには例えば８ビツトが
保持されるとして説明を進める。ループＡはサブルーチ
ンジャンプ命令信号α、リターン命令信号βが加わらな
いときサブルーチン用レジスタ１乃至９、ゲート５１，
５４を循環するループである。

ループＢはリターン命＋信号βが加わつたとき、２桁右
シフト（８ビツト）するため、サブルーチン用レジスタ
ー１乃至６ゲート５２，５４により形成されるものであ
る。ループＣはサブルーチンジャンプ命令信号αが加わ
つたとき、もとのアトレス（８ビツト分）を記憶するた
めに２桁左シフト（８ビツト）するためのもので、サブ
ルーチン用レジスタ１乃至９、フリツプフロツプ１乃至
４８、各ゲート５３，５４，５５乃至７８により形成さ
れる。第２図はサブルーチン制御の構成説明図である。

本実施例ではメインルーチンＡは４ページ９ステツプに
て、サブルーチンＢの１３ページ１ステツプにジアップ
して、サブルーチンＢに移行し、サブルーチンＢの１３
ページ６ステツプにてさらにサブルーチンＣの８ページ
５ステツプに移行するものとする。そしてサブルーチン
Ｃの８ページ１４ステツプにて、サブルーチンＢの１３
ページ５ステツプにリターンするものとする。さらにサ
ブルーチンＢの１３ページ２８ステツプにおいて、メイ
ンルーチンＡの４ページ１１ステツプに移行するとして
図示する。このような演算制御構成であるとする。今、
１ワードを６４ビツトとし、スタツクを２段として説明
する。このときサブルーチン用レジスタ１乃至９は６４
ビツトである。アドレスフリツプフロツプ３０乃至４０
の各出力信号Ａ，乃至ＡｌＯの第２図の演算制御におけ
る状態を第１表に示す。また第１表に対応するスタツク
レジスタの状態を第２表に示す。

出力信号Ａ３乃至Ａ，Ｏの８ビツトが４ビツトごとにス
タツクレジスタに保持されるとして説明している。また
命令コードであるＲＯＭ出力信号の０１乃至０１４の説
明を第３表にて示す。

出力信号０３乃至０，はページジャンプとサブルーチン
ジャンプのページを指定するものである。

同０１０乃至０１４は次アドレスを指定するものである
。第３表にはページジャンプとサブルーチンジャンプの
判別方法として、１アドレスフリツプフロツプ３０の出
力信号況による方法、 と２命令コードでの方法を示す
。

尚＊は自由に指定されたコードである。第３表中、ペー
ジジャンプ命令はＲＯＭ内のプログラムをページ単位で
ジアップさせて所定のステツプを実行させる命令であり
、ＲＯＭ出力信号０１０２０３が′０１０″で信号０１
４がゞ０″、すなわち次アドレスの指定を偶数アドレス
にしたとき出力され、出力信号０３乃至０，でページ、
０１０乃至０１４でステツプが指定される。

同様に、サブルーチンジャンプ命令は出力信号０１０２
０３が′０１０″で出力信号０１４が′１″すなわち次
アドレスの指定を奇数アドレスにしたとき出力される。

メインルーチンＡを実行してサブルーチンＢへのジアッ
プアドレス４ページ９ステツプに至つたとき、次アドレ
スはサブルーチンＢの先頭アドレス１３ページ１スアツ
プを指定する。

このときＲＯＭ出力信号０１乃至０，４が第４表のよう
になる。出力信号０，４が１となるので、サブルーチン
ジャンプ命令信号αが発生する。

このためサブルーチン用レジスタ１乃至９、フリツプフ
ロツプ４１乃至４８、各ゲート５３，５４，５５乃至７
８よりＣループが形成される。そしてサブルーチンＢへ
のジアップアドレス４ページ９ステツプという、アドレ
スフリツブフロツプのパラレル出力信号Ａ３乃至ＡｌＯ
をＴＡ信号、（デイジツトタイム信号Ｔ１、ビツトタイ
ム信号ｔ１とするとＴｌｔ，のタイミング）にて、シリ
アル信号に変換する。ゲート５５、乃至７８によりシリ
アル信号に変換しスタツクレジスタとして機能するサブ
ルーチン用レジスタ１乃至９に保持するのである。この
ときパラレル出力信号Ａ。乃至ＡｌＯの１１ビツトの全
てのビツト数を保持するのではなく、Ａ３乃至ＡｌＯの
８ビツト（上例ではメインルーチンＡの４ページ目を示
す情報）を保持するのである。出力信号Ａ。乃至Ａ２の
３ビ゛ント（メインノレーチンＡの４ページ目の９ステ
ツプ以外のステツプ情報）はこのときは指定されず、リ
ターンアドレスに戻るときサブルーチンＢのリターン命
令に応答してＲＯＭから呼び出され、アドレスフリツプ
フロツプ３０，３１，３２に供給される。同時に上記ス
タツクレジスタの上位８ビツトも了ドレスフリツプフロ
ツプ３３〜４０に供給され、結局、これら１１ビツト情
報でリターンアドレス（この場合、メインルーチンＡの
４ページ目の９ステツプ以外のステツプ）が決められる
。このときスタツクレジスタには第２表にて示すように
（Ｓ２，Ｓｌ）＝（１，１）の１６進コードの形式で保
持されるのである。これについては第１表に示すサブル
ーチンＢへジヤンプする命令のときの、アドレスフリツ
プフロツプの２進化１０進数ＡｌＯ乃至Ａ７は、スタツ
クレジスタのＳ２の状態に対応し、Ａ６乃至Ａ３はスタ
ツクレジスタのＳ，の状態に対応するのである。サブル
ーチンＢの実行中、１３ページ６ステツプに至ると、２
段目のサブルーチンＣにジアップし、このときスタツク
レジスタは２桁左シフト（ここでは８ビツト）するため
（Ｓ４，Ｓ３，Ｓ２，Ｓｌ）＝（１，１，３，４）の形
式で保持されることとなる。以前のスタツクレジスタの
Ｓ２，Ｓｌの状態は左シフトしてスタツクレジスタのＳ
４，Ｓ３の状態になり、サブルーチンＣへのジヤスプ命
令のときの出力信号ＡｌＯ乃至Ａ３が新たなスタツクレ
ジスタのＳ２，Ｓｌの状態に対応するのである。

サブルーチンＣの実行が終了し、サブルーチンＢへリタ
ーンするときは、リターン命令信号βが発生する。

このためループＢが実行され、スタツクレジスタは右シ
フトしながら、ゲートユニツト１８乃至２５によりシリ
アル信号をパラレル信号に変換して、アドレスフリツプ
フロツプ３３乃至４０の状態を規定する。アドレスフリ
ツプフロツプ３０乃至３２の状態はサブルーチンＣの８
ページ１４ステツプにおいて、リターン命令の次アドレ
ス指定を行なうＲＯＭ出力信号０，２，０１３，０，４
により指定される。

サブルーチンＣにおけるリターン命令はＲＯＭ出力信号
（０１２リ０１３？０１４）０（１２０′１）とすると
、即ち（Ａ２，Ａｌ，ＡＯ）＝（１，０，１）であるか
らサブルーチンＢでのリターンアドレスは１３ページ５
ステツプとなるように構成されている。サブルーチンＢ
からメインルーチンＡへのリターンも同様に４ページ１
１ステツプへなされる。第３図はこれらのタイムチヤー
トである。以上のサブルーチン制御構成においては次の
ことに注目する必要がある。

〔１〕各サブルーチンにおける先頭のアドレスは常に奇
数であること。

〔２〕リターンアドレスはスタツクレジスタに保持され
ている上位８ビツトとリターン命令にて指定される下位
３ビツトとによつて決定される。

サブルーチンのリターン命令によりアドレスフリツプフ
ロツプの３ビツト（ＡＯ，Ａｌ，Ａ２）を指定するため
、リターンドレスとして自由なアドレスは選択出来ない
のである。〔１〕については第３表に示した如く、ペー
ジジャンプ命令とサブルーチンジャンプ命令のコードを
別にすると、１アドレスフリツプフロツプ３０の出力信
号Ａ。

による判別方法ではＲＯＭ出力信号０１，０２，０３の
コードを他の命令に使用できるものである。しかし、２
命令コードでの判別方法ではこれをサブルーチン命令に
使用するため、これらのコードの命令を保持するにはＲ
ＯＭ容量の拡大を必要とする。１の判別方法では前述し
た如き出力信号０１４による方法に限る必要はなく、出
力信号０１０乃至０１４の内いずれを利用することも可
能である。

１の判別方法ではジアップ先を指定することは、サブル
ーチンの方にリターンアドレスを指定しておくことによ
り達成される。

この方法では特にＲＯＭ容量を拡大することは不要であ
り、回路構成が簡単となる効果がある。〔２〕について
説明すると、リターン命令によりリターンアドレスの下
位３ビツトは、ＲＯＭ出力信号０１２，０１３，０１４
により指定される。

例えば、メインルーチンＡのプログラムステツプ（ライ
ンナンバー）は、８ステツプ毎にグループ化、もしくは
ページ化されている。すなわち、グループ化は、Ａグル
ープ（０乃至７ステツプ）、Ｂグループ（８乃至１５ス
テツプ）、Ｃグループ（１６乃至２３ステツプ）Ｄグル
ープ（２４乃至３１ステツプ）とするものとする。つま
りＡグループの３ステツプからサブルーチンヘジヤンプ
すると、リターンアドレスはＡグループ内のステツプの
うち３ステツプを除いたいずれかのステツプとなり、こ
の指定はサブルーチンのリターン命令によりＲＯＭから
導出される３ビツト０１２，０１３，０１４（第１図参
照）の情報で指定されるのである。

従来のサブルーチンのリターン命令例えばＲＯＭ−ＲＡ
Ｍ方式の場合、ジアップアドレスの次のステツプがリタ
ーンアドレスとなるが、本発明はこの点が相違するもの
である。

本実施例のサブルーチン制御方式では８ステツプごとの
グループに区分されるため、サブルーチンジャンプ命令
を連続して８回以上発することは出来ないこととなる。
上記の説明ではスタツクレジスタに８ビツト、リターン
命令に３ビツトという形式にしたが、アドレスフリツプ
フロツプが１０ビツトになると、スタツクレジスタに８
ビツト、リターン命令に２ビツトという形式をとること
も出来る。つまりシステム設計上最適の形式とすること
ができるのである。第４図は本考案に係る他の実施例の
回路構成図である。

第１図で示した実施例においては、シリアル信号とパラ
レル信号との相互変換には、各々異る回路構成をとつて
いたが、第４図の実施例ではアドレスフリツプフロツプ
をク舒ソク制御することにより共通の制御ゲートで行な
うものである。この第４図における回路は、スタツクレ
ジスタであるサブルーチン用レジスタ８０，８１、アド
レスフリツブフロツプ８２乃至９２、各ゲート９３乃至
１２１により構成されてなる。サブルーチン用レジスタ
８０，８１はクロツクパルスφ１，φ２により制御され
、アドレスフリツプフロツプ８２乃至８９はクロツクパ
ルスφＡあるいはφＢにより制御されている。さらにア
ドレスフリツブフロツプ９０，９１，９２はクロツクパ
ルスφＣにより制御されている。ゲート９９，１０２乃
至１２０にはＲＯＭ出力信号０４，０５乃至０１１が入
力し、アドレスフリツプフロツプ９０，９１，９２には
０，２，０１３，０，４各々入力される如く構成される
。

サブルーチンジャンプ命＋信号α、リターン命令信号β
として図示する。この回路動作は、サブルーチンジャン
プ命令信号α、リターン命令信号βが発生しないときは
、サブルーチン用レジスタ８０，８１、ゲート９３，９
７にて形成される循環ループＡをとるものである。サブ
ルーチンジャンプ命令信号αが発生すると、サブルーチ
ン用レジスタ８０，８１、アドレスフリツプフロツプ８
２乃至８９、各ゲート９６，９７，９８乃至１２１によ
り形成されるループＣにより、スタツクレジスタは２桁
左シフトすることとなる。

リターン命令信号βが発生すると、サブルーチン用レジ
スタ８０、ゲート９５，９７によりループＢが形成され
、スタツクレジスタは２桁右シフトしてなる。

ゲート９８，１００，１０１，１０３．乃至１１９，１
２１によりシリアル信号をパラレル信号に変換するので
ある。又、ＲＯＭ出力信号０４乃至０１４は、Ｔｌ５の
タイミングにおいて、ゲート９９，１００，１０２，１
０３乃至１２０，１２１によつてアドレスフリツプフロ
ツプを指定するのである。第５図はこの実施例における
タイムチヤートである。

以上のように本発明は、アドレスフリツプフロツプに対
応するビツト数より少ないビツト数を、スタツクレジス
タに保持させるサブルーチン制御方式である。

この制御方式により回路構成が簡単となり、容易にサブ
ルーチン制御を行なわせることが可能であり、ＲＯＭス
テツプ数を減少させることができる効果があるものであ
る。

【図面の簡単な説明】

第１図は本発明に係る一実施例の回路構成図、第２図は
サブルーチン制御の構成説明図、第３図は一実施例にお
けるタイムチヤート、第４図は他の実施例の回路構成図
、第５図は他の実施例におけるタイムチヤートである。 １乃至９，８０，８１・・・・・・サブルーチン用レジ
スタ、１８乃至２５・・・・・・ゲートユニツト、３０
乃至４０，８２乃至９２・・・・・・アドレスフリツプ
フロツプ、４１乃至４８・・・・・・フリツプフロツプ
、１０乃至１７・・・・・・インバータ、５０乃至７８
，９３乃至１２１・・・・・・ゲート。

Claims (1)

【特許請求の範囲】
1. １ 第１のルーチンのあるステップから第２のルーチン
   へジヤンプする際に、そのときの上記第１のルーチンに
   おけるプログラムページもしくはグループとそのステッ
   プを特定する複数ビット情報のうち、プログラムページ
   もしくはグループを特定する上位複数ビットの情報をス
   タックレジスタに記憶するとともに、上記第２のルーチ
   ンから上記第１のルーチンへリターンする際に、リター
   ン命令に応じて上記スタックレジスタのビット情報をア
   ドレスフリツプフロップ（プログラムカウンタ）に転送
   し、かつ上記ジャンプ時の第１ルーチンでのステップと
   異なるステップを残余の下位複数ビットの情報としてリ
   ードオンリーメモリより導出し上記アドレスフリップフ
   ロップに供給せしめ、このアドレスフリップフロップの
   出力内容に応じて上記第２のルーチンから上記第１のル
   ーチンの所定位置へリターンさせてなることを特徴とす
   る演算制御方式。