JPS5920199B2 - メモリ・チエツク方式 - Google Patents
メモリ・チエツク方式Info
- Publication number
- JPS5920199B2 JPS5920199B2 JP54029604A JP2960479A JPS5920199B2 JP S5920199 B2 JPS5920199 B2 JP S5920199B2 JP 54029604 A JP54029604 A JP 54029604A JP 2960479 A JP2960479 A JP 2960479A JP S5920199 B2 JPS5920199 B2 JP S5920199B2
- Authority
- JP
- Japan
- Prior art keywords
- check
- data
- check code
- memory
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ・チェックに要するハードウェア量を
減少できると共に、メモリの内容を常に保障できるよう
にしたメモリ・チェック方式に関するものである。
減少できると共に、メモリの内容を常に保障できるよう
にしたメモリ・チェック方式に関するものである。
第１図は従来のメモリ・チェック方式を示すものであつ
て、１はプ０グラムＲＯＭ、２はパリテイＲＯＭ、３は
パリテイ・チェック回路をそれぞれ示している。
て、１はプ０グラムＲＯＭ、２はパリテイＲＯＭ、３は
パリテイ・チェック回路をそれぞれ示している。
パリテイＲ０Ｍ２は、それぞれがプログラムＲＯＭＩの
各バイト又は各ワードに対応する複数のパリテイ・ビッ
トが格納されている。プＯグラムＲＯＭに対してアドレ
スが供給され、プログラムＲＯＭＩからデータが読出さ
れる時、これと同時に読出しデータに対応しパリテイ・
ビットも読出される。読出されたデータとパリテイ・ビ
ットはパリテイ・チェック回路３に入力され、読出しデ
ータによつて生成されるパリテイ・ビットと、パリテイ
Ｒ０Ｍ２から読出されたパリテイ・ビットとが比較され
る。もし両者が一致しない場合には、メモリ・エラーの
発生がプロセッサに通知される。第１図に示した如き従
来のメモリ・チェック方式の欠点は、各バイト又は各ワ
ードに対して１個のパリテイ・ビットを設けるため、比
較的大きなパリテイＲＯＭ２を必要とすることであＪ
る。したがつて、第１図のようなメモリ・チェック方式
を採用すると、製品コストが上昇する。第２図は第１図
のメモリ・チェック方式の欠点を除去した従来のメモリ
・チェック方式を示すものであり、４はＲＯＭを示して
いる。ＲＯＭ４にク は、プログラムとチェック・コー
ドが書込まれている。チェック・コードは、例えばプロ
グラムに対する垂直パリテイ・ビットである。即ち、チ
工ツク・コードの第１番目のビツトは、プログラム領域
の各番地の第１番目のビツトのＥＯＲをとつたものであ
る。第２図口はメモリ・チエツク処理を示すものである
。ＲＯＭ４には、運用プログラムとメモリ・チエツク用
プログラムとから構成されたプログラムが書込まれてい
る。メモリ・チエツクは次のようにして行われる。即ち
、電源投入が行われると、プログラム領域の全てのデー
タが読出され、垂直パリテイ・ビツトが生成される。そ
して、この生成された垂直パリテイ・ビツトと予め書込
まれているチエツク・コードが比較され、比較結果が０
Ｋであれば、運用プログラムが実行される。ＮＧであれ
ば、メモリ・エラーの発生がプロセツサに通知される。
第２図に示された従来のメモリ・チエツク方式の欠点は
、電源投入時にのみメモリ・チエツクが行われるので、
その後に生じたメモリ・エラーを検出できないことであ
る。本発明は、上記の欠点を除去するものであつて、ハ
ードウエア量を減少できること及びメモリの内容を常に
保障できること等の特徴を有するメモリ・チエツク方式
を提供することを目的としている。そしてそのため、本
発明のメモリ・チエツク方式は、運用プログラムを含む
データ域と該データ域のデータ全体に対して予め生成さ
れたチエツク・コードが格納されたチエツク・コード格
納域とを Ｚ有するメモリ、チエツク用データ指定カウ
ンタおよび生成チエツク・コード保存手段を具備するシ
ステムにおいて、上記運用プログラムがｎ回（ただしｎ
は自然数）実行される度に上記チエツク用データ指定カ
ウンタで指定されるデータを上記メ ．”モリのデータ
域から読出し、当該読出データと上記生成チエツク・コ
ード保存手段のチエツク・コードとを演算して新たなチ
エツク・コードを生成し、当該新たに生成されたチエツ
ク・コードを上記生成チエツク・コード保存手段に再び
格納する ｊと共に上記チエツク用データ指定カウンタ
の計数値を単位量だけ増加し、上記チエツク用データ指
定カウンタの計数値が所定値になつた時に上記チエツク
・コード格納域のチエツク・コードと上記生成チエツク
・コード保存手段のチエツク・コ一 ４ドとを比較し、
両者が一致する場合、上記生成チエツク・コード保存手
段をクリアし、且つチエツク用データ指定カウンタを初
期値に復帰させて運用プログラムを実行させ、両者が不
一致の場合、メモリ・エラー処理を行うことを特徴とす
るものである。以下、本発明を図面を参照しつつ説明す
る。第３図は本発明のメモリ・チエツクの１実施例を示
す図、第４図は計算機システムの１例を示す図である。
各バイト又は各ワードに対応する複数のパリテイ・ビッ
トが格納されている。プＯグラムＲＯＭに対してアドレ
スが供給され、プログラムＲＯＭＩからデータが読出さ
れる時、これと同時に読出しデータに対応しパリテイ・
ビットも読出される。読出されたデータとパリテイ・ビ
ットはパリテイ・チェック回路３に入力され、読出しデ
ータによつて生成されるパリテイ・ビットと、パリテイ
Ｒ０Ｍ２から読出されたパリテイ・ビットとが比較され
る。もし両者が一致しない場合には、メモリ・エラーの
発生がプロセッサに通知される。第１図に示した如き従
来のメモリ・チェック方式の欠点は、各バイト又は各ワ
ードに対して１個のパリテイ・ビットを設けるため、比
較的大きなパリテイＲＯＭ２を必要とすることであＪ
る。したがつて、第１図のようなメモリ・チェック方式
を採用すると、製品コストが上昇する。第２図は第１図
のメモリ・チェック方式の欠点を除去した従来のメモリ
・チェック方式を示すものであり、４はＲＯＭを示して
いる。ＲＯＭ４にク は、プログラムとチェック・コー
ドが書込まれている。チェック・コードは、例えばプロ
グラムに対する垂直パリテイ・ビットである。即ち、チ
工ツク・コードの第１番目のビツトは、プログラム領域
の各番地の第１番目のビツトのＥＯＲをとつたものであ
る。第２図口はメモリ・チエツク処理を示すものである
。ＲＯＭ４には、運用プログラムとメモリ・チエツク用
プログラムとから構成されたプログラムが書込まれてい
る。メモリ・チエツクは次のようにして行われる。即ち
、電源投入が行われると、プログラム領域の全てのデー
タが読出され、垂直パリテイ・ビツトが生成される。そ
して、この生成された垂直パリテイ・ビツトと予め書込
まれているチエツク・コードが比較され、比較結果が０
Ｋであれば、運用プログラムが実行される。ＮＧであれ
ば、メモリ・エラーの発生がプロセツサに通知される。
第２図に示された従来のメモリ・チエツク方式の欠点は
、電源投入時にのみメモリ・チエツクが行われるので、
その後に生じたメモリ・エラーを検出できないことであ
る。本発明は、上記の欠点を除去するものであつて、ハ
ードウエア量を減少できること及びメモリの内容を常に
保障できること等の特徴を有するメモリ・チエツク方式
を提供することを目的としている。そしてそのため、本
発明のメモリ・チエツク方式は、運用プログラムを含む
データ域と該データ域のデータ全体に対して予め生成さ
れたチエツク・コードが格納されたチエツク・コード格
納域とを Ｚ有するメモリ、チエツク用データ指定カウ
ンタおよび生成チエツク・コード保存手段を具備するシ
ステムにおいて、上記運用プログラムがｎ回（ただしｎ
は自然数）実行される度に上記チエツク用データ指定カ
ウンタで指定されるデータを上記メ ．”モリのデータ
域から読出し、当該読出データと上記生成チエツク・コ
ード保存手段のチエツク・コードとを演算して新たなチ
エツク・コードを生成し、当該新たに生成されたチエツ
ク・コードを上記生成チエツク・コード保存手段に再び
格納する ｊと共に上記チエツク用データ指定カウンタ
の計数値を単位量だけ増加し、上記チエツク用データ指
定カウンタの計数値が所定値になつた時に上記チエツク
・コード格納域のチエツク・コードと上記生成チエツク
・コード保存手段のチエツク・コ一 ４ドとを比較し、
両者が一致する場合、上記生成チエツク・コード保存手
段をクリアし、且つチエツク用データ指定カウンタを初
期値に復帰させて運用プログラムを実行させ、両者が不
一致の場合、メモリ・エラー処理を行うことを特徴とす
るものである。以下、本発明を図面を参照しつつ説明す
る。第３図は本発明のメモリ・チエツクの１実施例を示
す図、第４図は計算機システムの１例を示す図である。
第４図において、５はＲＯＭｌ６はＣＰＵｌ７は制御回
路、８は演算回路、９はプログラム・カウンタ、１０は
作業用ＲＡＭｌｌｌはカウンタをそれぞれ示している。
路、８は演算回路、９はプログラム・カウンタ、１０は
作業用ＲＡＭｌｌｌはカウンタをそれぞれ示している。
第４図の計算機システムは、例えば端末装置に組込まれ
ているものである。ＲＯＭ５には、運用プログラム、メ
モリ・チエツク用プログラム及びチエツク・コードが書
込まれている。チエツク・コードの第１ビツトは、例え
ば第０番地ないし第ｎ番地までのデータの第１ビツトの
ＥＯＲをとつたものである。勿論、他のチエツク・コー
ド、例えばＣＲＣｌ群計数などを採用することも出来る
。メモリ・チエツク用プログラムは、運用プログラムが
如何なる状況の基においても通るパス内に設けられてい
る。図示の例では、運用プログラムの終りにメモリ・チ
エツク用プログラムが設けられている。次に、第３図お
よび第４図を参照して本発明のメモリ・チエツク方式に
ついて説明する。
ているものである。ＲＯＭ５には、運用プログラム、メ
モリ・チエツク用プログラム及びチエツク・コードが書
込まれている。チエツク・コードの第１ビツトは、例え
ば第０番地ないし第ｎ番地までのデータの第１ビツトの
ＥＯＲをとつたものである。勿論、他のチエツク・コー
ド、例えばＣＲＣｌ群計数などを採用することも出来る
。メモリ・チエツク用プログラムは、運用プログラムが
如何なる状況の基においても通るパス内に設けられてい
る。図示の例では、運用プログラムの終りにメモリ・チ
エツク用プログラムが設けられている。次に、第３図お
よび第４図を参照して本発明のメモリ・チエツク方式に
ついて説明する。
運用プログラムの実行が終了すると、第０番地のデータ
が読出され、このデータが作業用ＲＡＭｌＯに格Ｈｌｌ
納され、カウンタ１１の内容は＋１されて １となる。
が読出され、このデータが作業用ＲＡＭｌＯに格Ｈｌｌ
納され、カウンタ１１の内容は＋１されて １となる。
第１回目の運用プログラムの実行が終了すると、カウン
タ１１の内容によつて第１番地のデータが読出され、作
業用ＲＡＭｌＯに格納されている第０番地のデータと演
算回路８にての｝ＣＯＲがとられてチエツク・コードが
生成され、生成されたチエツク・コードが再び作業用Ｒ
ＡＭｌＯに格納される。上記のチエツク・コードの格納
が終了した後、カウンタ１１の内容は＋１されて３１２
１となる。第２回目の運用プログラムの実行が終了する
と、カウンタ１１の内容にもとづいて第２番地のデータ
が読出され、第２番地のデータと作業用ＲＡＭｌＯ内の
チエツク・コードとのＥＯＲがとられ、その結果が再び
作業用ＲＡＭに格納さへしかる後にカウンタ１１の内容
は＋１されて１ｆ３ｅｗとなる。以上の動作が繰返され
、カウンタ１１のＮＨ内容が ｎ＋１ となると、作業
用ＲＡＭｌＯ内のチエツク・コードと第ｎ＋１番地に予
め書込まれているチエツク・コードとが、ＥＯＲがとら
れ、更に定数「１１１・・・・・・１１」と論理積がと
られることにより比較され、両者が一致する場合つまり
Ｉ：論理積後の出力にレベル １ のビツトがない場
合には、作業用ＲＡＭｌＯ内のチエツク・コードがクリ
アされると共にカウンタ１１もクリアされ、再び上記の
動作が繰返される。
タ１１の内容によつて第１番地のデータが読出され、作
業用ＲＡＭｌＯに格納されている第０番地のデータと演
算回路８にての｝ＣＯＲがとられてチエツク・コードが
生成され、生成されたチエツク・コードが再び作業用Ｒ
ＡＭｌＯに格納される。上記のチエツク・コードの格納
が終了した後、カウンタ１１の内容は＋１されて３１２
１となる。第２回目の運用プログラムの実行が終了する
と、カウンタ１１の内容にもとづいて第２番地のデータ
が読出され、第２番地のデータと作業用ＲＡＭｌＯ内の
チエツク・コードとのＥＯＲがとられ、その結果が再び
作業用ＲＡＭに格納さへしかる後にカウンタ１１の内容
は＋１されて１ｆ３ｅｗとなる。以上の動作が繰返され
、カウンタ１１のＮＨ内容が ｎ＋１ となると、作業
用ＲＡＭｌＯ内のチエツク・コードと第ｎ＋１番地に予
め書込まれているチエツク・コードとが、ＥＯＲがとら
れ、更に定数「１１１・・・・・・１１」と論理積がと
られることにより比較され、両者が一致する場合つまり
Ｉ：論理積後の出力にレベル １ のビツトがない場
合には、作業用ＲＡＭｌＯ内のチエツク・コードがクリ
アされると共にカウンタ１１もクリアされ、再び上記の
動作が繰返される。
両者が不一致の場合にはメモリ・エラー処理例えばアラ
ーム出力が行われる。なお、以上の説明では、カウンタ
１１の内容は＋１されるものとしたが、加算量として任
意の値をとることが出来る。例えば＋２とした場合、連
続する２個の番地のデータが読出され、これと作業用Ｒ
ＡＭｌＯに格納されているチエツク．コードのＥＯＲが
とられることは、言うまでもない。なお、処理要求が存
在しない場合においても、処理要求を検出するため、運
用プログラムのアイドル・ループ・ルーチンが実行され
ているものである。以上の説明から明らかなように、本
発明によれば、常にメモリ・チエツクを行い、エラーが
検出されればこれを報告するので、メモリの内容を常に
保障することが出来る。
ーム出力が行われる。なお、以上の説明では、カウンタ
１１の内容は＋１されるものとしたが、加算量として任
意の値をとることが出来る。例えば＋２とした場合、連
続する２個の番地のデータが読出され、これと作業用Ｒ
ＡＭｌＯに格納されているチエツク．コードのＥＯＲが
とられることは、言うまでもない。なお、処理要求が存
在しない場合においても、処理要求を検出するため、運
用プログラムのアイドル・ループ・ルーチンが実行され
ているものである。以上の説明から明らかなように、本
発明によれば、常にメモリ・チエツクを行い、エラーが
検出されればこれを報告するので、メモリの内容を常に
保障することが出来る。
また、本発明によれば、データが格納されているＲＯＭ
もしくはＲＡＭ内に垂直パリテイやＣＲＣ、群計数など
の１個のチエツク・コードを設ければ良いので、メモリ
・チエツクに要するハードウエア量を減少することが出
来る。
もしくはＲＡＭ内に垂直パリテイやＣＲＣ、群計数など
の１個のチエツク・コードを設ければ良いので、メモリ
・チエツクに要するハードウエア量を減少することが出
来る。
第１図および第２図は従来のメモリ・チエツク方式を示
す図、第３図は本発明のメモリ・チエツクの１実施例を
示す図、第４図は計算機システムの１例を示す図である
。 ５・・・・・・ＲＯＭ、６・・・・・・ＣＰＵ、７・・
・・・・制御回路、８・・・・・・演算回路、９・・・
・・・プログラム・カウンタ、１０・・・・・・作業用
ＲＡＭ、１１・・・・・・カウンタ。
す図、第３図は本発明のメモリ・チエツクの１実施例を
示す図、第４図は計算機システムの１例を示す図である
。 ５・・・・・・ＲＯＭ、６・・・・・・ＣＰＵ、７・・
・・・・制御回路、８・・・・・・演算回路、９・・・
・・・プログラム・カウンタ、１０・・・・・・作業用
ＲＡＭ、１１・・・・・・カウンタ。
Claims (1)
- １ 運用プログラムを含むデータ域と該データ域のデー
タ全体に対して予め生成されたチェック・コードが格納
されたチェック・コード格納域とを有するメモリ、チェ
ック用データ指定カウンタおよび生成チェック・コード
保存手段を具備するシステムにおいて、上記運用プログ
ラムがｎ回（ただしｎは自然数）実行される度に上記チ
ェック用データ指定カウンタで指定されるデータを上記
メモリのデータ域から読出し、当該読出データと上記生
成チェック・コード保存手段のチェック・コードとを演
算して新たなチェック・コードを生成し、当該新たに生
成されたチェック・コードを上記生成チェック・コード
保存手段に再び格納すると共に上記チェック用データ指
定カウンタの計数値を単位量だけ増加し、上記チェック
用データ指定カウンタの計数値が所定値になつた時に上
記チェック・コード格納域のチェック・コードと上記生
成チェック・コード保存手段のチェック・コードとを比
較し、両者が一致する場合、上記生成チェック・コード
保存手段をクリアし、且つチェック用データ指定カウン
タを初期値に復帰させて運用プログラムを実行させ、両
者が不一致の場合、メモリ・エラー処理を行うことを特
徴とするメモリ・チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029604A JPS5920199B2 (ja) | 1979-03-14 | 1979-03-14 | メモリ・チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029604A JPS5920199B2 (ja) | 1979-03-14 | 1979-03-14 | メモリ・チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55122300A JPS55122300A (en) | 1980-09-19 |
| JPS5920199B2 true JPS5920199B2 (ja) | 1984-05-11 |
Family
ID=12280661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54029604A Expired JPS5920199B2 (ja) | 1979-03-14 | 1979-03-14 | メモリ・チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920199B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019225057A1 (ja) | 2018-05-23 | 2019-11-28 | 住友金属鉱山株式会社 | ガス放出ロール及びその製造方法並びにガス放出ロールを用いた処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015138372A (ja) * | 2014-01-22 | 2015-07-30 | 富士通株式会社 | 書込検査プログラム，情報処理装置，及び書込検査方法 |
-
1979
- 1979-03-14 JP JP54029604A patent/JPS5920199B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019225057A1 (ja) | 2018-05-23 | 2019-11-28 | 住友金属鉱山株式会社 | ガス放出ロール及びその製造方法並びにガス放出ロールを用いた処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55122300A (en) | 1980-09-19 |
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