JPS5922285B2 - 情報記憶装置 - Google Patents
情報記憶装置Info
- Publication number
- JPS5922285B2 JPS5922285B2 JP51124955A JP12495576A JPS5922285B2 JP S5922285 B2 JPS5922285 B2 JP S5922285B2 JP 51124955 A JP51124955 A JP 51124955A JP 12495576 A JP12495576 A JP 12495576A JP S5922285 B2 JPS5922285 B2 JP S5922285B2
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- JP
- Japan
- Prior art keywords
- data
- address
- signal
- section
- sector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報記憶装置に係り、特に磁気ディスクまたは
フロッピーディスク等の磁気記憶装置に関するものであ
る。
フロッピーディスク等の磁気記憶装置に関するものであ
る。
磁気ディスク或いはフ頭ノピーデイスク（以下単にディ
スクと呼ぶ）の記録面は、第１図に示すようにディスク
１の中心に対して同心円をなすいくつかのトラック２と
、そのトラックがいくつかに分割されてできたセクタ３
から成つている。
スクと呼ぶ）の記録面は、第１図に示すようにディスク
１の中心に対して同心円をなすいくつかのトラック２と
、そのトラックがいくつかに分割されてできたセクタ３
から成つている。
このセクタはまた、第２図に示すようにセクタアドレス
が格納されるアドレス部４とデータが格納されるデータ
部５から成つており、セクタとセクタの中間部およびア
ドレス部４とデータ部５との中間部にはギャップと称す
るスペース６がある。アドレス部４の先頭にはアドレス
部であることを表示するアドレスマーカ７が記録されて
おり、データ部５の先頭には同じくデータ部であること
を表示するアドレスマーカ８が記録されている。今、特
定のトラック上のあるセクタのデータを読み取ろうとす
るとき、まず、目的のセクタ１０のアドレス部４を検索
し、次にそれが見つかるとそのセクタのデータ部５を読
み取るべくアドレスマーカ８をさがし始める。ところが
、何らかの理由によリアドレスマーカ８が見つからない
で次のセクタ１１のアドレス部１４を検出したときは、
アドレス部４および１４が連続して検出されたとして従
来の回路方式ではこれをエラーであると定義付けている
。ところが、セクタ１１のアドレス部１４のアドレスマ
ーカＩＴも何らかの理由により検出できず、データ部１
５のアドレスマーカ１８が検出される場合がある。この
場合、制御回路は本来セクタ１０のデータ部を検索して
いるわけであるが、セクタ１１のデータ部１５を目的の
データであると誤認して読み取りを始めることとなる。
これが正しく読み取られるとデータ部を誤認しているに
も拘わらず、何のエラー表示も行なわれないという欠点
がある。従つて、本発明の目的は、一定時間内にデータ
部のデータチェックが終了しなければエラーとし、もつ
てセクタ単位にエラー検出を適格に行なうことができる
情報記憶装置を提供することにある。
が格納されるアドレス部４とデータが格納されるデータ
部５から成つており、セクタとセクタの中間部およびア
ドレス部４とデータ部５との中間部にはギャップと称す
るスペース６がある。アドレス部４の先頭にはアドレス
部であることを表示するアドレスマーカ７が記録されて
おり、データ部５の先頭には同じくデータ部であること
を表示するアドレスマーカ８が記録されている。今、特
定のトラック上のあるセクタのデータを読み取ろうとす
るとき、まず、目的のセクタ１０のアドレス部４を検索
し、次にそれが見つかるとそのセクタのデータ部５を読
み取るべくアドレスマーカ８をさがし始める。ところが
、何らかの理由によリアドレスマーカ８が見つからない
で次のセクタ１１のアドレス部１４を検出したときは、
アドレス部４および１４が連続して検出されたとして従
来の回路方式ではこれをエラーであると定義付けている
。ところが、セクタ１１のアドレス部１４のアドレスマ
ーカＩＴも何らかの理由により検出できず、データ部１
５のアドレスマーカ１８が検出される場合がある。この
場合、制御回路は本来セクタ１０のデータ部を検索して
いるわけであるが、セクタ１１のデータ部１５を目的の
データであると誤認して読み取りを始めることとなる。
これが正しく読み取られるとデータ部を誤認しているに
も拘わらず、何のエラー表示も行なわれないという欠点
がある。従つて、本発明の目的は、一定時間内にデータ
部のデータチェックが終了しなければエラーとし、もつ
てセクタ単位にエラー検出を適格に行なうことができる
情報記憶装置を提供することにある。
而して、本発明は、複数のセクタが連続的に配置され、
各セクタはアドレス部とデータ部を有し、アドレス部、
データ部の順に読み取られる情報記憶装置において実現
される。即ち計時動作を行なう計時手段と、少なくとも
各セクタのデータ部に付されたアドレスマーカを検出す
る検出手段と、読み取られたデータ部のデータをチエツ
クするデータ解析手段を有し、あるセクタのアドレス部
が検出されたことによつて前記計時手段の計時動作を開
始し、かつ、検出手段によつてアドレスマーカが検出さ
れた後、データ解析手段にデータ部のデータを取り込み
、計時手段が一定時間を計時するまでにデータのチエツ
ク動作が終了しない場合にはエラーとする様にしたもの
である。以下、図面を参照して本発明の一実施例につい
て説明する。
各セクタはアドレス部とデータ部を有し、アドレス部、
データ部の順に読み取られる情報記憶装置において実現
される。即ち計時動作を行なう計時手段と、少なくとも
各セクタのデータ部に付されたアドレスマーカを検出す
る検出手段と、読み取られたデータ部のデータをチエツ
クするデータ解析手段を有し、あるセクタのアドレス部
が検出されたことによつて前記計時手段の計時動作を開
始し、かつ、検出手段によつてアドレスマーカが検出さ
れた後、データ解析手段にデータ部のデータを取り込み
、計時手段が一定時間を計時するまでにデータのチエツ
ク動作が終了しない場合にはエラーとする様にしたもの
である。以下、図面を参照して本発明の一実施例につい
て説明する。
第３図は本発明の一実施例による情報記憶装置の制御論
理回路を示すプロツク図である。
理回路を示すプロツク図である。
第２図のデイスク上のデータ形式と第３図の論理回路の
働きとの関連について以下に説明する。デイスク１から
読み取られた読取信号２０は、アドレスマーカ検出回路
２１、目的アドレス検出回路２３、アンドゲート２７に
与えられる。アドレスマーカ検出回路２１は、読取信号
２０中のアドレスマーカ７，８，１７，１８を検出回路
である。この回路２１が各センタ１０，１１におけるア
ドレス部４，１４のアドレスマーカ１７に相当する信号
を検出するとアドレスマーカ検出信号２２が真となり、
データ部５，１５のアドレスマーカ８，１８に相当する
信号を検出するとアドレスマーカ検出信号２８が真とな
る。そして、信号２２は目的アドレス検出回路２３に与
えられ、信号２８はアンドゲート２６に与えられる。目
的アドレス検出回路２３はアドレス部４，１４のアドレ
スが目的のアドレスか否かを検出するもので、アドレス
マーカ検出信号２２を受け取ると、直ちに読取信号２０
の解読を開初する。
働きとの関連について以下に説明する。デイスク１から
読み取られた読取信号２０は、アドレスマーカ検出回路
２１、目的アドレス検出回路２３、アンドゲート２７に
与えられる。アドレスマーカ検出回路２１は、読取信号
２０中のアドレスマーカ７，８，１７，１８を検出回路
である。この回路２１が各センタ１０，１１におけるア
ドレス部４，１４のアドレスマーカ１７に相当する信号
を検出するとアドレスマーカ検出信号２２が真となり、
データ部５，１５のアドレスマーカ８，１８に相当する
信号を検出するとアドレスマーカ検出信号２８が真とな
る。そして、信号２２は目的アドレス検出回路２３に与
えられ、信号２８はアンドゲート２６に与えられる。目
的アドレス検出回路２３はアドレス部４，１４のアドレ
スが目的のアドレスか否かを検出するもので、アドレス
マーカ検出信号２２を受け取ると、直ちに読取信号２０
の解読を開初する。
アドレス部４が全部読み取られて、それが目的のアドレ
スであると判定されたときには、アドレス検出信号２４
を真にする。この信号２４はタイマー回路２５及びアン
ドゲート２６，２７に与えられる。タイマー回路２５は
一定のタイミングで計時動作を行なうもので、前記信号
２４を受け取ると直ちに計時動作を開始する。
スであると判定されたときには、アドレス検出信号２４
を真にする。この信号２４はタイマー回路２５及びアン
ドゲート２６，２７に与えられる。タイマー回路２５は
一定のタイミングで計時動作を行なうもので、前記信号
２４を受け取ると直ちに計時動作を開始する。
さて、アドレスマーカ検出回路２１が読取信号２０の中
からデータ部５のアドレスマーカ８を検出するとアドレ
スマーカ検出信号２８が真となる。
からデータ部５のアドレスマーカ８を検出するとアドレ
スマーカ検出信号２８が真となる。
従つて、アンドゲート２６において、アドレス検出信号
２４とアドレスマーカ検出信号２８のアンド条件が成立
するため、このアンドゲート２６はオープンとなり、デ
ータ部解析回路２９に信号が与えられる。また、読取信
号２０中のデータ部５内のデータもアンドゲート２７に
与えられ、同様にしてアンドゲート２７がオープンとな
つてこのデータがデータ部解析回路２９に与えられる。
データ部解析回路２９はアンドゲート２６から送られて
来る信号によつて起動され、直ちにアンドゲート２７を
通じて送られてくる読取信号２０中のデータ例えばデー
タ部５のデータのＣＲＣチエツクを開始する。そして、
このデータはデータ信号３０として出力され、メモリへ
転送される。この間、タイマー回路２５は計時を続けて
いる。やがて、データ部５の終りに至りデータＣＲＣチ
エツクが終了するとＣＲＣ終了信号３１が真となる。こ
の信号３１はタイマー回路２５およびオアゲート３２を
介して目的アドレス検出回路２３に対してＲＥＳＥＴ信
号として与えられる。従つて、タイマー回路２５の計時
動作はこの信号３１によつて中止され、タイムアウトエ
ラー信号３３が真となることはない。タイマー回路２５
の時限設定はアドレス部４を検出してから以降次のアド
レスマーカ１７を検出する前でかつデータ部５の終了後
に存在するギヤツプ６のほぼ中間でタイムアウトとなる
ように設定される。一方、何らかの原因により、アドレ
スマーカ検出回路２１でデータ部５のアドレスマーカ８
が検出されないと、アドレスマーカ検出回路２１からの
アドレスマーカ検出信号２８が真とならない。
２４とアドレスマーカ検出信号２８のアンド条件が成立
するため、このアンドゲート２６はオープンとなり、デ
ータ部解析回路２９に信号が与えられる。また、読取信
号２０中のデータ部５内のデータもアンドゲート２７に
与えられ、同様にしてアンドゲート２７がオープンとな
つてこのデータがデータ部解析回路２９に与えられる。
データ部解析回路２９はアンドゲート２６から送られて
来る信号によつて起動され、直ちにアンドゲート２７を
通じて送られてくる読取信号２０中のデータ例えばデー
タ部５のデータのＣＲＣチエツクを開始する。そして、
このデータはデータ信号３０として出力され、メモリへ
転送される。この間、タイマー回路２５は計時を続けて
いる。やがて、データ部５の終りに至りデータＣＲＣチ
エツクが終了するとＣＲＣ終了信号３１が真となる。こ
の信号３１はタイマー回路２５およびオアゲート３２を
介して目的アドレス検出回路２３に対してＲＥＳＥＴ信
号として与えられる。従つて、タイマー回路２５の計時
動作はこの信号３１によつて中止され、タイムアウトエ
ラー信号３３が真となることはない。タイマー回路２５
の時限設定はアドレス部４を検出してから以降次のアド
レスマーカ１７を検出する前でかつデータ部５の終了後
に存在するギヤツプ６のほぼ中間でタイムアウトとなる
ように設定される。一方、何らかの原因により、アドレ
スマーカ検出回路２１でデータ部５のアドレスマーカ８
が検出されないと、アドレスマーカ検出回路２１からの
アドレスマーカ検出信号２８が真とならない。
そのため例え、アドレス検出信号２４がアンドゲート２
６に与えられているとしても、アドレスマーカ検出信号
２４が真とはならないためアンドゲート２６のアンド条
件が成立せず、データ部解析回路２９にはアンドゲート
２６より信号が与えられない。従つて、データ部解析回
路２９は起動されないことになる。これに対して、タイ
マー回路２５は前述した様にアドレス検出信号２４によ
つて計時動作を開始し、計時動作を続行しており、つい
には一定時間即ち設定された時限に達する。
６に与えられているとしても、アドレスマーカ検出信号
２４が真とはならないためアンドゲート２６のアンド条
件が成立せず、データ部解析回路２９にはアンドゲート
２６より信号が与えられない。従つて、データ部解析回
路２９は起動されないことになる。これに対して、タイ
マー回路２５は前述した様にアドレス検出信号２４によ
つて計時動作を開始し、計時動作を続行しており、つい
には一定時間即ち設定された時限に達する。
そして、タイマー回路２５よりタイムアウトエラー信号
３３が出力される。このタイムアウトエラー信号３３は
オアゲート３２を介して目的アドレス検出回路２３に与
えられ、この回路２３をりセツトする。また、たとえア
ドレスマーカ検出回路２１でデータ部５のアドレスマー
カ８が検出されたとしても、データ部５におけるデータ
のＣＲＣチエツクが一定時間内に終了しなければタイム
アウトエラー信号３３が出力される。
３３が出力される。このタイムアウトエラー信号３３は
オアゲート３２を介して目的アドレス検出回路２３に与
えられ、この回路２３をりセツトする。また、たとえア
ドレスマーカ検出回路２１でデータ部５のアドレスマー
カ８が検出されたとしても、データ部５におけるデータ
のＣＲＣチエツクが一定時間内に終了しなければタイム
アウトエラー信号３３が出力される。
即ち、アドレスマーカ検出回路２１において、データ部
５のアドレスマーカ８が検出されると、アドレスマーカ
検出信号２８が真となるため、アンドゲート２６のアン
ド条件が成立し、アンドゲート２６よりデータ部解析回
路２９に信号が与えられる。
５のアドレスマーカ８が検出されると、アドレスマーカ
検出信号２８が真となるため、アンドゲート２６のアン
ド条件が成立し、アンドゲート２６よりデータ部解析回
路２９に信号が与えられる。
従つて、データ部解析回路２９は動作を開始し、直ちに
アンドゲート２７を介して送られて来る読取信号２０の
データ部５におけるデータのＣＲＣチエツクを開始する
。一方、タイマー回路２５は計時動作を続行している。
アンドゲート２７を介して送られて来る読取信号２０の
データ部５におけるデータのＣＲＣチエツクを開始する
。一方、タイマー回路２５は計時動作を続行している。
従つて、データ部解析回路２９において、データのＣＲ
Ｃチエツクが行なわれなかつたり、或いはＣＲＣチエツ
クが行なわれたとしても、データにエラーがあるため、
そのチエツクに長時間を要していると、タイマー回路２
５はついに一定時間を計時してしまい、タイムアウトエ
ラー信号３３が真となる。勿論、一定時間内にＣＲＣチ
エツクが終ると、ＣＲＣ終了信号３１がタイマー回路２
５に与えられ、タイマー回路２５はりセツトされるため
、タイムアウトエラー信号３３は真とならない。
Ｃチエツクが行なわれなかつたり、或いはＣＲＣチエツ
クが行なわれたとしても、データにエラーがあるため、
そのチエツクに長時間を要していると、タイマー回路２
５はついに一定時間を計時してしまい、タイムアウトエ
ラー信号３３が真となる。勿論、一定時間内にＣＲＣチ
エツクが終ると、ＣＲＣ終了信号３１がタイマー回路２
５に与えられ、タイマー回路２５はりセツトされるため
、タイムアウトエラー信号３３は真とならない。
以上説明した様に、本発明によれば、アドレス部を検出
してから一定時間内にデータ部のデータチエツクが終了
しなければエラーとすることが可能となり、セクタ単位
でエラー検出が適格に行なわれる。
してから一定時間内にデータ部のデータチエツクが終了
しなければエラーとすることが可能となり、セクタ単位
でエラー検出が適格に行なわれる。
第１図はデイスク上のトラツクやセクタの構成を示す図
、第２図はトラツク上に配列されたセクタの構成を示す
図、第３図は本発明の一実施例による制御論理回路のプ
ロツク図である。 図において、１・・・・・・デイスク、２・・・・・・
トラツク、３・・・・・・セクタ、４，１４・・・・・
・アドレス部、５，１５・・・・・・データ部、６・・
・・・・ギヤツプ、７，８，１７，１８・・・・・・ア
ドレスマーカ、１０，１１・・・・・・セクタ、２１・
・・・・・アドレスマーカ検出回路、２３・・・・・・
目的アドレス検出回路、２５・・・・・・タイマー回路
、２９・・・・・・データ部解析回路。
、第２図はトラツク上に配列されたセクタの構成を示す
図、第３図は本発明の一実施例による制御論理回路のプ
ロツク図である。 図において、１・・・・・・デイスク、２・・・・・・
トラツク、３・・・・・・セクタ、４，１４・・・・・
・アドレス部、５，１５・・・・・・データ部、６・・
・・・・ギヤツプ、７，８，１７，１８・・・・・・ア
ドレスマーカ、１０，１１・・・・・・セクタ、２１・
・・・・・アドレスマーカ検出回路、２３・・・・・・
目的アドレス検出回路、２５・・・・・・タイマー回路
、２９・・・・・・データ部解析回路。
Claims (1)
- １ 複数のセクタが連続的に配置され、かつ各セクタは
アドレス部とデータ部を有し、該アドレス部を読み取つ
てからデータ部を読み取る様にした情報記憶装置におい
て、少なくとも各セクタのデータ部に付されたアドレス
マーカを検出する検出手段と、計時動作を行なう計時手
段と、読み取られたデータ部のデータをチェックするデ
ータ解析手段を有し、あるセクタのアドレス部が検出さ
れたことによつて、該計時手段の計時動作を開始せしめ
、かつ、該検出手段によつてアドレスマーカが検出され
後前記データ解析手段に当該データ部のデータを取り込
み、該計時手段が一定時間を計時するまでに該データ解
析手段でデータのチェック動作が終了しない場合にはエ
ラーとすることを特徴とする情報記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51124955A JPS5922285B2 (ja) | 1976-10-20 | 1976-10-20 | 情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51124955A JPS5922285B2 (ja) | 1976-10-20 | 1976-10-20 | 情報記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134311A Division JPS5942616A (ja) | 1983-07-25 | 1983-07-25 | 情報記憶装置の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5350813A JPS5350813A (en) | 1978-05-09 |
| JPS5922285B2 true JPS5922285B2 (ja) | 1984-05-25 |
Family
ID=14898340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51124955A Expired JPS5922285B2 (ja) | 1976-10-20 | 1976-10-20 | 情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922285B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225088A (ja) * | 1987-03-09 | 1988-09-20 | 胡摩ケ野 紀幸 | 荷物用エレベ−タ− |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984003987A1 (en) * | 1983-04-01 | 1984-10-11 | Matsushita Electric Industrial Co Ltd | Apparatus for recording and reproducing optical data |
-
1976
- 1976-10-20 JP JP51124955A patent/JPS5922285B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225088A (ja) * | 1987-03-09 | 1988-09-20 | 胡摩ケ野 紀幸 | 荷物用エレベ−タ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5350813A (en) | 1978-05-09 |
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