JPS5924460B2 - 中央演算処理装置の再起動装置 - Google Patents
中央演算処理装置の再起動装置Info
- Publication number
- JPS5924460B2 JPS5924460B2 JP55109006A JP10900680A JPS5924460B2 JP S5924460 B2 JPS5924460 B2 JP S5924460B2 JP 55109006 A JP55109006 A JP 55109006A JP 10900680 A JP10900680 A JP 10900680A JP S5924460 B2 JPS5924460 B2 JP S5924460B2
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- Japan
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- timer
- signal
- output
- time
- cpu
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は中央演算処理装置（以下Ｃｐｕと略称する）の
再起動において、ウオツチードツグ・タイマ（以下ＷＤ
Ｔと略称する）から出力するＣｐｕこ異常信号を外部雑
音によるものと、Ｃｐｕ自身による異常とを区別する再
起動装置に関するものである。
再起動において、ウオツチードツグ・タイマ（以下ＷＤ
Ｔと略称する）から出力するＣｐｕこ異常信号を外部雑
音によるものと、Ｃｐｕ自身による異常とを区別する再
起動装置に関するものである。
従来、ＣｐＵ異常の検出方法として、ＷＤＴを用いて検
出する方法がとられていた。
出する方法がとられていた。
この方法を こ第１図から第３図を用いて説明する。第
１図においてＣＰＵＩよりある一定時間Ｔ２毎に、ＷＤ
Ｔ２へリセット信号を出力すムＷＤＴ２は常にタイマが
働いておわ、このタイマはリセット信号が入力される都
度リセットされ、ＷＤＴ２に設定している時間Ｔ１以内
にリセット信号が入力されない場合はＣＰＵ異常として
外部に異常信号を出力し、システムダウンとしていた。
１図においてＣＰＵＩよりある一定時間Ｔ２毎に、ＷＤ
Ｔ２へリセット信号を出力すムＷＤＴ２は常にタイマが
働いておわ、このタイマはリセット信号が入力される都
度リセットされ、ＷＤＴ２に設定している時間Ｔ１以内
にリセット信号が入力されない場合はＣＰＵ異常として
外部に異常信号を出力し、システムダウンとしていた。
第２図にこのタイミングの関係を示す。
ＡはＣＰＵＩからＷＤＴ２ＶＣ時間Ｔ２毎にリセット信
号を出力するタイミングを示し、ＢはＷＤＴ２のＪ タ
イマを示し時間Ｔ１を設定している。このタイマ時間Ｔ
１は時間Ｔ２より長いものを設定する。ＣＰＵＩからＷ
ＤＴ２に時間Ｔ２毎にリセット信号を出力し、ＷＤＴ２
のタイマをリセットしているが、何かの原因でリセット
信号が出力しなかつた場合、最後のリセット信号を出力
した時間を、ｏよサー定時間Ｔ１後に異常信号を出力す
る。ＣＰＵＩよＶＷＤＴ２に出力するのは第３図に示す
ように、プログラムの途中にＷＤＴ２をリセットするプ
ログラムを組み込み、このプログラムをある一定時間Ｔ
２毎にサイクリツクに起動することにより行うことがで
きる。ＣＰＵＩが正常に動作をすればこのプログラムも
正常に動作をして、ＷＤＴ２にある一定時間毎にリセッ
ト信号を出力するが、何かの原因でこのプログラムが走
らなかつた場合、前述のようにＷＤＴ２から異常信号を
出力してシステムダウンとなる。この原因としてＣＰＵ
自身の故障あるいは装置の故障によるものと、外部雑音
例えば一次電源ラインからのノイズや信号ラインのノイ
ズ等があわ、これらのノイズによＶ）ＣＰＵが誤動作を
するものとの二通クの原因が考えられ、従来これら原因
のいずれであつてもシステムダウンとなＶ）この原因の
区別が即座につかず、復旧に多大の労力を費やしていた
。ＣＰＵ自身あるいは装置の故障の場合は、人間が介入
して修復しなければならないが、外部雑音の場合ぱＣＰ
Ｕや装置の故障ではないので、すぐにシステムを立上が
らせても問題はなく、外部雑音の度にシステム全体の機
能が停止することは好ましくない。本発明は上記事情に
鑑みなされたものでその目的とするところは、ＷＤＴよ
り出力するＣＰＵ異常信号をＣＰＵ本体の故障によるも
のと、外部雑音によるものとを区別するＣＰＵの再起動
装置を提供しようというものである。
号を出力するタイミングを示し、ＢはＷＤＴ２のＪ タ
イマを示し時間Ｔ１を設定している。このタイマ時間Ｔ
１は時間Ｔ２より長いものを設定する。ＣＰＵＩからＷ
ＤＴ２に時間Ｔ２毎にリセット信号を出力し、ＷＤＴ２
のタイマをリセットしているが、何かの原因でリセット
信号が出力しなかつた場合、最後のリセット信号を出力
した時間を、ｏよサー定時間Ｔ１後に異常信号を出力す
る。ＣＰＵＩよＶＷＤＴ２に出力するのは第３図に示す
ように、プログラムの途中にＷＤＴ２をリセットするプ
ログラムを組み込み、このプログラムをある一定時間Ｔ
２毎にサイクリツクに起動することにより行うことがで
きる。ＣＰＵＩが正常に動作をすればこのプログラムも
正常に動作をして、ＷＤＴ２にある一定時間毎にリセッ
ト信号を出力するが、何かの原因でこのプログラムが走
らなかつた場合、前述のようにＷＤＴ２から異常信号を
出力してシステムダウンとなる。この原因としてＣＰＵ
自身の故障あるいは装置の故障によるものと、外部雑音
例えば一次電源ラインからのノイズや信号ラインのノイ
ズ等があわ、これらのノイズによＶ）ＣＰＵが誤動作を
するものとの二通クの原因が考えられ、従来これら原因
のいずれであつてもシステムダウンとなＶ）この原因の
区別が即座につかず、復旧に多大の労力を費やしていた
。ＣＰＵ自身あるいは装置の故障の場合は、人間が介入
して修復しなければならないが、外部雑音の場合ぱＣＰ
Ｕや装置の故障ではないので、すぐにシステムを立上が
らせても問題はなく、外部雑音の度にシステム全体の機
能が停止することは好ましくない。本発明は上記事情に
鑑みなされたものでその目的とするところは、ＷＤＴよ
り出力するＣＰＵ異常信号をＣＰＵ本体の故障によるも
のと、外部雑音によるものとを区別するＣＰＵの再起動
装置を提供しようというものである。
本発明を第４図，第５図に基づき詳述する。
第４図は第１図の構成のものに点線で囲んである再起動
回路３を付力Ｄし、ＣＰＵｌとＷＤＴ２とともにループ
状に構成したものである。再起動回路３にお一いて、第
１のタイマ部３１はＷＤＴ２よね入力するＣｐＵ異常信
号を他制御装置（図示省略）に認識させるための時間Ｔ
Ａを設定したものであり、また第２のタイマ部３２はり
スタート出力部３３が再起動信号をＣＰＵｌに出力後、
タイマが働き再度ＣＰＵ異常信号がくるまでの予測時間
ＴＢを設定したものである。論理積回路ＡＮＤはタイマ
部３１の出力信号とタイマ部３２の出力信号との論理積
によジ、この結果をりスタート出力部３３に出力する。
以上のように構成されたものに訃いて、次に動作を説明
する。
回路３を付力Ｄし、ＣＰＵｌとＷＤＴ２とともにループ
状に構成したものである。再起動回路３にお一いて、第
１のタイマ部３１はＷＤＴ２よね入力するＣｐＵ異常信
号を他制御装置（図示省略）に認識させるための時間Ｔ
Ａを設定したものであり、また第２のタイマ部３２はり
スタート出力部３３が再起動信号をＣＰＵｌに出力後、
タイマが働き再度ＣＰＵ異常信号がくるまでの予測時間
ＴＢを設定したものである。論理積回路ＡＮＤはタイマ
部３１の出力信号とタイマ部３２の出力信号との論理積
によジ、この結果をりスタート出力部３３に出力する。
以上のように構成されたものに訃いて、次に動作を説明
する。
ＣＰＵｌよりりセツト信号を通信線１０を通してある一
定時間毎にＷＤＴ２へ出力する。
定時間毎にＷＤＴ２へ出力する。
ＷＤＴ２は入力したりセツト信号よＶ）ＷＤＴ２のタイ
マをりセツトする。ＷＤＴ２のタイマに設定している時
間Ｔ１以内に、ＣＰＵｌよりのりセツト信号が入力しな
い場合、ＷＤＴ２よりＣＰＵ異常信号を通信機１１を通
してタイマ部３１に出力するとともに、通信線１１より
分岐した通信線１２を通して他制御装置（図示省略）に
出力する。タイマ部３１で他制御装置がＣｐＵの異常を
認識した時間ＴＡが過ぎると通信線１３を・ｍして論理
積回路ＡＮＤに０Ｎ信号を出力する。タイマ部３２はタ
イマが動作をしていないので、通信線１７を通して０Ｆ
Ｆ信号を反転して論理積回路ＡＮＤに出力する。論理積
回路ＡＮＤばＯＮ″″，゛ＯＮ゛が入力するため０Ｎ信
号をりスタート出力部３３に出力する。該出力部３３で
再起動信号を通信線１５を通してＣＰＵｌに出力しＣＰ
Ｕｌを再起動する。また再起動信号は通信線１５より分
岐した通信線１６を通してタイマ部３２に出力しタイマ
を始動する。再起動したＣＰＵｌは正常であるならば、
他制御装置にＣｐＵが正常であることを認識させてシス
テムが正常に稼動するがＣＰＵｌが異常の場合、ＷＤＴ
２が働き、ＷＤＴ２よｌ）ＣＰＵ異常信号を出力して、
前述のように論理積回路ＡＮＤに０Ｎ信号を出力する。
この０Ｎ信号がタイマ部３２に設定した時間ＴＢ以内に
論理積回路ＡＮＤに入力するとタイマ部３２から０Ｎ信
号を反転して該回路ＡＮＤに出力する。該回路ＡＮＤは
、゛ＯＮ″″，゛ＯＦＦ゛″が入力することとなり、０
ＦＦ信号をりスタート出力部３３に出力する。該出力部
３３は０ＦＦ信号が入力するため再起動信号を出力しな
い。このタイミングを第５図に示す。第５図！／（１訃
いて、イはＷＤＴ２の異常信号，口はタイマ部３１のタ
イマ時間，ハはタイマ部３２のタイマ時間，二はりスタ
ート出力部３３の出力信号を夫々示している。
マをりセツトする。ＷＤＴ２のタイマに設定している時
間Ｔ１以内に、ＣＰＵｌよりのりセツト信号が入力しな
い場合、ＷＤＴ２よりＣＰＵ異常信号を通信機１１を通
してタイマ部３１に出力するとともに、通信線１１より
分岐した通信線１２を通して他制御装置（図示省略）に
出力する。タイマ部３１で他制御装置がＣｐＵの異常を
認識した時間ＴＡが過ぎると通信線１３を・ｍして論理
積回路ＡＮＤに０Ｎ信号を出力する。タイマ部３２はタ
イマが動作をしていないので、通信線１７を通して０Ｆ
Ｆ信号を反転して論理積回路ＡＮＤに出力する。論理積
回路ＡＮＤばＯＮ″″，゛ＯＮ゛が入力するため０Ｎ信
号をりスタート出力部３３に出力する。該出力部３３で
再起動信号を通信線１５を通してＣＰＵｌに出力しＣＰ
Ｕｌを再起動する。また再起動信号は通信線１５より分
岐した通信線１６を通してタイマ部３２に出力しタイマ
を始動する。再起動したＣＰＵｌは正常であるならば、
他制御装置にＣｐＵが正常であることを認識させてシス
テムが正常に稼動するがＣＰＵｌが異常の場合、ＷＤＴ
２が働き、ＷＤＴ２よｌ）ＣＰＵ異常信号を出力して、
前述のように論理積回路ＡＮＤに０Ｎ信号を出力する。
この０Ｎ信号がタイマ部３２に設定した時間ＴＢ以内に
論理積回路ＡＮＤに入力するとタイマ部３２から０Ｎ信
号を反転して該回路ＡＮＤに出力する。該回路ＡＮＤは
、゛ＯＮ″″，゛ＯＦＦ゛″が入力することとなり、０
ＦＦ信号をりスタート出力部３３に出力する。該出力部
３３は０ＦＦ信号が入力するため再起動信号を出力しな
い。このタイミングを第５図に示す。第５図！／（１訃
いて、イはＷＤＴ２の異常信号，口はタイマ部３１のタ
イマ時間，ハはタイマ部３２のタイマ時間，二はりスタ
ート出力部３３の出力信号を夫々示している。
ＣＰＵｌの異常によりイに示すように時刻Ｔ，でＷＤＴ
２より異常信号を出力すると、口に示すようにタイマ部
３１のタイマが始動し時間ＴＡが過ぎた時刻Ｔ２で０Ｎ
信号を論理積回路ＡＮＤに出力する。このときハに示す
ように時刻Ｔ２ではタイマ部３２のタイマは働いてふ・
らず、ＯＦＦ信号を回路ＡＮＤに印加する。回路ＡＮＤ
よＶ）０Ｎ信号がりスタート出力部３３に印加されると
、二に示すようにりスタート出力部３３はパルスを出力
し、パルスの立上がり時刻Ｔ２よＶ）ＣＰＵは復帰し立
ち下がり時刻Ｔ３よりタイマ部３２のタイマが始動する
。また時刻Ｔ４でイに示すように異常信号が出力した後
、口に示すようにタイマ部３１のタイマが働き時刻Ｔ５
で０Ｎ信号を論理回路ＡＮＤに出力する。この時ハに示
すようにタイマ部３２のタイマが時間ＴＢ以内で働いて
いるため０Ｎ信号を該回路ＡＮＤに出力し、結果的にり
スタート出力部３３に０ＦＦ信号を印加し、該出力部３
３は出力信号を出力しないためＣＰＵｌは再起動されな
い。このように本発明によれば、従来のＷＤＴを用いた
装置に再起動回路３を設けることによＶ）ＣＰＵ自身の
故障と外部雑音による故障との区別ができ、外部雑音に
よるシステムダウンがなくなるとともに、システムを復
旧させるために要する無駄な労力もなくなりシヌテムが
安定する等の優れた利点を有するものである。
２より異常信号を出力すると、口に示すようにタイマ部
３１のタイマが始動し時間ＴＡが過ぎた時刻Ｔ２で０Ｎ
信号を論理積回路ＡＮＤに出力する。このときハに示す
ように時刻Ｔ２ではタイマ部３２のタイマは働いてふ・
らず、ＯＦＦ信号を回路ＡＮＤに印加する。回路ＡＮＤ
よＶ）０Ｎ信号がりスタート出力部３３に印加されると
、二に示すようにりスタート出力部３３はパルスを出力
し、パルスの立上がり時刻Ｔ２よＶ）ＣＰＵは復帰し立
ち下がり時刻Ｔ３よりタイマ部３２のタイマが始動する
。また時刻Ｔ４でイに示すように異常信号が出力した後
、口に示すようにタイマ部３１のタイマが働き時刻Ｔ５
で０Ｎ信号を論理回路ＡＮＤに出力する。この時ハに示
すようにタイマ部３２のタイマが時間ＴＢ以内で働いて
いるため０Ｎ信号を該回路ＡＮＤに出力し、結果的にり
スタート出力部３３に０ＦＦ信号を印加し、該出力部３
３は出力信号を出力しないためＣＰＵｌは再起動されな
い。このように本発明によれば、従来のＷＤＴを用いた
装置に再起動回路３を設けることによＶ）ＣＰＵ自身の
故障と外部雑音による故障との区別ができ、外部雑音に
よるシステムダウンがなくなるとともに、システムを復
旧させるために要する無駄な労力もなくなりシヌテムが
安定する等の優れた利点を有するものである。
第１図は従来のＷＤＴを用いた構成図、第２図、第３図
はＷＤＴを説明するためのタイムチヤート図とフローチ
ヤート図、第４図は本発明の一実施例を示した構成図、
第５図は第４図のタイミングを示したタイムチヤート図
である。 １はＣＰＵ、２はＷＤＴ、３は再起動処理回路、３１、
３２はタイマ部、３３はリスタート出力部。
はＷＤＴを説明するためのタイムチヤート図とフローチ
ヤート図、第４図は本発明の一実施例を示した構成図、
第５図は第４図のタイミングを示したタイムチヤート図
である。 １はＣＰＵ、２はＷＤＴ、３は再起動処理回路、３１、
３２はタイマ部、３３はリスタート出力部。
Claims (1)
- １ 中央演算処理装置の故障をウォッチ・ドツグ・タイ
マにより検出するものにおいて、前記ウォッチ・ドツグ
・タイマの出力側に、時間ＴＡに設定された第１のタイ
マ部を設け、前記ウォッチ・ドツグ、タイマの異常信号
を第１のタイマ部を介して論理積回路に導入し、この論
理積回路を他の入力端子に前記時間ＴＡより長い時間Ｔ
Ｂに設定された第２のタイマ部の出力信号を導入し、こ
の論理積条件成立信号をリスタート出力部に出力し、リ
スタート出力部の出力信号にて前記中央演算処理装置を
再起動し、且つ第２のタイマを始動するようにしたこと
を特徴とする中央演算処理装置の再起動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55109006A JPS5924460B2 (ja) | 1980-08-08 | 1980-08-08 | 中央演算処理装置の再起動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55109006A JPS5924460B2 (ja) | 1980-08-08 | 1980-08-08 | 中央演算処理装置の再起動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734225A JPS5734225A (en) | 1982-02-24 |
| JPS5924460B2 true JPS5924460B2 (ja) | 1984-06-09 |
Family
ID=14499172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55109006A Expired JPS5924460B2 (ja) | 1980-08-08 | 1980-08-08 | 中央演算処理装置の再起動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924460B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11794670B2 (en) | 2018-03-29 | 2023-10-24 | Kotobukiya Fronte Co., Ltd. | Automobile component |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371240A (ja) * | 1989-08-11 | 1991-03-27 | Nec Corp | ウォッチ・ドッグ・タイマ回路 |
-
1980
- 1980-08-08 JP JP55109006A patent/JPS5924460B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11794670B2 (en) | 2018-03-29 | 2023-10-24 | Kotobukiya Fronte Co., Ltd. | Automobile component |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734225A (en) | 1982-02-24 |
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