JPS5927120B2 - 基板 - Google Patents
基板Info
- Publication number
- JPS5927120B2 JPS5927120B2 JP56039735A JP3973581A JPS5927120B2 JP S5927120 B2 JPS5927120 B2 JP S5927120B2 JP 56039735 A JP56039735 A JP 56039735A JP 3973581 A JP3973581 A JP 3973581A JP S5927120 B2 JPS5927120 B2 JP S5927120B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- substrate
- insulating layer
- sheet
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/69—Insulating materials thereof
- H10W70/692—Ceramics or glasses
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Inorganic Insulating Materials (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】
本発明はICモジュールに係り、更に具体的には本発明
はICチップを取り付けるためのシリコン・マトリック
スによつて形成される基板構造体に係る。
はICチップを取り付けるためのシリコン・マトリック
スによつて形成される基板構造体に係る。
多層金属化セラミック基板はICチップを取り付けるた
めに用いられ且つIC相互結線を備えている。
めに用いられ且つIC相互結線を備えている。
これらの基板は一体的なセラミック・パッケージを形成
するために金属化され、積み重ねられ、積層されそして
加熱されるところの多数の別個のセラミック・グリーン
・シートから形成される。これらのプロセスは公知であ
つて、゛AFabricationTechnique
forMulti一LayerCeramicModu
les”、H−D・Kaiseretal・、Soli
dStateTechnology7bMay1972
、pages35−40において開示されている。基板
は、回路板に対してICモジュールを取り付け且つ電気
的に接続するために半田ボール接続部並びに一方の表面
上の金属ピンによつてICチップを取り付け並びに電気
的に接続するために他の表面上に金属パッドを含む。そ
のようなモジュールに関連する1つの条件はある厳密な
動作温度範囲内に回路成分を維持するために取り除かれ
ねばないところの使用中に発生した熱にある。
するために金属化され、積み重ねられ、積層されそして
加熱されるところの多数の別個のセラミック・グリーン
・シートから形成される。これらのプロセスは公知であ
つて、゛AFabricationTechnique
forMulti一LayerCeramicModu
les”、H−D・Kaiseretal・、Soli
dStateTechnology7bMay1972
、pages35−40において開示されている。基板
は、回路板に対してICモジュールを取り付け且つ電気
的に接続するために半田ボール接続部並びに一方の表面
上の金属ピンによつてICチップを取り付け並びに電気
的に接続するために他の表面上に金属パッドを含む。そ
のようなモジュールに関連する1つの条件はある厳密な
動作温度範囲内に回路成分を維持するために取り除かれ
ねばないところの使用中に発生した熱にある。
更に使用中に生じる熱サイクリングによつて、チップ及
び基板の材料の熱膨張係数における差によつてチップの
結線に対して応力が加わることがあげられる。熱膨張に
関する能力を改良する方法が熱サイクリングによる相互
結線欠陥の発生を減じるために研究されている。半導体
ウェハのための基板を形成する場合にバインダにおいて
シリコン粉体のスラリーを用いる技術が別出願によつて
提案されている。本発明に従つて、内部に導電線が形成
され且つその表面上に電気的結線パツドを有するところ
の、二酸化シリコンもしくは窒化シリコンのようなシリ
コン化合物の絶縁層によつて結合された焼結されたシリ
コン粒子のマトリツクスよりなる基板が提供される。
び基板の材料の熱膨張係数における差によつてチップの
結線に対して応力が加わることがあげられる。熱膨張に
関する能力を改良する方法が熱サイクリングによる相互
結線欠陥の発生を減じるために研究されている。半導体
ウェハのための基板を形成する場合にバインダにおいて
シリコン粉体のスラリーを用いる技術が別出願によつて
提案されている。本発明に従つて、内部に導電線が形成
され且つその表面上に電気的結線パツドを有するところ
の、二酸化シリコンもしくは窒化シリコンのようなシリ
コン化合物の絶縁層によつて結合された焼結されたシリ
コン粒子のマトリツクスよりなる基板が提供される。
更に表面上に電気的導電体を有する、シリコン半導体1
Cチツプを設けたICモジユールが提供される。
Cチツプを設けたICモジユールが提供される。
更に内部に導電線が形成され且つ表面において電気的結
線パツドを有するところの、二酸化シリコンもしくは窒
化シリコンのようなシリコン化合物の層によつて結合さ
れた焼結シリコン粒子のマトリツクスからなる多層積層
基板が提供される。なお上記電気的導電体及び上記パツ
ドは電気的に接続された一体的な構造体を形成するため
に相互に結合されている。最良の熱伝導率をうるために
チツプ及び基板の表面は面と面を向き合わせた関係で一
体的に結合されている。
線パツドを有するところの、二酸化シリコンもしくは窒
化シリコンのようなシリコン化合物の層によつて結合さ
れた焼結シリコン粒子のマトリツクスからなる多層積層
基板が提供される。なお上記電気的導電体及び上記パツ
ドは電気的に接続された一体的な構造体を形成するため
に相互に結合されている。最良の熱伝導率をうるために
チツプ及び基板の表面は面と面を向き合わせた関係で一
体的に結合されている。
ポリシリコン・グリーン・シートが、適量のシリコンを
計量し、スラリーを形成すべくボール・ミルもしくは他
の混合技術を用いて有磯バインダ及びシリコンを粉砕し
且つ混合することによつて調製される。
計量し、スラリーを形成すべくボール・ミルもしくは他
の混合技術を用いて有磯バインダ及びシリコンを粉砕し
且つ混合することによつて調製される。
有磯バインダは熱プラスチツク・ポリマー、プラスチサ
イザ及び溶剤からなる。スラリーは射出もしくはドクタ
ー・ブレードのような適当な技術を用いることによつて
シート状もしくはテープ伏に成形される。次に成形され
たシートが溶剤を蒸発させることによつて乾燥される。
シートが完全に乾燥された後、それはブランク(充填)
もしくはシート状に更に裁断され、位置合わせされそし
てバイア・ホールがそのブランクにあけられる。バイア
・ホールには各層の間の電気的結線を形成すべく導電性
の組成物が充填される。更に回路を形成するためにある
シートの表面に対して導電性の組成物がスクリーニング
される。適当なスラリーは次のような組成を有しうる。
バインダは、こわれたウエハから得られるくずのシリコ
ンもしくは結晶の端部であつてよいシリコンと混合され
る。この混合においては、ほぼ等量、例えば200gの
バインダに対して200gのシリコンがAl2O3ボー
ルを用い、65r−p−mの速度でもつて6時間にわた
つて中間寸法のボール・ミルにおいて混合される。6時
間後ミルが開けられ、更に20g0B−98プラスチサ
イザ粉が加えられ、更に4時間にわたつて混合される。
イザ及び溶剤からなる。スラリーは射出もしくはドクタ
ー・ブレードのような適当な技術を用いることによつて
シート状もしくはテープ伏に成形される。次に成形され
たシートが溶剤を蒸発させることによつて乾燥される。
シートが完全に乾燥された後、それはブランク(充填)
もしくはシート状に更に裁断され、位置合わせされそし
てバイア・ホールがそのブランクにあけられる。バイア
・ホールには各層の間の電気的結線を形成すべく導電性
の組成物が充填される。更に回路を形成するためにある
シートの表面に対して導電性の組成物がスクリーニング
される。適当なスラリーは次のような組成を有しうる。
バインダは、こわれたウエハから得られるくずのシリコ
ンもしくは結晶の端部であつてよいシリコンと混合され
る。この混合においては、ほぼ等量、例えば200gの
バインダに対して200gのシリコンがAl2O3ボー
ルを用い、65r−p−mの速度でもつて6時間にわた
つて中間寸法のボール・ミルにおいて混合される。6時
間後ミルが開けられ、更に20g0B−98プラスチサ
イザ粉が加えられ、更に4時間にわたつて混合される。
そのスラリーはベル・シャー内に配置され、スラリーか
ら捕獲された空気を除去するために真空処理が行なわれ
る。シリコン粒子寸法は約5ミクロンよりも小さく、ほ
とんどの粒子は約1乃至3ミクロンの範囲の寸法を有す
る。スラリーはプラスチツク・シートの表面上にドクタ
ー・ブレードによつて成形され、乾燥され、裁断されそ
して上述の如くホールがあけられる。バイア・ホールに
充填され且つ回路パターンを形成するための導電性組成
物は公知の如くペーストの形で調製される。
ら捕獲された空気を除去するために真空処理が行なわれ
る。シリコン粒子寸法は約5ミクロンよりも小さく、ほ
とんどの粒子は約1乃至3ミクロンの範囲の寸法を有す
る。スラリーはプラスチツク・シートの表面上にドクタ
ー・ブレードによつて成形され、乾燥され、裁断されそ
して上述の如くホールがあけられる。バイア・ホールに
充填され且つ回路パターンを形成するための導電性組成
物は公知の如くペーストの形で調製される。
典型的なペーストとしてはUSP3O9349O及びU
SP4lO9377に開示されるような高温金属もしく
は貴金属あるいは金属酸化物の粉体よりなる。有用な金
属化組成物としては例えばモリブデン、タングステン、
銀並びにパラジウムがある。金属及び金属酸化物粉体の
混合物がミリングのような方法によつてスクリーニング
しうるペーストを形成するためにビヒクルもしくは溶剤
と混合される。
SP4lO9377に開示されるような高温金属もしく
は貴金属あるいは金属酸化物の粉体よりなる。有用な金
属化組成物としては例えばモリブデン、タングステン、
銀並びにパラジウムがある。金属及び金属酸化物粉体の
混合物がミリングのような方法によつてスクリーニング
しうるペーストを形成するためにビヒクルもしくは溶剤
と混合される。
ビヒクルはプロセスが完了した後に残留メクライゼーシ
ヨンのみが残るように、シリコン粉体の焼結温度におい
てもしくは焼結温度以下において除去しうるように選択
される。通常のシルク・スクリーニング技術によつて所
望の回路パターンを形成するために導電性ペーストがグ
リーン・シートの上へスクリーニングされる。層の間の
電気的結線を形成すべき場合には、シートにおけるパン
チされたバイア・ホールが、回路パターンが形成される
のと同時にあるいは別個のスクリーニング・プロセスに
おいてスクリーニング処理によつて充填される。ペース
トは炉内にシートを配置し、それらシートを比較的低い
温度例えば60℃乃至100℃において15乃至60分
に亘つて加熱することによつて乾燥される。ペーストは
単純に空気によつて乾燥されてもよい。第1図は適当な
順序で重ねられた、種々の導電性パターンを有する複数
個のシリコン・グリーン・シートの破断図である。
ヨンのみが残るように、シリコン粉体の焼結温度におい
てもしくは焼結温度以下において除去しうるように選択
される。通常のシルク・スクリーニング技術によつて所
望の回路パターンを形成するために導電性ペーストがグ
リーン・シートの上へスクリーニングされる。層の間の
電気的結線を形成すべき場合には、シートにおけるパン
チされたバイア・ホールが、回路パターンが形成される
のと同時にあるいは別個のスクリーニング・プロセスに
おいてスクリーニング処理によつて充填される。ペース
トは炉内にシートを配置し、それらシートを比較的低い
温度例えば60℃乃至100℃において15乃至60分
に亘つて加熱することによつて乾燥される。ペーストは
単純に空気によつて乾燥されてもよい。第1図は適当な
順序で重ねられた、種々の導電性パターンを有する複数
個のシリコン・グリーン・シートの破断図である。
その重積体は各シート内に形成された位置合わせ孔内に
差し込まれる位置合わせピンを用いることによつて位置
合わせすることができる。最上部のシート10には半導
体チツプを結合するのに適した2つの金属パターン12
が設けられている。基板及びチツプ材の熱的適合性のゆ
えに、本発明の1つの利点は二酸化シリコン層を介して
最上部のシート10に対してチツプを、面と面を対面さ
せた関係で結合させることができる点にある。これによ
つて、チツプ回路及び相互結線メタラージを封止し、動
作中におけるチツプからの熱除去を促進させることがで
きる。次のシート16は2つの導電性パターン18を含
む。これらのパターンは層10を通る導電性バイア・ホ
ールを介してパターン12へ接続される。シート18を
通るバイア・ホールは他のシート20,22並びに残り
の一群のシート24への回路結線を与える。これによつ
て半導体チツプ14への及びそのチツプからの電気的信
号の入力及び出力のための所望の回路結線が与えられる
ことになる。図示されないピンが最後のシート25の外
側表面外もしくは内へ挿入されるかあるいはその外側表
面に対して半田付けされ、よつてチツプ及び基板の外部
回路に対する電気的接続が与えられる。積層プレスに位
置合わせされたシリコン・グリーン・シートの重積体が
配置され、熱プラスチツク・バインダを軟化させ且つ各
層を融合させるために適度の温度及び圧力が加えられる
。
差し込まれる位置合わせピンを用いることによつて位置
合わせすることができる。最上部のシート10には半導
体チツプを結合するのに適した2つの金属パターン12
が設けられている。基板及びチツプ材の熱的適合性のゆ
えに、本発明の1つの利点は二酸化シリコン層を介して
最上部のシート10に対してチツプを、面と面を対面さ
せた関係で結合させることができる点にある。これによ
つて、チツプ回路及び相互結線メタラージを封止し、動
作中におけるチツプからの熱除去を促進させることがで
きる。次のシート16は2つの導電性パターン18を含
む。これらのパターンは層10を通る導電性バイア・ホ
ールを介してパターン12へ接続される。シート18を
通るバイア・ホールは他のシート20,22並びに残り
の一群のシート24への回路結線を与える。これによつ
て半導体チツプ14への及びそのチツプからの電気的信
号の入力及び出力のための所望の回路結線が与えられる
ことになる。図示されないピンが最後のシート25の外
側表面外もしくは内へ挿入されるかあるいはその外側表
面に対して半田付けされ、よつてチツプ及び基板の外部
回路に対する電気的接続が与えられる。積層プレスに位
置合わせされたシリコン・グリーン・シートの重積体が
配置され、熱プラスチツク・バインダを軟化させ且つ各
層を融合させるために適度の温度及び圧力が加えられる
。
グリーン・シートの重積体が次に所望の仕上げられた基
板の寸法プラス収縮のためのゆとりを考慮した寸法に裁
断されもしくはパンチングされる。グリーン・モジユー
ルは炉の中で加熱される。2時間にわたつて約1400
℃の加熱温度で加熱することによつて約4.1×10−
6゜K4の熱膨張係数(単結晶シリコン・チツプの熱膨
張係数は約4,2×10−60K−1である。
板の寸法プラス収縮のためのゆとりを考慮した寸法に裁
断されもしくはパンチングされる。グリーン・モジユー
ルは炉の中で加熱される。2時間にわたつて約1400
℃の加熱温度で加熱することによつて約4.1×10−
6゜K4の熱膨張係数(単結晶シリコン・チツプの熱膨
張係数は約4,2×10−60K−1である。
)を生じる。1200℃の加熱温度によつて、約2.5
×10−60K−1並びに1300℃の加熱温度によつ
ては約2。
×10−60K−1並びに1300℃の加熱温度によつ
ては約2。
7乃至3.0×10−60K−1 が与えられた。
8時間にわたる加熱時間は膨張係数を実質的に変化させ
なかつた。
なかつた。
加熱雰囲気は酸素、窒素もしくはこれらのガスの混合物
からなる雰囲気でもつて特定のメタラージが損傷を受け
ないように選択される。アルゴンような希ガスが満足す
べきガスであつた。結果として無磯シリコン化合物の共
通絶縁層によつて結合されたシリコン粒子のマトリツク
スからなる基板が得られた。この構造体が第2図の断面
図において示されている。約1乃至5ミクロンの寸法範
囲を用するシリコン粒子27は加熱雰囲気に依存して二
酸化シリコン、窒化シリコンもしくはそれらの混合物の
共通絶縁層領域29によつて結合されている。その絶縁
層は約1000乃至10000人(0.1乃至1.0ミ
クロン)の厚さを有する。
からなる雰囲気でもつて特定のメタラージが損傷を受け
ないように選択される。アルゴンような希ガスが満足す
べきガスであつた。結果として無磯シリコン化合物の共
通絶縁層によつて結合されたシリコン粒子のマトリツク
スからなる基板が得られた。この構造体が第2図の断面
図において示されている。約1乃至5ミクロンの寸法範
囲を用するシリコン粒子27は加熱雰囲気に依存して二
酸化シリコン、窒化シリコンもしくはそれらの混合物の
共通絶縁層領域29によつて結合されている。その絶縁
層は約1000乃至10000人(0.1乃至1.0ミ
クロン)の厚さを有する。
説明の目的からして、粒子及び連続絶縁層領域29の相
対的寸法は第2図においては正確な尺度では示されてい
ない。領域29の体積は実際には粒子27の体積よりも
ずつと小さい。第3図に示されるように、焼成後、導電
線31、相互結線32並びに接続パツド33は基板30
と共に一体構造に形成される。シリコン粒子をとりまく
絶縁層のゆえに、その構造体は約5乃至7の計算された
誘電率を呈する。
対的寸法は第2図においては正確な尺度では示されてい
ない。領域29の体積は実際には粒子27の体積よりも
ずつと小さい。第3図に示されるように、焼成後、導電
線31、相互結線32並びに接続パツド33は基板30
と共に一体構造に形成される。シリコン粒子をとりまく
絶縁層のゆえに、その構造体は約5乃至7の計算された
誘電率を呈する。
これは純粋のシリコンの構造体の場合には呈せられなか
つた導電体の間の絶縁を与えるのに適した値である。そ
の構造体は更に約0.2Ca1S−1?−10K−1の
高い熱伝導率を呈する(通常用いられるアルミナ基板の
熱伝導率は約0.052Ca1S−1CTrL−10K
−1である)。これによつてシリコン・マトリツクス基
板上に取り付けられたICチツプの冷却のための格段の
作用効果が呈せられる。シリコン・マトリツクス基板の
熱的特性及び熱伝導性に関する最大の作用効果をうるた
めに、IC回路14は、パターン12(第1図)の接続
パツド33がチツプ14上の対応するパツド35に対し
て接続されるように配置された伏態で酸化層34を介し
て基板30に対して面と面を向き合わせた関係で結合さ
れる(第4図)。結合プロセスは基板30に対して接触
した伏態にチツプ14を配置し、対応する接続パツドを
配列させそして赤外加熱技術によつて半田をリフローさ
せることによつて行なわれる。
つた導電体の間の絶縁を与えるのに適した値である。そ
の構造体は更に約0.2Ca1S−1?−10K−1の
高い熱伝導率を呈する(通常用いられるアルミナ基板の
熱伝導率は約0.052Ca1S−1CTrL−10K
−1である)。これによつてシリコン・マトリツクス基
板上に取り付けられたICチツプの冷却のための格段の
作用効果が呈せられる。シリコン・マトリツクス基板の
熱的特性及び熱伝導性に関する最大の作用効果をうるた
めに、IC回路14は、パターン12(第1図)の接続
パツド33がチツプ14上の対応するパツド35に対し
て接続されるように配置された伏態で酸化層34を介し
て基板30に対して面と面を向き合わせた関係で結合さ
れる(第4図)。結合プロセスは基板30に対して接触
した伏態にチツプ14を配置し、対応する接続パツドを
配列させそして赤外加熱技術によつて半田をリフローさ
せることによつて行なわれる。
次に低温(300′C)のプラズマ酸化技術によつて酸
化物が成長される。ここで、ソルダー・リフロー温度は
プラズマ酸化のプロセスにおいて余分の半田の流動が生
じないように400℃の領域に維持されることを理解さ
れたい。
化物が成長される。ここで、ソルダー・リフロー温度は
プラズマ酸化のプロセスにおいて余分の半田の流動が生
じないように400℃の領域に維持されることを理解さ
れたい。
第1図は多結晶シリコン層の重積体を説明する図、第2
図は絶縁層におけるシリコン粒子のマトリツクスを説明
する図、第3図は焼成後の基板における金属線及び相互
結線の様子を説明する図、第4図はICチツプが面と面
を向い合わせ関係で結合された多層基板を示す図である
。 10・・・・・・最上部シート、12・・・・・・金属
のパターン、14・・・・・・半導体チツプ、16・・
・・・・シート、18・・・・・・導電性パターン、2
0・・・・・・シート、22・・・・・・シート、 2
4・・・・・・シート、 25・・・・・・シート、2
7・・・・・・シリコン粒子、29・・・・・・絶縁層
領域。
図は絶縁層におけるシリコン粒子のマトリツクスを説明
する図、第3図は焼成後の基板における金属線及び相互
結線の様子を説明する図、第4図はICチツプが面と面
を向い合わせ関係で結合された多層基板を示す図である
。 10・・・・・・最上部シート、12・・・・・・金属
のパターン、14・・・・・・半導体チツプ、16・・
・・・・シート、18・・・・・・導電性パターン、2
0・・・・・・シート、22・・・・・・シート、 2
4・・・・・・シート、 25・・・・・・シート、2
7・・・・・・シリコン粒子、29・・・・・・絶縁層
領域。
Claims (1)
- 【特許請求の範囲】 1 シリコン化合物の絶縁層によつて結合された焼結さ
れたシリコン粒子のマトリックスよりなる基板であつて
、その内部に導電線を形成し且つその表面に電気的接続
用パッドを設けた事を特徴とする基板。 2 上記シリコン化合物が二酸化シリコン、窒化シリコ
ン並びにそれらの混合物よりなる群から選択されたもの
である事を特徴とする特許請求の範囲第1項記載の基板
。 3 上記シリコン粒子が約1ないし3ミクロンの範囲の
寸法を有し、上記絶縁層が約0.1ないし1.0ミクロ
ンの厚さを有し、上記基板が約4.1×10^−6^°
K^−^1の熱膨張係数、約0.2calS^−^1c
m^−^1°K^−^1の熱伝導度並びに約5ないし7
の誘電率を呈する事を特徴とする特許請求の範囲第1項
記載の基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US143216 | 1980-04-24 | ||
| US06/143,216 US4364100A (en) | 1980-04-24 | 1980-04-24 | Multi-layered metallized silicon matrix substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161696A JPS56161696A (en) | 1981-12-12 |
| JPS5927120B2 true JPS5927120B2 (ja) | 1984-07-03 |
Family
ID=22503105
Family Applications (1)
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