JPS5930293B2 - デ−タ処理システムにおいて結合された共通バス用ア−キテクチャ - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、特に共通の入出
力バスで行われるデータ処理動作に関する。

共通バスにわたり連結された複数個のデバイスを有する
システムにおいては、情報の双方向伝送を前記デバイス
間に提供できる整然としたシステムを設けなければなら
ない。

この問題は、その様なデバイスが、例えば１つ以上のデ
ータ・プロセサ、１つ以上のメモリー装置、および磁気
テープ記憶デバイス、デイスク記憶デバイス、カード読
取り装置等の如き種々の周辺デバイスを含む場合、更に
複雑になる。この様なシステムを結合する為の種々の方
法および装置は従来の技術において周知である。

この様な従来技術は、共通のデータバス経路を有するも
のから、各デバイス間に特別な経路を有するもの迄ある
。又、この様なシステムは、バスのタイプと関連して同
期動作又は非同期動作のいずれかの能力を有するもので
も良い。この様な各デバイスが接続されあるいは作動さ
れる態様とは独立に、これ等のシステムのあるものは、
例えば伝送がデータ・プロセサ以外の他のデバイス間で
行われる場合でさえ、バス上のこの様なデータ伝送のデ
ータ・プロセサによる制御を必要とする。更に、この様
なシステムは、通常各種のパリテイチエツク装置、優先
順位装置、および割込み構成を含んでいる。この様な構
成の１つが米国特許第３８６６１８１号に示されている
。

別のものが米国特許第３６７６８６０号に示されている
。共通バスを使用するデータ処理システムは、米国特許
第３８１５０９９号に示されている。アドレス指定がこ
の様なシステムにおいて設けられる方法は、例えばこれ
等デバイスのいずれかがデータ伝送を制御出来る方法と
共に、システムの編成、即ち共通バスがあるかどうか、
その動作が同期、非同期のいずれかであるか、等に依存
している。システムの応答、およびスループツト能力は
、これ等の各構成に大きく依存している。従つて、本発
明の主な目的は、共通バスに接続されたデータ・プロセ
サを含む複数個のデバイスを有する改良されたデータ処
理システムの提供にある。

本発明の前記およびその他の諸目的は、情報の伝送用の
共通の電気的バスにそれぞれ結合された複数個の装置を
設けたデータ処理システムの提供により達成されるもの
である。

更に、各装置の優先順位を示す為のロジツクが包含され
、又更に各装置には、非同期的に生成された伝送サイク
ルの間それら装置の別の１つに対する情報の伝送の為の
バスの使用を要求するロジツクが包含されている。又、
各装置には、もし要求をする装置が伝送サイクルを要求
する最も優先順位の高い装置である場合に、他の装置の
各々の動作とは独立してその要求を行う装置用のこの様
な伝送サイクルを非同期的に生成する為の装置も含まれ
ている。少くとも最高優先順位の要求する装置には、こ
れら装置の別の１つ、即ち受取り装置に対し生成された
伝送サイクルの間情報のこの様な伝送を付勢する為の装
置が含まれている。応答ロジツクは、最高優先順位の要
求装置、即ち送り装置からの情報の伝送を確認する為に
各装置に含まれている。この様な応答ロジツクは、受取
り装置がこれに対して送り装置が情報を伝送している旨
の表示を受取るならば、第１の信号を生成する為の装置
と、前記受取り装置がビジーでなければ第２の信号を生
成する為の装置と、前記第１と第２の信号の両方の存在
に応答して正の確認信号を生成する為の装置と、前記第
１の信号の存在と第２の信号の非存在とに応答して負の
確認信号を生成する為の装置とを含んでいる。本発明の
装置が構成される態様およびその動作モードについては
、添付図面に関して以下の詳細な記述から良く理解出来
よう。

本発明のデータ処理バスは、システムにおける２つの装
置間に通信路を与えるものである。

このバスは、設計上非同期的で、バスに接続された各種
の速度の諸装置を駆動させて同じシステムにおいて効率
良く動作させる。本発明のバスの設計は、メモリー伝送
、割込み、データ、状態、指令の伝送を含む通信を可能
にする。典型的なシステムの全体的な構成は、第１図に
示されている〇このバスは、共通（共用）の信号経路を
介して、ある時間どの２つの装置でも相互に通信させる
ものである。

通信を希望する任意の装置は、バス・サイクルを要求す
る。このバス・サイクルが許される時、その要求装置は
、マスターとなつてシステム内のどの他の装置もスレー
ブとしてアドレス指定出来る。殆んどの伝送は、マスタ
ーからスレーブへの方向である。バス交換のあるタイプ
は、応答サイクルを要求する（例えばメモリーの読出し
）。応答サイクルが要求される場合は、要求側は、マス
ターの役割をとり、応答を要求する旨を表示し、それ自
体をスレーブに対して識別する。要求した情報が利用可
能となる時、（スレーブの応答時間に依る）、スレーブ
は今度はマスターの役割をとつて要求側装置に対する伝
送を開始する。これで、この場合２つのバスサイクルを
とつた交換作用を完了する。これ等２つのサイクルの間
に存在するバスの時間が、これ等２つの装置を含まぬ他
のシステムのトラフイツクの為に使用出来る。マスター
は、バスにおける他のどんな装置でもスレーブとしてア
ドレス指定出来る。これは、スレーブ・アドレスをアド
レス・リード線に出す事により行う。例えば、２４のア
ドレス・リード線が可能で、これは、メモリー参照信号
（ＢＳＭＲＥＦ−）と呼ばれる付随制御回線の状態に依
存する２つの解釈のいずれかを有する事が出来る。

もしこのメモリー参照信号が２進数零である場合は、第
２図のフオーマツトは、アドレス・リード線に最下位の
ビツトである２３番目のリード線を使用する。本明細書
に用いられる如く、用語２進数零および２進数１は、電
気信号の低（ト）および高（有）の状態を表示する為に
それぞれ使用されるものである事を知るべきである。も
しメモリー参照信号が２進数１である場合は、第３図に
示される如き２４ビツトに対するフオーマツトが適用す
る。主として、このメモリーがアドレス指定される時、
バスは、２２４バイト迄をメモリー内で直接アドレス指
定させ得る。各装置が制御情報、データ、又は割込みを
通過させている時、これ等装置はチヤンネル番号により
相互にアドレス指定する。このチヤンネル番号は、バス
により２１０チヤンネル迄アドレス指定され得る。チヤ
ンネル番号と共に、６ビツトの機能コードが通され、こ
のコードは、この伝送が２６迄の可能性のある機能のど
れを意味するかを指定する。マスターがスレーブからの
応答サイクルを要求する時、マスターは、ＢＳＷＲＩＴ
Ｅ−と名づけられた制御リード線の１つの状態（読出し
指令）により、これをスレーブに対し表示する（制御り
ード線の他の状態は応答を要求しない。

即ち書込み指令）。更に、このマスターは、それ自身の
識別（身元）をスレーブに対しチヤンネル番号で与える
。バスのアドレス・リード線と対向するデータ・リード
線は第４図のフオーマツトに従つてコードされて、スレ
ーブからの応答が要求される時、マスターの識別を表示
する。この応答サイクルは、非メモリー参照伝送により
要求側に向けられ、２番目の半バス・サイクル（ＢＳＳ
ＨＢＣ−）として表示される制御リード線は、これが持
ち望まれたサイクル（他の装置から要求されない伝送と
比較して）である旨を表示する様付勢される。分配され
たタイブレーク・ネツトワークは、バス・サイクルを付
与し、かつバスの使用に対する同時要求を解決する機能
を提供する。

優先順位は、バスの物理的位置に基いて付与され、最高
優先順位はバス上の最初の装置に対して与えられる。前
記のタイブレーク機能を実施する為のロジツクは第８図
に示され、バスに接続された全ての装置間に同様に分配
されている。典型的なシステムにおいては、メモリーは
最高優先順位を与えられ、中央プロセサは最低優先順位
を与えられ、その他の装置はその性能要件に基いて位置
決めされる。この様に、第１図において、本発明の典型
的なシステムは、メモリー１−２０２乃至Ｎ−２０４と
連結された多回線バス２００を含み、これ等のメモリー
は最高優先順位を有し、中央プロセサ２０６は最低優先
順位を有する。又、バスに接続されている、例えば科学
演算装置２０８と各種のコントローラ２１０，２１２、
および２１４が含まれる。コントローラ２１０は、例え
ば４つの装置記録周辺デバイス２１６を制御する様結合
されている。コントローラ２１２は、モデム（変調／復
調）装置を介して通信制御を行う為に使用され、コント
ローラ２１４は、テープ周辺デバイス２１８又はデイス
ク周辺デバイス２２０の如き大容量記憶デバイスを制御
する為に使用される。既に述べた様に、バス２００と結
合された各デバイスのいずれもバスに接続されたメモリ
ー又は他のどの装置をもアドレス指定出来る。この様に
、テープ周辺デバイス２１８は、コントローラ２１４を
介してメモリー２０２をアドレス指定出来る。以下に論
議する如く、バスに対して直接接続されたこれ等の各装
置は、第８図に関して図示され論議される如くタイブレ
ーク・ロジツクを含み、更にこの様な装置の各々は、典
型的な基本デバイス・コントローラ・アドレス・ロジツ
クに関して第９図、典型的なメモリー・アドレス・ロジ
ツクに関して第１０図、典型的な中央プロセサ・アドレ
ス・ロジツクに関しては第１１図について論議される如
きアドレス・ロジツクを含んでいる。各装置２１６，２
１８および２２０の如くバスに対して直接接続されてい
ない諸装置も又、タイブレーク・ロジツクを有する。チ
ヤンネル番号は、メモリーアドレスにより識別されるメ
モリータイプ処理要素を除いて、あるシステムにおける
各端末点に対して存在する０チヤンネル番号はそのよう
な各デバイスに割当てられる。

全２重デバイスは、半２重デバイスと共に２つのチヤン
ネル番号を用いる。出力専用又は入力専用デバイスはそ
れぞれ唯１つのチヤンネル番号を用いる。これらチヤン
ネル番号は容易に変更可であり、従つて１個以上の１６
進ロータリー・スイツチ（つまみ輪スイツチ）が、その
装置のアドレスを表示もしくはセツトするためバスに接
続されたこの様な装置の各々について使用出来る。この
ように、システムが構成される時、チヤンネル番号はそ
のシステムに対して適当となるようにバスに対して接続
された特定の装置に対して付けることが出来る。多数人
出力（１／０）ポートを有する各装置は、一般に１プロ
ツクの連続的なチヤンネル番号を必要とする。一例とし
て、４ポートの装置は、チヤンネル番号の上位の７ビツ
トを割当てるのにロータリー・スイツチを用い、そして
ポート番号を定めて入力ポートを出力ポートから区別す
る為そのチヤンネル番号の下位の３ビツトを用いること
ができる。スレーブ装置のチヤンネル番号は、第３図に
示す如く全ての非メモリー伝送に関するアドレス・バス
上に現われる。各装置は、その番号とそれ自身の内部に
記憶された番号（ロータリー・スイツチにより内部に記
憶されたもの）とを比較する。比較動作を行う装置は、
定義によつてスレーブであり、そのサイクルに応答しな
ければならない。一般に、１つのシステムにおいて２つ
の点が同じチヤンネル番号に割当てられる事はない。第
３図に示される如く、特定のバス即ちＩ／０機能は、非
メモリー伝送に対するバス・アドレス・リード線のビツ
ト１８乃至２３により表示される如く、実行出来る。機
能コードは、出力又は入力動作を表わしてもよい。全て
の奇数の機能コードは出力伝送（書込み）を示し、全て
の偶数の機能コードは入力伝送要求（読出し）を示す。
中央プロセサは、入出力指令に関する６ビツトの機能コ
ード・フイールドの最下位ビツト機能を検査し、バス・
リード線を用いてその方向を示す。出力および入力機能
には各種のものがある。

出力機能の１つは、１つのデータ量例えば１６ビツトが
バスからチヤンネルにロードされる指令である。個々の
データ・ビツトの意味は特定の構成要素であるが、デー
タ量は、特定の構成要素の機能性に依存して記憶、送り
、伝達等されるべきデータを意味する様にとられる。別
のこの様な出力機能は、例えば２４ビツトの量がチヤン
ネル・アドレス・レジスタ（図示せず）にロードされる
指令である。このアドレスは、メモリー・バイト・アド
レスであり、チヤンネルがデータの入力又は出力を開始
するメモリーの起動ロケーシヨンを指示する。他の各種
の出力機能は、特定の伝送の為チヤンネルに割当てられ
たメモリーバツフアのサイズを規定する出力レンジ指令
と、その個々のビツトにより特定の応答を惹起する出力
制御指令と、印字指令の如き出力タスク機能と、ターミ
ナル速度、カードリーダーモード等の如き諸機能を表示
する為の指令である出力構成と、第５図に示す如きフオ
ーマツトを用いて例えば１６ビツトのワーノドをチヤン
ネルにロードする指令である出力割込み制御とを含む。

最初の１０ビツトは中央のプロセサ・チヤンネル番号を
示し、ビツト１０乃至１５は割込みレベルを示す。割込
み時に、中央プロセサ・チヤンネル番号はアドレス・バ
スに戻されるが、一方この割込みレベルはそのデータ・
バスに戻される。入力機能は、この場合入力データがデ
バイスからバスに伝送される点を除いて出力機能に類似
した諸機能を含んでいる。

この様に、入力機能は、タスク構成と割込み指令だけで
なく、入力データと、入力アドレスと、入力レンジ指令
を含んでいる。更に、チヤンネルがバスに対してそのデ
バイス識別番号を出すデバイス識別指令が含まれる。又
、２つの入力指令を含み、これにより状態ワード１又は
状態ワード２が今述べた如くチヤンネルからバスに出さ
れる。状態ワード１からの表示は、例えば特定のデバイ
スが動作しているかどうか、バスからの情報を受取る用
意があるかどうか、エラー状態があるかどうか、アテン
シヨンが要求されているかどうか、を含んでいる。

状態ワード２は、例えばパリテイ表示、非訂正可能なメ
モリーあるいは訂正されたメモリー誤りがあるかどうか
、強制指令があるかどうかあるいは例えば非存在のデバ
イス又は資源があるかどうか、を含んでいる〇前述の如
く、唯一のデバイス識別番号が、バスに接続される各異
なるタイプのデバイスに割付けられている。

この番号は、入力デバイス識別と呼ばれる入力機能指令
に応答してバス上に供される。この番号は、第６図に示
されるフオーマツトでデータバスに出される。便宜の為
、この番号は、デバイスを識別する１３ビツト（ビツト
０乃至１２）と、デバイスのある機能性を識別する３ビ
ツト（ビツト１３乃至１５）とに必要に応じて分割され
ている。中央プロセサへの割込みを望む装置は、バス・
サイクルを要求する。

バス・サイクルが付与される時、この装置はその割込み
ベクトルをバスに出し、この割込みベクトルは、中央プ
ロセサのチヤンネル番号と、割込みレベル数とを含んで
いる。この様に、この装置は、割込みベクトルとしてマ
スターのチヤンネル番号と、その割込みレベル数とを提
供する。もしこれが中央プロセサのチヤンネル番号であ
れば、中央プロセサは、与えられたレベルが現在の内部
の中央プロセサ・レベルよりも数値的に小さく、かつも
し中央プロセサが丁度別の割込を受入れていない場合、
この割込みを受入れる。受入れはバスＡＣＫ信号（ＢＳ
ＡＣＫＲ−）により表示される。もし中央プロセサがこ
の割込みを受入れられない場合、ＮＡＫ信号が戻される
（ＢＳＮＡＫＲ−）。ＮＡＫ（ある時は、ＮＡＣＫと呼
ばれる）信号を受取るデバイスは、再通常割込みを示す
信号を中央プロセサ（ＣＰ）から受けた時（ＢＳＲＩＮ
Ｔ−）再トライする。中央プロセサは、レベル変化を完
了した時この信号を発し、従つてもう一度割込みを受入
れる事が出来る。マスターのチヤンネル番号は、２つ以
上のチヤンネルが同じ割込みレベルになり得るから、ベ
クトルで使用に供される。割込みレベルＯは、これが装
置が割込みを行わない事を意味する様に規定されている
為、特殊な意味を有している。第７図はバス・タイミン
グ図を例示しており、これについては以下に更に詳細に
論議しよう。然しながら、一般にこのタイミングは、下
記の如くである。このタイミングは、マスター装置から
バスに接続されたスレーブ装置迄の全ての伝送に適用す
る。伝送が生じ得る速度は、システムの構成に依存して
いる。即ち、バスに接続される装置が多く、バスが長け
れば、伝播の遅延の為、バス上の通信が長くかかる。他
方、バス上の装置が少なければ、応答時間も減少する。
従つて、このバスのタイミングは性質的に真に非同期で
ある。バス・サイクルを望むマスターは、バス要求を行
う。信号ＢＳＲＥＱＴ−はバス上の全ての装置に共通で
、もし２進数零であれば、少くとも１つの装置がバス・
サイクルを要求している事を示す。バス・サイクルが与
えられる時、信号ＢＳＤＣＮＮ−は２進数零となり、第
８図に関して更に特別に述べるタイブレーク機能が完了
し、今や特定の１つのマスターがバスの制御を有してい
る事を示す。信号ＢＳＤＣＮＮ−が２進数零になる時、
マスターは、バスに対して伝送されるべき情報を与える
。バス上の各装置は、信号ＢＳＤＣＮＮ−から内部スト
ローブを生成する。このストローブは、ＢＳＤＣＮＮ一
信号の２進数零の受取りから例えば約６０ナノ秒丈遅延
する。この遅延がスレーブにおいて完了する時、バス伝
播時間の変動は殺され、各スレーブ装置はそのアドレス
（メモリーアドレス又はチヤンネル番号）を識別出来る
事になろう。アドレス指定されたスレーブは、ＡＣＫ，
ＮＡＣＫ又はＷＡＩＴ信号、更に詳細にはＢＳＡＣＫＲ
−，ＢＳＮＡＫＲ｛はＢＳＷＡＩＴ−の３つの信号のい
ずれか１つをこの時作る事が出来る。この応答は、バス
上に送り出されて、スレーブが要求された動作を識別し
た旨のマスターに対する信号として作用する。次に、こ
の制御回線は、第７図に示される如きシーケンスで２進
数１に戻る。この様に、バスのハンドシエークは完全に
非同期であり、各遷移は先行する遷移が受取られた時に
のみ生じる。従つて、個々の装置は、ストローブとＡＣ
Ｋ等の間に異なる時間的長さを要し、遷移はその内部の
機能性に依存している。バス時間切れ機能は、生じ得る
渋滞を防止する為に存在する。バス上を伝送される情報
は、例えば５０信号即ち５０ビツトも包含出来、その内
訳は下記の如くである。

即ち、２４アドレス・ビツト、１６データ・ビツト、５
制御ビツト、および５保全ビツトである。これ等各種の
信号は、以下に記述される。第８図に関して特に記述さ
れたタイブレーク機能は、サービスの為異なる装置から
の同時要求の解決、および位置に関する優先順位システ
ムに基いてバスサイクルを与えるものである。前に述べ
た如く、メモリーは最高優先順位を有し、中央プロセサ
は最低優先順位を有し、これ等はバス２００の両端に物
理的に存在している。他の装置は、中間の位置を占め、
バスのメモリー端に近づくにつれ増大する優先順位を有
する。第８図の優先順位ロジツクは、タイブレーク機能
を実施する為、バスに直接接続された諸装置の個々に含
まれる。この様な装置の優先順位ネツトワークは、付与
フリツプフロツプを含んでいる。いずれの時点において
も、唯１の特定の付与フリツプフロツプがセツト出来、
この装置は定義によりこの特定のバス・サイクルに対す
るマスターである。どの装置も、いつでもユーザ要求が
出来、従つてそのユーザ・フリツプフロツプをセツトす
る。従つて、いつでも、多くのユーザ・フリツプフロツ
プがセツト出来、その各々は将来のバス・サイクルを表
示する。更に、バス上の各装置は要求フリツプフロツプ
を含む。全ての装置が一体に考えられる時、この要求フ
リツプフロツプは要求レジスタと考えて良い。どんなに
多くの要求が出されていようとも、唯１つの付与フリツ
プフロツプをセツトする様機能するタイブレーク・ネツ
トワークを供給するのは、このレジスタの出力である。
特に、もし要求がなければ、要求フリツプフロツプはセ
ツトされないであろう。最初にセツトされるユーザ・フ
リップフロップは、その要求フリツプフロツプをセツト
させる事になる。これは、更に後述の如く短い遅延の後
、他のデバイスがそれらの要求フリツプフロツプをセツ
トするのを禁止する。この様に、ここで生じる事は、全
てのユーザ要求のスナツプシヨツトがある期間（遅延時
間）の間とられる事である。この結果は、多くの要求フ
リツプフロツプが、それらの到着に依りこの遅延の間セ
ツトされる事である。この要求フリツプフロツプの出力
を安定させる為、各装置は、この様な安定が生じた事を
保証する為にその様な遅延作用を有する。付与フリツプ
フロツプは、これと関連する装置がその要求フリツプフ
ロツプをセツトし、かつ遅延時間が経過し、かつより高
い優先順位の装置がバス・サイクルを要求しない場合、
セツトされる。そのとき、ストローブ信号は、別の遅延
時間の後生成され、そしてマスターがＡＣＫ，ＮＡＣＫ
ｌ又はＷＡＩＴ信号をスレーブ装置から受取る時、最後
に付与フリツプフロツプがクリア（りセツト）される。
前に述べた如く、３つの可能性のあるスレーブ応答、即
ちＡＣＫ，ＷＡＩＴ又はＮＡＣＫ信号がある。

更に、応答が全くない第４の状態がある。バス上のどの
装置もこれにアドレスされた伝送であると識別出来ない
場合は、応答は現れない。次いで、時間切れ（タイムア
ウト）機能が生じ、そしてＮＡＣＫ信号が受けられ、こ
れによりバスをクリアする。スレーブがマスターからバ
ス伝送を受入れる事が可能であり、かつそうする事を望
む場合、ＡＣＫ信号が生成される。もしスレーブが一時
的にビジーであり、この時伝送を受入れられない場合、
ＷＡＩＴ応答がスレーブにより生成される。ＷＡＩＴ信
号の受取り時に、マスターは与えられた次のバス・サイ
クルにおいてサイクルを再トライし、成功する迄これを
続ける。スレーブからのＷＡＩＴ応答の原因のいくつか
は、中央プロセサがマスターである場合、例えばメモリ
ーがスレーブでありかつメモリーが別の装置からの要求
に応答している時であること、あるいはコントローラが
スレーブである時であること、例えばコントローラがメ
モリーからの応答を待合せているかあるいはコントロー
ラが未だ前の入出力指令を処理していない時である。コ
ントローラがマスターであり中央プロセサがスレーブで
ある時、−中央プロセサは、コントローラに対しＡＣＫ
又はＮＡＣＫ信号で応答できるが、ＷＡＩＴ信号では応
答できない。更に、メモリーはマスターである時、スレ
ーブ装置が中央プロセサであろうと又はコントローラで
あろうと待たされることはない。スレーブにより表示さ
れるＮＡＣＫ信号は、スレーブがこの時伝送を受入れら
れない事を意味する。ＮＡＣＫ信号の受取り時に、マス
ター装置は、直ちに再トライせずにマスターのタイプに
依つて特別な動作をとる。既に一般的に前述した様に、
バス上にはハンドシエーク機能を行う基本的なタイミン
グ信号がある。

既に述べた様に、これ等５つの信号は、２進数零のとき
パス上の１つ以上の装置がバス・サイクルを要求してい
る事を表示するバス要求信号（ＢＳＲＥＱＴ−）と、２
進数零のとき特定のマスターがバス伝送を行なつており
かつある特定のスレーブによる使用の為バス上に情報を
与えていることを示すデータ・サイクル現在信号（ＢＳ
ＤＣＮＮ−）と、スレーブによりマスターに対し生成さ
れ、この信号を２進数零にする事によりスレーブが伝送
を受入れている旨の信号であるＡＣＫ信号（ＢＳＡＣＫ
Ｒ−）と、スレーブによりマスターに対し生成され、マ
スターに対してそれが２進数零の時この伝送を拒否して
いる事を表示するＮＡＫ信号（ＢＳＮＡＫＲ−）と、ス
レーブによりマスターに対し生成され、２進数零の時ス
レーブが伝送を拒否している事を表示する信号であるＷ
ＡＩＴ信号（ＢＳＷＡＩＴ−）とである。

更に又、以前に記述した如く、各バス・サイクルの情報
内容として伝送される情報信号が５０もある。これ等の
信号は、ストローブ信号の前縁部においてスレーブによ
り使用される様有効である。以下の全ての論議は例示の
為であり、ビツトの数は機能が異なると共に変化する事
を了解すべきである。この様（こ、データに対しては１
６リード線即ち１６ビツト、詳細には信号ＢＳＤＴＯＯ
一乃至ＢＳＤＴｌ５−が設けられている。アドレスに対
しては２４リード線、詳細には信号ＢＳＡＤＯＯ一乃至
ＢＳＡＤ２３−が設けられている。

２進数零である時アドレス・リード線がメモリー・アド
レスを含む事を示すメモリー参照信号（ＢＳＭＲＥＦ→
に対して１ビツトが設けられている。

メモリー参照信号が２進数１である時、アドレス・リー
ド線が第３図に示す如くチヤンネル・アドレスおよび機
能コードを含んでいる事を示す。又、２進数零である時
現在の伝送が１ワードが２バイトからなるワード伝送で
はなくバイト伝送である事を示すバイト信号（ＢＳＢＹ
ＴＥ−）も与えられる。又、２進数１である時、スレー
ブが情報をマスターに与える様に要求されている事を示
す書込み信号（ＢＳＷＲＩＴ−）もある。別のバス伝送
が、この情報を与える。更に、マスターにより使用され
てスレーブに対してこれが前に要求した情報である事を
示す第２の半バス・サイクル（ＢＳＳＨＢＣ−）が与え
られる。

バスの１対の装置が読出し動作を開始したときから第２
のサイクルが生じる迄（信号（ＢＳＷＲＩＴ−）で表示
される）、二伝送を完了するため（ＢＳＳＨＢＣ−で表
示）、相方の装置はバス上の他の全ての装置に対してビ
ジーとなる。種々のエラーおよびパリテイ信号に加えて
、バス上の５０の情報信号の内にロツク信号も含まれ
二ている。

このロツク信号（ＢＳＬＯＣＫ−）はロツク動作を生じ
させるのに用いられる。これはマルチサイクル・バス伝
送であり、これにより１つの装置が、メモリーの１ワー
ド又はマルチワード区域の読出し又は書込みを行うこと
ができ、その間他 このどの装置も別のロツク指令によ
りその動作に介入する事が出来ない。これは、システム
の多重処理システムへの接続を容易にする。ロツク動作
の効果は、あるタイプの動作に関しメモリー・サイクル
の持続時間を超えてビジー状態を延長させる ５事であ
る。最後のサイクルが完了する以前にロツク信号を開始
させようとする他の装置は、ＮＡＣＫ応答で受取るであ
ろうっメモリーは、然しながら、他のメモリーの要求に
対しても依然として応答する。ロツク動作の１例は、読
出し変更書込みサイ ４クルであり、その３つのバスサ
イクルは以下の如きものである。最初のバスサイクルの
間、アドレス・バスはメモリー・アドレスを保有し、デ
ータ・バスはオリジネータのチヤンネル番号を保有し、
信号ＢＳＷＲＩＴ−は応答が要求される事を示す２進数
零であり、信号ＢＳＬＯＣＫ−はこれがロツクされた動
作である事を示す２進数零であり、更にＢＳＭＲＥＦ一
信号は２進数零であり、信号ＢＳＳＨＢＣ−は２進数１
である。読出し変更書込み動作の２番目のバス・サイク
ルの間、アドレス・バスはオリジネータのチヤンネル番
号を含み、データ・バスはメモリー・データを含み、Ｂ
ＳＳＨＢＣ−信号は読出し応答を示す２進数零であり、
ＢＳＭＲＥＦ一信号は２進数１である。

第３のバス・サイクルの間、アドレスリ玖はメモリー・
アドレスを含み、データリ玖はメモリー・データを含み
、ＢＳＬＯＣＫ一信号は読出し変更書込み動作の完了を
表示する２進数零であり、ＢＳＭＲＥＦ一信号は２進数
零で、ＢＳＳＨＢＣ一信号は２進数零である。更に、Ｂ
ＳＷＲＩＴ一信号は２進数１である。他の全ての動作に
おける如く、読出し変更書込み動作の３つのバス・サイ
クノレの間にあるバスの時間は、この伝送に関与しない
他の諸装置により使用出来る。他の制御信号に加えて、
バスに与えられているのは、バス・クリア（ＢＳＭＣＬ
Ｒ−）信号で、これは通常２進数１で、中央プロセサの
保守パネルに位置するマスター・クリア・ボタンが押さ
れると、２進数零となる。このバス・クリア信号は、又
例えばパワーアツプ・シーケンスの間２進数零となる。
再割込み信号（ＢＳＲＩＮＴ−）は、中央プロセサがレ
ベル変化を完了する時は常に、このプロセサにより出さ
れる短時間のパルスである。この信号が受取られると、
先に割込みを行なつて拒絶された各スレーブ装置は、割
込みを再び行う。第７図のタイミング図については、典
型的なコントローラのアドレス・ロジツク回路、メモリ
ーおよび中央処理装置に関して更に詳細に論議する。第
７図のタイミング図において、各バス・サイクルには、
３つの識別可能な部分、詳細には最高優先順位を要求す
るデバイスがバスを獲得する期間（７一Ａ乃至７一Ｃ）
と、マスター装置がスレーブ装置を呼出す期間（７一Ｃ
乃至７一Ｅ）と、スレーブが応答する期間（７一Ｅ乃至
７一Ｇ）がある。バスがアイドルのとき、バス要求信号
（ＢＳＲＥＱＴ−）は２進数１である。バス要求信号の
時点７一Ａにおける負になる縁部は、優先順位ネツト・
サイクルを開始する。優先順位ネツトを解決し（時点７
一Ｂにおいて）かつバスのマスタ一・ユーザを選択する
ためシステム内に許された非同期遅延があるバス上の次
の信号はＢＳＤＣＮＮ−即ちデータ・サイクル現在信号
であり、ＢＳＤＣＮＮ一信号の時点Ｔ−Ｃにおける２進
数零への遷移は、バスの使用がマスター装置に与えら
５れた事を意味する。

その後、バス動作の第２の相は、マスターが選択されて
、現在バス２００のデータ、アドレスおよび制御リード
線に関する情報を、マスターがその様に表示するスレー
ブ装置に対して自由に転送する事を意味する。
ｌ（このスレーブ装置は、ストローブ即ちＢＳＤＣ
ＮＤ一信号の負になる縁部において開始するバス動作の
第３の相を開始する様用意する。

このストローブ信号は、例えば第８図の遅延回線２５に
よりＢＳＤＣＮＮ一信号の負になる縁部から６０１．ナ
ノ秒遅れる。時点７一ＤにおけるＢＳＤＣＮＤ−信号の
負になる縁部の発生時に、スレーブ装置は、これがその
スレーブ装置のアドレスであるか、又そのスレーブ装置
がどんな応答を生成すべきかの決定プロセスを開始する
為に呼出されるかを知る為に、２現在テスト出来る。代
表的には、これは、確認信号（ＢＳＡＣＫＲ−）をスレ
ーブ装置に生成させ、代表的でない場合は、ＢＳＮＡＫ
Ｒ一又はＢＳＷＡＩＴ一信号あるには全く無応答（存在
しないスレーブの場合）さえも本文に記述する如く起る
。時点７ーンＥにおける確認信号の負になる縁部は、マ
スター装置により受取られると、マスターのＢＳＤＣＮ
Ｎ−信号を時点７一Ｆにおいて２進数１の状態にする。
ストローブ信号は、時点７一Ｆから遅延回線２５により
与えられる遅延である時点７一Ｇにおいて５２進数１の
状態に戻る。この様に、バス動作の第３の相においては
、バス上のデータおよびアドレスはスレーブ装置により
記憶され、こＯ玖サイクルはオフになり始める。このサ
イクルの終り、即ちＢＳＤＣＮＮ−が２進数１になる時
、は別の優先順．位ネツト解を動的に可能にする。この
時、バス要求信号が生成され、もし受取られない場合、
これは、バスがアイドル状態に戻り、従つてＢＳＲＥＱ
Ｔ一信号は２進数１の状態になる事を意味する。

もしこのバス要求信号がその時存在する場合、即ち図示
の如く２進数零であれば、この信号は非同期優先順位ネ
ツト選択プロセスを始動し、これに続いて時点７一１に
おける点線により示される如くＢＳＤＣＮＮ−の別の負
になる縁部が駆動）される。

この優先順位ネツト解は、待合せする必要はなく、即ち
時点７一Ｈにおける確認信号の正になる縁部によりトリ
カーされる必要はないが、実際にはその後装置がバス・
サイクルを所望する場合バスのアイドル状態への遷移の
直後に時点７一Ｆにおいてトリカーされる事もある。こ
のプロセスは、非同期的態様で繰返す。次に第８図の優
先順位ネツト・ロジツクにおいては、優先順位ネツト・
サイクノＩま最初アイドル状態にあり、回線１０のバス
要求信号（ＢＳＲＥＱＴ−）は２進数１である。

このバス要求信号が２進数１である時、レシーバ（反転
増巾器）１１の出力は２進数零になる。レシーバ１１の
出力はゲート１２の１つの入力に結合されている。ゲー
ト１２に対する他の入力は、通常２進数１であるバス・
クリア信号と、通常２進数１であるゲート２６の出力で
ある。ゲート１２の出力は、バス・アイドル状態の間従
つて２進数零であり、又この為遅延回線１３の出力は２
進数零である。２進数零である遅延回線１３の入出力は
、ＮＯＲゲート１４（ＢＳＢＳＹ−）の出力を２進数１
にする。

バスに接続される各装置の１つがバス・サイクルを望む
時、そのユーザー・フリツプフロツプ１５をそのＱ出力
が２進数１となる様に非同期的にセツトする。この様に
、バスがアイドル状態にある時、バスがビジーの状態に
なる際生じる第１の事象は、ユーザーがそのユーザー要
求フリツプフロツプ１５をセツトする事である。ゲート
１６に対する両入力が２進数１の状態である時、その出
力は２進数零である。これは、そのＱ出力（ＭＹＲＥＱ
Ｔ＋が２進数１となる様に要求フリツプフロツプ１ を
セツトする。この様に、非同期的態様におい 、要求フ
リツプフロツプ１７のＱ出力は２進数１となる。この動
作は、バスに接続された他の各装置の同様なロジツクに
一致して生じ得る〇ＭＹＲＥＱＴ＋信号の２進数１状態
は、ドライバ１８を介して２進数零としてバスの回線１
０に出される。

この様に、第７図のタイミング図において、ＢＳＲＥＱ
Ｔ一信号は、負即ち２進数零の状態になる。バスに接続
される各装置の要求フリ゛刀〜ロツプ１７のいずれか１
つからのシステムに対するどの要求も、この様に２進数
零の状態に回線１０を保持する。この遅延回線１３は、
要素１４，１６および１７が遭遇する伝播の遅延を補償
する為の十分な遅延を有する。この様に、あるデバイス
がその要求フリツプフロツプ１７をセツトしても、これ
は、バス・サイクルを別に要求しているより高い優先順
位のデバイスが次のバス・サイクルをとらない事を意味
しない。例えば、もしより低い優先順位のデバイスがそ
の要求フリツプフロツプ１７をセツトする場合、回線１
０の２進数零信号は、より高い優先順位のデバイスを含
む全てのデバイスに供給され、このより高い優先順位の
装置は更にそのゲート１２の出力に２進数１状態を生成
してそのゲート１４の出力に２進数零状態を生成して、
これにより実際にこの様なより高い優先順位のデバイス
のユーザー・フリツプフロツプ１５が既にセツトされて
いなかつた場合、この様な他のより高い優先順位のデバ
イスの要求フリツプフロツプ１７のセツテイングを消勢
する。いつたん例えば２０ナノ秒の遅延時間が過ぎ、そ
してこの様なより高い優先順位のデバイスの回線１３の
出力が現在２進数１の状態であると、次いでゲート１４
の出力は２進数零の状態となり、その結果この様なより
高い優先順位のデバイスのユーザー・フリツプフロツプ
１５がセツトされているかどうかの如何に拘らず、ゲー
ト１６の出力は２進数１となり、これにより要求フリツ
プフロツプ１７のセツテイングを消勢する。この様に、
この時間フレームにおいては、全てのデバイスは、実際
にこれ等がそのユーザー・フリツプフロツプ１５のセツ
テイングにより表示される如くサービスを要求している
場合、それ等の要求フリツプフロツプ１７をセツトする
。最初にバス・サイクルを要求するデバイスの要素１３
により与えられる遅延時間の後、その要求フリツプフロ
ツプ１７をセツトさせなかつたデバイスは、そのバス・
サイクルが完了するまでこれを行う事が出来ない。この
様に、より高い優先順位のデバイスは、そのユーザー・
フリツプフロツプが、より低い優先順位のデバイスがそ
のフリツプフロツプをセツトしてから数ナノ秒後にセツ
トされる場合ですら、そのバスを獲得する。この様に、
バス・サイクルを要求するデバイス用の要求フリツプフ
ロツプ１７の全ては、遅延回線１３の遅延回線構造によ
り示される如き時間間隔の間においてセツトされる事に
なる。

バスと接続されたこの様な各デバイスの多くのものが、
この様な時間間隔中にその要求フリツプフロツプをセツ
トさせることができるのにも拘らず、唯１つのこの様な
デバイスがその付与フリツプフ品ツプ２２をセツトでき
るのである。その付与フリツプフロツプ２２をセツトす
るデバイスは、バス・サイクルを要求する最高優先順位
のデバイスとなる。バス・サイクルを要求するこの最高
優先順位のデバイスがそのバス・サイクル中その動作を
完了した時、それらの要求フリツプフロツプをセツトさ
せている他のデバイスは、再びこの様な次のバス・サイ
クルを求める事になる。要求フリツプフロツプのＱ出力
は、ドライバ１８に与えられる他に、更にＮＡＮＤゲー
口９の１つの入力に接続されている。フリツプフロツプ
１７のＱ出力はＡＮＤゲート２０の１つの入力に接続さ
れる。ゲート１９に対する他の入力はより高い優先順位
のデバイスから、詳細には例えば９つの先行するより高
い優先順位のデバイスから受取られる。これらより高い
優先順位のデバイスから受取つたこれ等の信号は、信号
ＢＳＡＵＯＫ＋乃至ＢＳＩＵＯＫ＋として第８図の左側
から受取られる事が示されている。もしこの様な９つの
信号のいずれか１つが２進数零である場合、これは、よ
り高い優先順位のデバイスがバス・サイクルを要求して
いることを意味し、従つてこれは現在のデバイスがその
付与フリツプフロツプ２２をセツトするのを禁止し、こ
れによりその現在のデバイスが次のバス・サイクルをと
るのを不可能にする。ゲート１９により受取られる他の
入力は、遅延回線１３の出力およびＮＯＲゲート２１の
出力からのものである。

遅延回線１３の出力は２進数１であり、もしゲート１９
に対する他の全ての入力が２進数１である場合、付与フ
リツプフロツプ２２がセツトされる。ゲート２１からの
他の入力は、バスがアイドル状態にある時、２進数１で
ある。ＮＯＲゲート２１に対する入力は、ＢＳＡＣＫＲ
＋信号、ＢＳＷＡＩＴ＋信号、ＢＳＮＡＫＲ＋信号、お
よびＢＳＭＣＬＲ＋信号である。

これ等信号のいずれか１つが２進数１である場合、この
バスは従つてビジーの状態にあり、フリツプフロツプ２
２はセツト出来ない。もし付与フリツプフロツプ２２が
セツトされていると、Ｑ出力信号は２進数１であり、イ
ンバータ２３により２進数零に反転され、次いで信号回
線ＢＳＤＣＮＮ一上のバスに出される。

これは、ＢＳＤＣＮＮ一信号が２進数１から２進数零の
状態になる時、第７図のタイミング図に示されている。
この様に、バス・サイクルの優先順位サイクルが完了す
る。更に、もしあるデバイスがサービスを要求し、最高
優先順位のデバイスである場合、遅延回線１３及びＢＳ
ＡＵＯＫ＋優先順位回線からゲート１９が受取る２つの
入力は２進数１となるが、フリツプフロツプ１７のＱ出
力は２進数零となり、これによりＢＳＭＹＯＫ＋信号を
２進数零に設定して、次のより低い優先順位のデバイス
とそれに続くより低い優先順位のデバイスに対して、次
のバス・サイクルを使用するであろう要求しているより
高い優先順位のデバイスがあることを示し、これにより
次のバス・サイクルを全てのより低い優先順位のデバイ
スが使用するのを禁止する。

より高い優先順位のデバイスから受取る９つの優先順位
回線は信号ＢＳＢＵＯＫ＋乃至ＢＳＭＹＯＫ＋として１
位置だけずれた態様で伝送される事を知るべきである。
この様に、前記あるデバイスが受取る信号ＢＳＡＵＯＫ
＋は、次のより低い優先順位のデバイスが受取る信号Ｂ
ＳＢＵＯＫ＋に対応する。優先順位サイクルを完了し、
そして現在２進数零の状態をＢＳＤＣＮＮ一回線上に設
定しているので、この信号は第８図に示される如きロジ
ツクの全てのレシーバ２４により受取られる。これは、
２進数１の状態をレシーバ２４の出力に発生させ、２進
数零をＮＯＲゲート２６の出力に発生させ、これにより
ＡＮＤゲート１２が２進数１の状態を発生するのを停止
させる。更に、レシーバ２４の出力における２進数１状
態は、例えば持続時間が６０ナノ秒である遅延回線２５
により受取られる。遅延回線２５の出力は、ＮＯＲゲー
ト２６の他の入力でも受取られて、ストローブが生成さ
れる時ゲート１２を禁止させ続ける。この様に、遅延回
線２５により設定された遅延回線期間の終りにおいて、
ストローブ（ＢＳＤＣＮＤ＋）信号が生成され、その反
転、即ちＢＳＤＣＮＤ一信号が第７図のタイミング図に
示されている。このストローブ信号の使用については以
下に記述する。この様に、遅延回線２５により発生され
た６０ナノ秒の期間は、第８図の優先順位ネツトワーク
が機能するのを禁止して、これにより勝利を得たデバイ
ス即ち最高ＺＺ優先順位要求デバイスが妨害なしに次の
バス・サイクルを使用するのを可能にする。

遅延回線２５の出力に発生されるストローブは、同期信
号として潜在的なスレーブにより使用される。もしスト
ローブ信号が伝達されたならば、スレーブとして表示さ
れる装置の１つは、ゲート２１の入力の１つに受取られ
る信号ＡＣＫ，ＷＡＩＴ又はＮＡＣＫのいずれか１つで
応答する。

もし典型的な場合として例えばＡＣＫが受取られる場合
、あるいはこの様な応答信号のいずれかが受取られる場
合これは、付与フリツプフロツプ２２をりセツトする。
この応答は第７図のタイミング図に示され、この場合Ｂ
ＳＡＣＫＲ一信号がスレーブから受取られる様に示され
、これにより付与フリツプフロツプ２２のりセツトによ
つてＢＳＤＣＮＮ一信号を２進数１の状態に変更する。
ＢＳＡＣＫＲ＋信号の論理的等価信号は、他の２つの信
号と同様に、ＢＳＡＣＫＦ＋信号としてゲート２８によ
り受取られる。この様な信号間の唯一の差異は、数ナノ
秒の遅れである。これは、フリツプフロツプ１７をりセ
ツトする。このＢＳＡＣＫＦ＋信号と他の２つの信号は
、勝利を得た装置によつてのみ受取られ、その要求フリ
ツプフロツプ１７とそのユーザー・フリツブソロツプ１
５がりセツトされる。フリツプフロツプ１５は、もし付
与フリ゛ηフロツブ２２がセツトされている場合か、あ
るいは他の２つのフリツブフロツプ１７と２２における
場合の如く、ノ玖・クリア信号がバス上に受取られる場
合、ＮＯＲゲート２９を介してりセツトされる。この様
に、このプロセスは、非同期的態様で各装置について継
続するして、バスに接続されたこの様な各装置の１つが
次のバス・サイクルを使用するのを可能にする。第９図
に示す如き典型的なコントローラ・アドレス・ロジツク
に関して、このロジツクは、コントローラに接続される
４つ迄のサブ装置即ち周辺デバイスを有するコントロー
ラの特定の１つの例示である。要素７０は、一方がメモ
リー参照信号（ＢＳＭＲＥＦ−）用であり、他方がそれ
ぞれバス−アドレスＢＳＡＤＯ８一乃至ＢＳＡＤｌ４一
用である回線レシーバを含んでいる。第９図におけるこ
のロジツクが非メモリー・コントローラ用である為、メ
モリー参照信号は、要素７０の入力とインバータ７１の
出力の相方において、２進数１である。スイツチ７２は
、７つのアドレス・リード線と、インバータ７ａを介す
るその反転とを需取る様に接続されている。このスイツ
チは、バス２００に接続された殆んどのデバイス・コン
トローラに配置されており、その特定の装置のアドレス
にセツトされている。このスイツチにおいて１４本のリ
ード線を受られており、僅かに７本がその出力で多数人
力ＮＡＮＤゲート７３に結合されている。要素７０の入
力側におけるバス・アドレス・り一ド線は、所望の装置
の適正なアドレスを反映するこれ等ビツトに対して２進
数零である。従つて、要素７０により与えられる反転を
用いて、２進数１信号は、バス２００において２進数零
として受取られたアドレスのこれ等のビツトに対してス
イツチ７２の非反転入力に与えられる。同様に、インバ
ータ７８からの７つの出力リード線は、アドレス・ビツ
トがバス２００の入来アドレス・ビツトにおいて２進数
１であるこれ等の位置に対して２進数１を有する。互い
に補数となるスイツチ７２の２つの入力の信号に関し、
１６進スイツチあるいは複数個のトグル・スイツチ、更
に詳細には非集団７極２位置スイツチが可能であるスイ
ツチ７２内のスイツチは、正しい装置のアドレスに対し
て全ての２進数１の信号がスイツチ７２の７つの出力に
現われる様に、セツトされる。この様に、ゲート７３は
、全ての２進数１の信号を受取り、もしこれが適正なデ
バイス・アドレスであり、かつこれが以下に説明する様
にメモリ・サイクルでない場合は、その出力に２進数零
を与える。スイツチ７２は、コンパレータ機能を与えそ
してゲート作用の少くとも１レベルに対する必要を除き
、それによつてその為の関連する伝播の遅延を除く、よ
うに構成される。更に、このスイツチは、特定の装置の
アドレスを変更する為の容易な装置を提供し、これによ
りシステムが構成される方法を簡単にする。ゲート７３
の出力は、ＭＹＣＨＡＮ一信号と呼ばれ、選択されたス
レーブに関して２進数零である。

こ（１）ＭＹＣＨＡＮ一信号は３つのＮＯＲゲート７４
，Ｔ５及び７６の各々の１入力に結合され、以下で判る
様に、ＡＣＫ，ＷＡＩＴ又はＮＡＫ信号を生成する為に
用いられる。ゲート７４．７５および７６に対する他の
入力は下記の如く受取られる。マルチプレクサJモVは、
第９図に示す如く特定のコントローラー・ロジツクに接
続された４つまでのサブ装置即ち周辺デバイスの夫々か
らの４つの信号を受取る様に結合されている。マルチプ
レクサJモVの入力で受取られるこれ等の信号は、特定の
サブ装置が存在するかどうか、即ちシステム内に組込ま
れているかどうかをそれぞれ表示する。即ち、この様な
サブ装置の１つ以上が接続される。もし唯１つのサブ装
置がこの様に接続されるならば、この様な信号の僅か１
つがサブ装置の存在を表示する事になる。サブ装置が存
在する事を表示するこれ等の信号は、ＭＹＤＥＶＡ−，
ＭＹＤＥＶＢ−，ＭＹＤＥＶＣ−，およびＭＹＤＥＶＤ
一信号として表示される。以下に記述するマルチプレク
サ８８だけでなくマルチプレクサJモVは、部品番号７４
Ｓ１５１を有するテキサスインストルメント社により製
造されるデバイスで良い。この様な信号の２進数零の状
態は、サブ装置がこのシステム内に存在する事を表示す
る。このマルチプレクサJモVは、図示しない反転増巾器
即ちレシーバを介してノ枳２００から受取られるアドレ
ス信号ＢＳＡＤｌ５＋およびＢＳＡＤｌ６＋により付勢
される。これと同じ２つのアドレス信号がマルチプレク
サ８８を付勢する様に接続されている。これ等の２つの
ビツトは、図示された４つ迄のサブ装置のどれがアドレ
ス指定されているかを表示する。マルチプレクサJモVの
出力は、ＭＹＤＥＶＰ一信号であり、これは２進数零で
ある時、このアドレス指定されたデバイスが存在する事
を表示する。この様に、ゲート７４，７５および７６の
各々がマルチプレクサJモVからの出力を受取り、従つて
特定のコントローラからの応答が、コントローラのチヤ
ンネル番号の存在により、又このコントローラが実際に
本システム内に取り付けられかつ存在するサブ装置を有
しているという事実により管理される。以下に論議され
る様に、この構成は、更にメモリー・アドレス・ロジツ
クに関して特に論議する方法により１サブ装置と次のサ
ブ装置との間のアドレスにおける連続性を許容する。然
しながら、一般に、第１図に示す如き２個以上の基本デ
バイス・コントローラ２１０に関して、異なるタイプの
周辺デバイスを制御するように結合されたそのような各
コントローラ２１０に関して、あるいは同じタイプの周
辺デバイス２１６を制御する様に結合されたそのような
全てのコントローラ２１０に関して、この様な周辺デバ
イス２１６を選択的にコントローラ２１０に配置する事
により、この様なサブ装置即ち周辺デバイスの各々に対
するアドレスが隣接する様に出来る。更に、この様なア
ドレスは、システムの大小を問わず、特定のアドレスが
これと関連するいかなるタイプの周辺装置も有する様に
構成出来る。他のマルチプレクサ２８は、４つのサブ装
置の任意の１つからの表示を受取る様に結合されており
、例えば実際にこの様なサブ装置がデータの送受の用意
ができている事を表示する。

この様に、マルチプレクサ８８により受取られる準備信
号は、マルチプレクサJモVにより受取られる存在信号と
は異なつている。存在信号は特定のサブ装置即ち周辺デ
バイスがシステム内に組込まれて存在しているかどうか
を表示するが、準備信号は、関連するサブ装置の準備が
できておりデータの送受が可能であるかどうかを動的に
表示する。これらの準備信号は、ＭＹＲＤＹＡ−．ＭＴ
ＲＤＹＢ−，ＭＹＲＤＹＣ−ｓおよびＭＹＲＤＹＤ−と
呼ばれる。マルチプレクサ８８のストローブ入力におけ
るＭＹＦＣＯｌ＋信号の受取りは、マルチプレクサ８８
の通常の動作の例外であり、これについては以下に記述
する。ＭＹＲＤＹＳ−とラベルされたマルチプレクサ８
８の出力は、論理零である時、ゲート７４，７５および
７６において受取られた他の信号の状態に依存して、Ｗ
ＡＩＴ信号又はＡＣＫ信号のいずれかを生成させる。も
し２進数零がマルチプレクサ８８のＭＹＲＤＹＳ＋出力
に生成されるならば、ＮＡＫ信号が生成されてアドレス
指定されたサブ装置が実際に準備できていない事を表示
する。ゲート７５と７６は別の信号を受取り、ゲート７
５は以下に説明する様にＢＤＲＢＳＹ−４号を、ゲート
７６はゲート８６の出力からＭＹＡＣＫＡ一信号を受取
る。これ等の２つの信号は、フリツプフロツプ８０と８
１により与えられる諸機能に関して説明される。各コン
トローラにおいては、バス２００からデータを受取るバ
ツフア即ちレジスタがある。もしこのデータ・バツフア
がビジーの時、即ち既に消去出来ない情報がその内部に
記憶されている場合は、バツフアがビジーである旨の表
示が出て、これはＤタイプのフリツプフロツプ８０のＤ
入力で受取られ、そのＤ入力は、この場合バスからドラ
イバーを介して受取られたＢＳＤＣＮＮ＋信号であるク
ロツク信号の受取り時にそのＱ出力に反映される。従つ
て、データ・サイクル現在信号即ちＢＳＤＣＮＮ一信号
が第７図に示す如く２進数零になる時点においては、も
しこの特定のコントローラと関連するバツフアが実際に
ビジーである場合は、フリツプフロツプ８０ｆ）Ｑ出力
側即ちＢＤＲＢＳＹ碓号は２進数１となり、これはＮＡ
ＮＤゲート８５を介して２進数零となる。ＮＯＲゲート
８４の入力に結合されたこの２進数零の状態はその出力
に２進数１を生成し、これは次いでゲート７６のＡＣＫ
信号生成を禁止する。然しながら、フリツプフロツプ８
００）Ｑ出力即ちＢＤＲＢＳＹ−４号は２進数零となり
、これはゲート７５の１つの入力に与えられ、ゲート７
５はもし全ての入力が２進数零である時ＷＡＩＴ信号を
生成する。この様に、もしバツフアがビジーでなく他の
条件が存在するならば、ＡＣＫ信号が生成される。もし
このバツフアがビジーであれば、ＷＡＩＴ信号又はＮＡ
Ｋ信号のいずれかが他の条件に従つて生成される。フリ
ツプフロツプ８１は、これが２番目の半読出しサイクル
動作であるかどうかを表示するのに用いられる。

前述の様に、ＢＳＳＨＢＣ一信号はマスターにより使用
されてスレーブに対してこれが前に要求された情報であ
る事を表示する。パスと結合された１対のデバイスが読
出し動作を開始した時（ＢＳＷＲＩＴ−で表示）から伝
送を完了するため２番目の半サイクルが生じる（ＢＳＳ
ＨＢＣ−７！表示）まで、両方のデバイスはバス上の他
の全てのデバイスに対してビジーとなる。この様に、フ
リツプフロツプ８１の入力を見れば、ＮＹＤＣＮＮ一信
号はフリツプフロツプをクロツクして、この様な信号は
マスターとなつているデバイスの付与フリツプフロツプ
２２のＱ出力に結合されかつこの出力と論理的に等価で
ある。フリツプフロツプ８１のＤ入力に受取られるの４
おαＲＩＴ−４号で、この信号は、これがメモリーの読
出しサイクルを開始した特定のデバイスであつた事、お
よびこのデバイスが現在メモリーからの読出しを待合せ
ている事、及びこのデバイスがメモリーがこのサイクル
を完了する時メモリーにより２番目の半読出しサイクル
が後で生成されるべき事を期待している事を意味する。
この２番目の半読出しサイクルの履歴フリツプフロツプ
８１は、そのりセツト入力としてＭＹＡＣＫＲ＋とＢＳ
ＭＣＬＲ＋信号を有し、その相方はＮＯＲゲート８２を
介してりセツト入力に結合されている。

このＢＳＭＣＬ旧噛号は、他の各種のフリツプフロツプ
について説明した如くフリツプフロツプ８１をりセツト
する様に作用し、ＭＹＡＣＫＲ＋ｆｌ号は２番目の半読
出しサイクルが完了した事を表示する。

この様に、もしフリツプフロップ８１がセツトされる場
合、このセツト条件はフリツプフロツプ８１のＱ出力か
ら結合されて部分的にＡＮＤゲート８３の１つの入力を
付勢する。ＡＮＤゲート８３を完全に付勢する為には、
ＢＳＳＨＢＣ＋信号がメモリーにより生成されねばなら
ず、この信号はこれが前に要求された情報である事を表
示する。この様に、バスを介してメモリーから来るデー
タを用いて、この信号は作動され、ＮＯＲゲート８４を
介して、ＭＹＡＣＫＡ一信号の負になる縁部が生成され
、これは、ゲート７６を付勢しそして要素７９を介しド
ライバ９０を経てＡＣＫ信号を発生させることにより特
定のデバイスにこのバス・サイクルを確認させる。更に
、前に示した様に、ＡＣＫ確認は又、実際にこれが２番
目の半バスサイクルでなくかつバツフアがビジーでない
場合に生成される。この表示は、ＡＣＫ信号を生成する
為にゲート８５によりゲート８４を介して与えられる。
この様に、もし特定のコントローラがその２番目の読出
し履歴フリツプフロツプ８１をセツトしてバス・サイク
ルを待合せている場合、２番目の半バス・サイクル信号
（ＢＳＳＨＢＣ＋）の受取りのみがこの特定のデバイス
に関して応答され得る。

もしこの特定のデバイスが２番目の半バス・サイクルを
待合せておらず、その時バツフアがビジーでない、即ち
このバツフアにおいて有効な情報がもはやない場合、そ
の時ＡＣＫ信号が生成される。史ζ２番目の半バス・サ
イクル信号（ＢＳＳＨＢＣ＋）（人 ゲート７５だけで
なくゲート７４の１つの入力で受取られる。２番目の半
読出しサイクルのフリツプフロツプ８１がセツトされて
いる場合、もしこれがゲート７６における入力により示
される如く正しいチヤンネル番号等である場合に得る事
の出来る唯一の出力か、ＡＣＫ信号である。

これは、バツフアがフリツプフロツプ８０により示され
る様にビジーであるかどうかには独立である。この様に
、ＮＡＣＫ信号又はＷＡＩＴ信号は、もしこれが２番目
の半バス・サイクル信号でない場合即ち信号ＢＳＳＨＢ
Ｃ＋が２進数零である場合、ゲート７４及び７５により
生成される。更に説明すれば、コントローラにより受取
られる２番目の半バス・サイクルは、コントローラの観
点から、メモリーからのみ来る事が出来、そしてこのメ
モリーがデータをコントローラに戻す用意が出来る時、
ＮＡＫ又はＷＡＩＴ信号のいずれも生成出来ず、むしろ
確認信号のみが生成出来る。この様に、もしＢＳＳＨＢ
Ｃ＋信号が２進数１である場合、ＮＡＫ又はＷＡＩＴ信
号のいずれも生成出来ない。前に示した如く、情報がメ
モリーから伝送されつつある時、このメモリーはＮＡＫ
又はＷＡＩＴ信号を決して受取る事が出来ない。これは
、本発明の装置の固有の優先順位構成の故である。この
メモリーは最高優先順位のデバイスである。もしある装
置が情報を送る様にメモリー要求している場合、この装
置はある時点でこの情報を期特出来る。もしこの装置が
メモリーに対してＷＡＩＴ又はＮＡＫ信号を生成するな
らば、その時このメモリーが最高優先順位のデバイスで
ある為、メモリーは、そのデータ伝送を要求した特定の
コントローラとアクセスを得るようにトライし続けるこ
とができ、そしてバスを切ることができる、即ちメモリ
が最高優先順位のデバイスである為前に要求したコント
ローラがその要求したデータを受けるまでバスが更にデ
ータ伝送するのを効果的に不可能にすることができる。
この様に、確認信号のみが、データを受入れるようにメ
モリーからの要求に応答して作られ得る。然しながら、
コントローラは、ＮＡＫ又はＷＡＩＴ信号を他のコント
ローラ、又は中央プロセサに対して生成することが許さ
れている。更に、一般的な規則は、もし１つのコントロ
ーラがより高い優先順位のあるコントローラから情報を
要求する場合、この要求コントローラはこの情報を受入
れる用意がなければならず、従つて、ＡＣＫ信号で応答
しなければならない事である。準備マルチプレクサ８８
に関しては、前は示した如く、もしデバイスが準備でき
ていない場合で他の条件が満されれば、ＮＡＫ信号が生
成される。ＷＡＩＴ信号でなくてＮＡＫ信号が生成され
る理由は、主として、もしコントローラ２１０の如きあ
るコントローラがビジーである場合、ターミナルが数ミ
リ秒間ではなく数マイクロ秒程度ビジーとＺｙなる事実
の為である。

この様に、サイクル時間は、マスターに対する表示がマ
スターがトライを続けている事である場合、消耗される
。むしろ、その表示は、不必要にバス・サイクルを使用
してこれによりシステムの全体の応答を遅延させるので
′まなく、要求装置はデータ処理を続行すること、であ
るべきである。要求装置がなすべき事の全ては、都合に
応じて目的の装置をリトライする事である。前にも述べ
た如く、マルチプレクサ８８のストロープ入力は、ＭＹ
ＦＣＯｌ＋信号として識別された信号をゲート８６から
受取る。

この信号は、この様な機能フオーマツト・コードは特に
第３図に示されるが、ＮＯＲキート８６の入力で受取ら
れた諸信号の機能コードの組合せであつて、ビツトＢＳ
ＡＤ２３＋を使用しないビツトＢＳＡＤｌ８＋乃至ＢＳ
ＡＤ２２＋として識別される。これ等のビツト内では、
機能コードが表示されてその結果バスに接続された各装
置が前に述べた如くあるコードと指令を識別する。全て
２進数零の機能コードは、コントローラに対して、これ
が特権機能コードである事、及び無条件にこのコントロ
ーラにより現在行われつつある動作が停止されねばなら
ず、そしてコントローラが初期化されねばならない事、
を表示する。ある意味では、これは緊急機能コードであ
り、この為、コントローラはその準備状態の如何にかか
わらず動作しなければならない。この様な場合、マルチ
プレクサ８８はそ０ＸＹＲＤＹＳ＋出力リード線上に２
進数１を生成し、これによりＡＣＫ又はＷＡＩＴ信号の
いずれかを、バツフアがビジーであるかどうかを示すＢ
ＤＲＢＳＹ一信号の犬態に依つて生成するが、ＮＡＫ信
号は決して生成しない。もしバツフアがビジーであるな
らば、ＷＡＩＴ信号が生成され、もしビジーでなければ
、ＡＣＫ信号が生成される。一例として、中央プロセサ
は、もし例えば２秒が経過してもアドレス指定されたデ
バイスから何の応答も受取らなかつたならば、この全て
の２進数零即ち緊急コードを機能フイールドに生成し得
る。然しながら、アドレス指定された特定のデバイスが
唯一の影響をうけたものであり、３つの他のデバイスが
実際にまだ動作しており、従つてこれは、特定のコント
ローラに接続された全体のシステムのクリア動作ではな
い事は理解すべき事である。この様に、緊急機能コード
に対する応答が何故バツフアがビジーであるかどうかに
依存するかの唯一の理由が、この特定のコントローラに
接続されかつその共通して占められたバツフアに情報を
有するその他の３つのデバイスの任意の１つがその情報
をセーブする十分な機会を有すること、を保証すること
である。要約すれば、ＮＡＫ信号（ＢＳＮＡＫＲ−）は
、ゲート７４の完全付勢により、かつＢＳＤＣＮ｝＋信
号が要素７９のＤタイプ・フリツプフロツプをクロツク
する時、要素７９の各Ｄタイプ・フリツプフロツプから
ドライバ９２を介して生成されるのである。ゲート７４
は、チヤンネル番号を受取る時、かつデバイス・アドレ
スが、デバイスが実際に組込まれている事、このデバイ
スが準備できていない事、およびこれが２番目の半バス
・サイクルでない事の表示を与えるとき、完全に付勢さ
れる。ＷＡＩＴ信号（ＢＳＷＡＩＴ−）は、ゲート７５
が完全に付勢される時、要素７９に含まれるＤタイプ・
フリツプフロツプからドライバ９１を介してバス上に与
えられる。ゲートＲ５は、チヤンネル番号を受取る時、
かつデバイス・アドレスが、デバイスが実際に組込まれ
ている事、実際に準備できている事、これが２番目の半
バスサイクルではない事、及びバツフアがビジーである
事、の表示を与えるとき、完全に付勢される。確認（Ｂ
ＳＡＣＫＲ−）信号は、ゲート７６が完全に付勢される
時、要素７９に含まれるＤタイプのフリツプフロツプに
応答してドライバ９０によりバス上に与えられる。ゲー
ト７６は、正しいチヤンネル番号が受取られる時、かつ
組込まれたデバイス・アドレスが与えられる事、アドレ
ス指定されたこのデバイスが実際に準備できている事、
バツフアがビジーでない事を示す表示が与えられるとき
、完全に付勢される。然しながら、２番目の半読出しサ
イクル信号が受取られるならば、ＡＣＫ確認信号は、バ
ツフアがビジーであるかどうかに関わりなく生成される
。要素７３における各フリツプフロツプは、インバータ
８９を介して第８図に示されたゲート２６の出力から受
取つたＢＳＤＣＮＢ一信号に応答してクリアされる。コ
ントローラ２１２だけでなくコントローラ２１０又は２
１４の如き典型的なコントローラのアドレス・ロジツク
について記述したが、メモリー・コントローラに対する
典型的なアドレス・口ジツクについて以下に論議する。

第１０図のメモリー・コントローラ・ロジツクは多くの
点で第９図のロジツクに類似している。バスから要素４
０により受取られたアドレス信号は、第２図に示される
如きフオーマツトでバス●アドレス信号ＢＳＡＤＯＯ＋
乃至ＢＳＡＤＯ７＋として伝送される。レシーバ４０か
らのアドレ不信号も又、以下に記述されるパリテイ・チ
エツカ４７の入力で受取られる。レシーバ４０からのア
ドレス信号およびインバータ４１の出力のアドレス信号
は、第９図について示されるものと同じ態様でスイツチ
４２により受取られる。もしメモリー参照信号（ＢＳＭ
ＲＥＦ＋）が２進数１であり、かつスイツチ４２により
比較されるアドレスがスイツチ４２の出力に全て２進数
１を生成する場合、ＮＡＮＤゲート４３は完全に付勢さ
れて、各ＮＡＫ，ＷＡＩＴおよびＡＣＫ信号を生成する
為に使用される３つのＮＯＲゲート４４，４５および４
６の各々の１つの入力で受取られるＭＹＭＡＤＤＨ司線
に２進数零信号を与える。

メモリーは、実際にＢＳＭＲＥＦ＋信号が正しい２進数
の状態になければ、アドレス指定出来ない。前に示した
様に、アドレス指定されたビツトはパリテイ・チエツカ
４７の入力で受取られ、前記チエツカは更にバス上で受
取られたアドレス・パリテイであるＢＳＡＰＯＯ＋ビツ
トを受取る。

パリテイ・チエツカ４７は９ビツトのパリテイ●チエツ
クを行い、そのＱ出力にＭＹＭＡＤＰ−とラベルされた
信号を生成し、これがもし２進数零であるならば、ゲー
ト４４，４５および４６を部分的に付勢して、これによ
りこのパリテイが正しい事を示す。ゲート４４，４５お
よび４６に対する３番目の入力は、第９図のマルチプレ
クサJモVと類似のマルチプレクサ４８から受取られる。
マルチプレクサ４８は、例えばＭＹＭＯＳｋ力至ＭＹＭ
ＯＳ｝−とラベルされた４つの入力を受取り、これ等の
入力は、この特定のコントローラに接続された全てかあ
るいはいずれか１つのメモリー・モジユールが本システ
ムに実際に存在しているかどうかを表示する。これは、
メモリーに完全なメモリー・モジユール・アレーを持た
せるか、あるいはこの様なメモリー●モジユールの僅か
に１つが本システム内に接続され得る部分的アレーを持
たせる。これ等４つのメモリー・モジユールは、更にア
ドレス）指定され、マルチプレクサ４８を介してテスト
されてこれ等が２つのバス・アドレス信号ＢＳＡＤＯ８
＋とＢＳＡＤＯ９＋により組込まれているかどうかを決
定する。

この様に、異つつた構成を有するシステムに対しては、
１つの等定のメモリー●コントローラに１つのメモリー
モジユールが接続でき、又は２つのこの様なモジユール
が別のこの様なコントローラに接続でき、実際には異な
るコントローラに接続される異なるメモリー・モジユー
ルは異なつたタイプのものが可能である。

例えば、この様に、半導体メモリーが１つのコントロー
ラに接続出来、一方磁気コア・メモリーが別のコントロ
ーラに対して接続出来る。更に、メモリーモジユールは
、異なるサイズ、即ち記憶容量が異なるものが使用出来
る。更に、メモリーモジユールを異なるコントローラに
配設する事により、異なる速度のメモリーが使用出来、
これによりシステムの応答速度を増加させる。又、任意
の与えられたコントローラに対しても、通常はある与え
られた電力容量およびタイミング能力が存在し、通常の
場合は、前記コントローラはこれに接続出来る各メモリ
ーの個性を確立する。従つて、例えばコアと半導体メモ
リー間の如く異なるタイプのメモリー速度又は異なるタ
イプのタイミングが要求される場合、異なつたコントロ
ーラを各タイプに対して使用しなければならない。更に
、異なるコントローラの使用により、各メモリーが同じ
バスに接続されていても相互に時間的に実質的に並列し
て動作出来る為、各メモリーは更に速く動作出来るが、
１つのパスにおいては一時に唯１つの伝送が行えるのみ
であり、要点は、実際にアクセス時間が既に生じている
為、アクセス時間を要する事なく情報がメモリー内で準
備できる事である。前に示した如く、各コントローラは
メモリー用かあるいは別の周辺デバイス用の如何を問わ
ずそれ自身の特定のアドレスを有する。

この様に、異なるメモリー・コントローラに接続された
１そろいのメモリー・モジユールを有するそれら異なる
メモリー・コントローラに対しては、隣接するメモリー
・アドレスが与えられる。詳細には、各メモリー・コン
トローラがこれに接続された４つのメモリー●モジユー
ルを有し、かつこの様な各モジユールが約８０００ワー
ドの記憶容量を有するものと仮定すれば、各メモリー・
コントローラは３２，０００ワードの記憶に対するアク
セスを与える事が出来る。１そろい３２，０００ワード
の記憶を各メモリー・コントローラに対してシステム内
に接続すれば、それらメモリーのアドレスは隣接 ！す
る。

動作の観点からは、隣接するメモリー・アドレスは、シ
ステムのアドレス指定の目的のみでなくシステムにおけ
る応答の増大からも重要である。前に述べた如く、代表
的にはこのメモリー・コントローラは、ある特性のメモ
リーに対するサービスのみを提供出来、即ちこれは、磁
気コアメモリーは、これに関連する基本的なタイミング
の差異の故に、半導体メモリーと同じメモリーコントロ
ーラに対しては接続出来ない。同じ事が、通常異なる速
度又は電力要求のメモリーについても妥当する。この様
に、再び各メモリー・コントローラが３２，０００ワー
ドのメモリーに対してサービスを提供するものと仮定す
ると、もし１６，０００ワードのみが低速メモリーとし
て使用され、他の１６．０００ワードが高速メモリーと
して使用される場合、これは２つのメモリー・コントロ
ーラが使用されねばならない事を意味する。然しながら
、これは、主として高速と低送メモリー間のメモリー●
アドレスは、このメモリー・コントローラのアドレスが
３２，０００ワード離れている故に隣接しない事を意味
する。この場合、相方のメモリー・コントローラに同じ
アドレスを持たせる事により、隣接するメモリー・アド
レスを提供する事が可能である。然しながら、これも又
、２つのコントローラの各メモリー・モジユールのポジ
シヨンが各コントローラの同じロケーシヨンに相方共占
められ得ない事を意味する。詳細には、第１のコントロ
ーラは、ＭＹＭＯＳＡ−およびＭＹＭＯＳＢ一信号によ
り示される如きメモリー・モジユール・ポジシヨンＡお
よびＢにおいて２つの８，０００ワードの記憶ロケーシ
ヨンを使用する事になる。他方のコントローラは、他の
２つのメモリー・モジユール・ポジシヨンを使用し、そ
の存在＆払αＭＯＳＣ−およびＭＹＭＯＳＤ−信号によ
り表示される事になる。この様に、これ等２つのコント
ローラは、あたかもこれ等が１つのコントローラである
かの様にシステム内において見える。更に事例として、
１つのこの様なコントローラは１つのモジユールの形態
でこれに接続されたこの様なメモリーの８，０００つワ
ードを有することができ、一方同じアドレスを有する他
のメモリー・モジュールは他の３つのポジシヨンにおい
て３つまでのこの様なメモリー・モジユールと結合でき
従つて２４，０００ワードのメモリー記憶を提供する。

この構成に、必らずしも異なるタイプのメモリーに限定
されず、実際にはコントローラに接続された欠陥のある
メモリー・モジユールの問題に取りくむことが出来る。
例えば、ある冗長メモリー・モジユールが別のコントロ
ーラと結合出来、そのデバイス・アドレスは、この様な
メモリー・モジユールにおける故障の検出時に充てられ
る様にセツト出来る。再びゲート４４，４５および４６
の付勢冫関して、これ等の各ゲートは、付勢されてこの
特定のメモリー・コントローラから応答を許容する為、
そのメモリー・コントローラのアドレスと、アドレス指
定されたモジユールが本システム内に存在する表示と、
パリテイ・チエツカ４７により表示される如きアドレス
・パリテイが正しいと云う表示と、を受取らねばならな
い。

ＮＯＲゲートに対する他の入力は、今説明するビジー・
ロジツクとロツク履歴ロジツクの組合わせからサービス
される。メモリー・コントローラ・ビジー信号は、フリ
ツプフロツプ４９により与えられ、このコントローラに
接続されたメモリー●モジユールのいずれか１つが実際
にピジ一である事を示す。

このＤタイプ・フリツプフロツプ４９は、ＢＳＤＣＮＮ
＋信号によりクロツクされる。もしメモリー・モジユー
ルがビジーである場合、ＷＡＩＴ信号が生成される。こ
の様に、フリツプフロツプ４９の０出力のＭＹＢＵＳＹ
一信号が２進数零である場合、もし他の条件が満されれ
ば、これはゲート４５を完全に付勢して要素５６におけ
る関連するフリツプフロツプをセツトさせ、ＢＳＤＣＮ
Ｄ＋４号が要素５６のクロツク入力で受取られる時これ
が行われる事に注目されたい。この点においては、この
フリツプフロツプ要素５６が、第９図の要素γ９に対す
る動作と同じ様にＢＳＤＣＮＢ一信号が受取られる時、
インバータ６３を介してクリアされる。確認信号は、ゲ
ート４６の１つの入力に結合されたＭＹＢＵＳＹ＋信号
により表示される如きフリツプフロツプ４９のＱ出力に
２進数零が生成される時、生成される。

再び、ＷＡＩＴ信号は、メモリーが依然としてビジーで
ある為、非常に短かい遅延がある事を意味する事に留意
すべきである。ＡＣＫ，ＮＡＫ，ＷＡＩＴ信号のどれが
生成されるべきかを示す他の条件は、前述の如く、マル
チサイクル・バス伝送からなるロツク信号であり、これ
により１つのデバイスは、他のどんなロツクされた装置
もその動作に介入出来ない様にして、特定のメモリー●
ロケーシヨンにアクセス出来る。

このロツクされた動作の効果は、メモリー・コントロー
ラのビジー状態をある種の動作用の単一のサイクルの完
了を超えて延長する事である。このシーケンスの最終サ
イクルが完了する前にロツク動作を開始しようとする各
デバイスは、ＮＡＫ信号を受取る。然しながら、このメ
モリーは、ここに説明される様にメモリー要求に対して
依然として応答する。これ等のサイクル間の時間がこの
伝送に含まれない他の装置により使用出来る事が知られ
る。ロツクされた動作は、例えばメモリーの如き同じ資
源を共用する事が２つ以上の装置あるいはデバイスにと
つて望ましい様な場合に主として使用される。どんな数
のバス・サイクルでも含む事の出来るこのロツクされた
動作は、共有資源の制御を有している特定の装置により
ロツクを解除される。共有資源がロツクされる間、共有
資源をアクセスしたい他の装置は、もしこの様な他の装
置力知ツク制御信号を与える場合に、ロツク・アウトさ
れる。もしロツク制御信号が与えられない場合、この様
な他の装置にとつては、例えば緊急の要求又は手続きを
処理する場合における如く共有資源に対するアクセスを
得る事が可能である。．ロツク制御信号を与える任意の
装置が共有資源に対するアクセスを得る以前に、この装
置は資源がロツクされた動作に関与しているかどうかを
知る為に資源をテストし、次に同じバス・サイクルの間
、もし資源がロツクされた動作に関与していな Ｊい場
合は、この装置は資源に対するアクセスを得る。この様
に、資源を共有する為のロツク動作は、適当な制御即ち
ロツク制御信号を発する各装置間で有効であり、例えば
情報の表が記憶されるメモ クリ一の一部を共用する際
に使用出来る。

更に、これ等装置の１つが共有資源における情報を変更
する事を望む場合、他の装置はこれが一部しか変更され
ていない情報に対してアクセスを行わないようにロツク
・アウトされ、そしてこの変更が全部行われた後にのみ
アクセスが許容される。読出し変更書込み動作はこの場
合に含まれる。このロツクされた動作の使用により、多
重処理システムが支持出来る事が判るであろう。例えば
、２つの中央処理装置が同一のバス２００に接続されて
いる場合、その相方は、もしロツク動作が用いられるな
らば、干渉する事なくバスに接続されたメモリー装置を
共用出来る。ロツク動作のＢＳＳＨＢＣ一信号は、判る
様に、これ迄論議されたものとは少し異なる方法で使用
されること、に留意されたい。

ロツクされた動作の間、ＢＳＳＨＢＣ一信号が資源を共
有しようとする装置により発生されて、テスト及びロツ
ク手続により共有される資源に対するアクセスを得、そ
してそのロツク動作が完了した時共有資源のロツクを解
除する。この様に、第１０図から判る様に、ロツク履歴
フリツプフロツプ５０が設けられ、もしセツトされる時
は、ロツクされた動作が進行中である事を示し、これに
よりＮＡＫ信号をドライバ５９を介して要求する装置に
対して与えさせる。

第１０図のロジツクが共有資源に対するバス２００のイ
ンターフエイス・ロジツクを表わすものと仮定すれば、
ＢＳＬＯＣＫ＋信号（２進数１の状態）力３ＡＮＤゲー
ト５２と要素５６のフリツプフロツプＤ３の相方により
受取られる。これにより要素５６は、ＡＮＤゲート５１
の１つの入力で受取られるＭＹＬＯＣＫ＋ｆ＠を生成す
る。もしロツク履歴フリツプフロツプがセツトされない
とき、ＮＡＫＨＩＳ＋信号は２進数零となり、これによ
りゲート５２に対する他の２入力の状態とは無関係に、
ゲート４６の１つの入力に２進数零を生成する。もしゲ
ート４６の全ての入力が２進数零を受取るならば、これ
によりこの装置及びデバイス用の現在のアドレスが受取
られた事、および共通の要素即ちバツフアがビジーでな
い事を示し、その時ＡＣＫ信号は、ＢＳＬＯＣＫ−＋４
号に応答して、要素５６とドライバ６１を介して生成さ
れる。このＡＣＫ信号はＡＮＤゲート５１を完全に付勢
して、ロツクされた動作の開始においてＢＳＬＯＣＫ碓
号の２進数１の状態と共に受取られた履歴フリツプフロ
ツプ５０のＤ入力におけるＢＳＳＨＢＣ一信号の２進数
１の状態に応答して履歴フリツプフロツプ５０をセ０′
ツトさせる。

この様に、テスト及びロツク動作は同じバス・サイクル
の間に実施される。もしフリツプフロツプ５０が既にＢ
ＳＬＯＣＫ＋およびＢＳＳＨＢＣ一信号の２進数１の状
態の受取りの時にセツトされている場合は、２進数１の
信号がＡＮＤゲート５２の出力に生成され、これにより
インバータ５８の出力に２進数零の状態を生成してＡＮ
Ｄゲート４４を付勢し、他の全ての条件が満されいると
きＮＡＫ信号を生成する。

この様に、テスト及びロツク動作はＮＡＫ応答を発生し
て他の装置が共有資源の使用を禁する。共有資源を使用
する装置がその動作を一たん完了すると、この装置は資
源のロツクを解除しなければならない。

これは、ユーザの装置からＢＳＬＯＣＫ惰号の２進数１
の状態と、ＢＳＳＨＢＣ一信号の２進数零の状態を受取
る事により行われる。

これは、第１０図のロジツクにＡＣＫ応答を発生させて
ゲート５１を付勢ｕこれによりＢＳＳＨＢＣ信号の２進
数零の為に履歴フリツプフロツプ５０を有効にりセツト
する。この共有資源は現在他の装置に対してＡＣＫ応答
を自由に行う。この共有資源は、ＢＳＬＯＣＫ僧の２進
数１の状態を与える他の装置をロツクアウトするのみで
ある。

例えば、１つの装置が、その履歴ＮＡＫＨＩＳ＋となる
ように履歴フリツプフロツプをセツトして共有資源とア
クセスを得ることを望んでいる場合、そのときもしＢＳ
ＬＯＣＫ＋信号が２進数零ならば、ＡＮＤゲート５２の
出力が２進数零となり、これによりＮＡＫ応答を消勢し
かつ他の条件に依つてＷＡＩＴとＡＣＫの応答のいずれ
かを付勢する。

この様に、１つの装置は、それがロツクされた動作に関
与していても共有資源に対してアクセスを得る事が出来
る。この様に、コントローラの任意の１つからのＷＡＩ
Ｔ信号の生成は、より高い優先順位のデバイスあるいは
コントローラがバス・サイクルのシーケンスへ介入して
必要に応じてバスを使用することを許す。

サービスを要求しているより高い優先順位の装置がない
場合、確認信号がマスターにより受取られこれによりＷ
ＡＩＴ状態を終了させる迄、特定のマスター／スレーブ
構成が維持される。これに続いて、他のユーザがバスの
使用を許される。この様に、ＢＳＤＣＮＮ＋信号は、ス
レーブがＮＡＫ，ＷＡＩＴ又はＡＣＫ信号の３つの応答
の）いずれか１つを生成するのを許す。

これ等の応答のいずれかの終りにおいて、新らしい優先
順位ネツト・サイクルが生じ、この特定デバイスはバス
に対するアクセスを得るが、他のより高い優先順位のデ
バイスがバスを獲得する。この時点において、バス上の
信号状態は、その装置の内部に示されるこれ等の信号と
は逆の２進数状態である事を理解すべきである。例えば
、このメモリー参照信号は、例えばドライバ５９，６０
又は６１とレシーバ４０との間の如く、バス上において
は一方の状態でありそしてコントローラ自体内において
は逆の状態である。更に、前に示した様に、バス上に接
続されたコントローラの任意のものの間の４番目の応答
は、全く応答がない事である。この様に、マスターの１
つがメモリーからのサービスを求めておりかつこのメモ
リーがシステム内に組込まれていない場合、当技術に周
知のタイムアウト素子は、例えば５マイクロ秒の如きあ
る時間の後信号を生成して、それによりＮＡＫ信号を生
成する。この時、中央プロセサは、割込みルーチン又は
トラツプ・ルーチンの如き動作を行う事が出来る。メモ
リー・ビジー・フリツプフロツプの動作に関して、その
データ入力は、パス動作に対して非同期であるＭＯＳＢ
Ｓ判哨号を受取る様に結合されている。

この信号は、任意のコントローラに対してバス上に生じ
る動作に無関係にいつでも受取られる。ＢＳＤＣＮＮ＋
信号がフリツプフロツプ４９のクロツク入力でマスター
から受取られる時、メモリーの状態に関する履歴即ちそ
の時メモリーがビジーであるかどうかについて記憶され
る。この様に、これは、バス・サイクルへの応答におけ
る混乱を除去する。フリツプフリツプ４９により与えら
れる履歴の保持がなければ、ＷＡＩＴ状態にあるバスサ
イクルを開始してこの同一のバス・サイクルをＡＣＫ状
態を生成する状態にする事が可能となつてしまうであろ
う。この様に、両方の応答が同一のバス・サイクル中に
行われ、これは従つてエラー状態である。履歴フリツプ
フロツプ４９の使用により、応答は、ＢＳＤＣＮＮ＋信
号が受取られる時にコントローラがおかれている状態に
関して固定され、これにより非同期的応答を可能にしか
つメモリーの速度における公差即ち差異に無関係にする
。次に、第１１図の典型的な中央プロセサのバス結合ロ
ジツクに関して、信号は要素９９に含まれるレシーバに
よりバスから受取られる。

メモリー参照信号ＢＳＭＲＥＦ−はこの様なレシーバの
１つにより受取られ、インバータ１００により反転され
、コンバレータ１０３の１つの入力に与えられて、もし
受取られたアドレスがメモリー・アドレスでない場合、
このコンパレータを付勢する。コンパレータ１０３によ
る比較の為の入力の１つはデータ・プロセサのアドレス
●ビツトであり、このアドレス・ビツトはこの場合には
例えば４つあり、ＢＳＡＤｌ４＋乃至ＢＳＡＤｌ７＋信
号として表示される。コンパレータ１０３の１つの入力
で受取られるこのアドレスは、例えばデータ・プロセサ
自体内の１６進スイツチによりセツトされたアドレスと
比較される。受取つたアドレスとスイツチ１０１が与え
るアドレスとが比較されて等しい事が判つた時、コンパ
レータ１０３はＩＴＳＭＥＳ号を生成し、これはゲート
１０６と１０７を部分的に付勢する。別のアンドレスピ
ットＢＳＡＤＯ８＋乃至ＢＳＡＤｌ３＋がコンパレータ
１０４の入力で受取られ、コンパレータ１０４はこれ等
のビツトが全て零であるかどうかを決定する。

もし全て零であれば、ＩＴＳＭＥＢ＋信号はゲート１０
６と１０７を部分的に付勢する様に生成される。

ゲート１０６と１０７のいずれかの別の入力の付勢は、
要素１１３において各フリツプフリツプを有効にセツト
する。ゲート１０６への他の入力は２番目の半バス・サ
イクルＢＳＳＨＢＣ帷号であり、これはインバータ１１
６を介してゲート１０６に結合される。この２番目の半
バス・サイクルは更にＡＮＤゲート１０９の１つの入力
で受取られる。ゲート１０９への他の入力は、２番目の
半読出し履歴フリツプフロツプ１１０のＱ出力からのも
のである。この２番目の半読出し履歴フリツプフロツプ
は、データ・プロセサがそのＭＹＤＣＮＮ＋信号を発生
したこと即ちこの装置の付与フリツプフロツプ２２のセ
ツテイングしたこと、及びデータ・プロセサがスレーブ
からの応答サイクルを期待している事を意味するＭＹＷ
ＲＩＴ−と呼ばれる信号を中央プロセサか送つた事を記
憶する為に使用される。従つて、この様な２サイクルの
動作に関して、２番目のこの様なサイクルは中央プロセ
サに対して期待されたデータを与え、フリツプフロツプ
１１０は、このデータを、履歴フリツプフロツプ１１０
がそのＱ出力にＭＹＳＨＲＨ４号を生成している事実に
より中央プロセサが要求したデータとして識別する。フ
リツプフロツプ１１０は、もしバス・クリア信号ＢＳＭ
ＣＬＲ＋が受取られるか、あるいは２番目の半バス・サ
イクルがＭＹＳＨＲＣ＋信号により示される如く完了さ
れたならば、ＮＯＲゲート１１１を介してりセツトされ
る。このＭＹＳＨＲＣ＋信号は、以下に論議する要素１
１３の出力の１つから得られる。この様に、ＡＮＤゲー
ト１０７は、これに対する入力の２つがこれがアドレス
指定されたデバイスである事、及びその他の入力により
ＡＮＤゲート１０９を介して履歴フリツプフロツプ１１
０から示される如く２番目の半バス・サイクルがある事
を示す場合、完全に付勢される。

この様に、ＡＮＤゲート１０７の付勢により、ＭＹＳＨ
ＲＣ一信号は生成されてＮＯＲゲート１１４の１つの入
力に結合される。ＮＯＲゲート１１４は、ドライバ１１
５を介してＡＣＫ信号（ＢＳＡＣＫＲ−）を与える。ゲ
ート１０６は、適正な装置のアドレスが受取られる時か
つもしこれが２番目の半バス・サイクルでない場合、完
全に付勢され、これにより要素１１３に含まれる各フリ
ツプフロツプの出力にＭＹＩＮＴＲ欄としてラベルされ
る正のパルスを生成する。

ＭＹＩＮＴＲ碓号により、第１１図のロジツクはＡＣＫ
又はＮＡＣＫ信号が生成されるかどうかを決定する。こ
の様な信号のどちらが生成されるかは、処理時間をシー
クするデバイスの割込゛みレベルと比較して現在システ
ム内で動作中の割込みレベルに依存する。この割込みレ
ベルが十分であるかどうかに関する決定は、コンパレー
タ１１７により決定され、これはＡ入力がＢ入力よりも
小さいかどうかを決定する為のコンパレータである。

コンパレータ１１７のＡ入力はＢＳＤＴｌＯ＋乃至ＢＳ
ＤＴｌ５＋＠号を受取り、これら信号は、第５図に示さ
れたフオーマツトで、データ処理時間をシークするバス
に結合されたデバイスの割込みレベルを表示する。本シ
ステムにおいては、複数個の割込みレベルが設けられて
いる。割込み数レベル数０は、データ処理時間に対する
最も高いアクセス能力を与えられ、従つて割込み不可能
である。この様に、割込みレベル数が小さければ小さい
程、この様なデバイスの進行中の処理が割込みを受ける
機会が少くなる。この様に、もしコンパレータ１１７の
Ａ入力で受取るレベル数が、プロツク１１８内のレベル
数により示される如きデータ・プロセサにおいて動作中
の現在レベルよりも小さい場合は、入力Ａで受取られる
信号により示される如く割込みをシークするデバイスは
実際に割込みをする事が出来る。もし入力Ａが入力Ｂと
等しいかあるいはこれより大きければ、ＬＶＬＢＬＳ＋
信号は生成されず、ＮＡＫ信号は、以下に記述する如く
ドライバ１０８とフリツプフロツプ１２０により発生さ
れる。この様に、コンパレータ１１７の入力Ａで受取る
割込みレベルが入力Ｂで受取られるものより低い場合は
、ＬＶＬＢＬＳ＋信号は２進数１となり、両方のフリツ
プフロツプ１２０と１２１のＤ入カへ結合される。向、
フリツプフロツプ１２０のＤ入力は反転である。もしＡ
信号がコンパレータ１１７により示されるようにＢ信号
に等しいかあるいはこれより大きい場合は、２進数零の
信号が、フリツプフロツプ１２０の否定入力で受取られ
るＬＶＬＢＬＳ＋信号として生成される。これは、もし
ＭＹＩＮＴＲ＋信号が要素１１３の各フリツプフロツプ
のセツテイングによりフリツプフロツプ１２０のクロツ
ク入力で受取られる場合、ＮＡＫ信号を生成する。この
レベルが十分であつたならば即ちＡ入力がコンパレータ
１１７に示される如くＢ入力より低かつた場合、２進数
１がＬＶＬＢＬＳ＋信号として生成され、従つてＭＹＩ
ＮＴＲ＋信号はＮＯＲゲート１１４の１つの入カへのフ
リツプフロツプ１２１のＯ出力側に対してこのＬＶＬＢ
ＬＳ＋信号をクロツクし、ＮＯＲゲート１１４はドライ
バ１１５を介してＡＣＫ信号を生成する。この様に、も
しＭＹＮＡＫＲ柵が２進数１である場合、ＮＡＫ信号が
生成され、もしＭＹＩＮＴＦ一信号が２進数零である場
合、ＡＣＫ信号が生成される。要素１１３におけるフリ
ツプフロツプは、類似のフリツプフロツプタイプの要素
について既に述べたと同じ方法で、インバータ１２５に
よりクロツクされかつクリアされる。向、実際にこれが
２番目の半バス・サイクルの第２の部分であるならば、
コンパレータ１１７による表示とは無関係にＡＣＫ信号
が生成される事を留意すべきである。この様な場合、）
要素１１３のフリツプフロツプの１つにおけるＭＹＳＨ
ＲＣ一信号は、ＡＣＫ信号を生成させてこれによりフリ
ツプフロツプ１２１からのどんな表示をも無視する為、
ＮＯＲゲート１１４の他の入力へ２進数零の、状態で結
合される。

既に示した様に、インバータ１２５を介するＢＳＤＣＮ
Ｂ一信号は、フリツプフロツプ１２１をりセツトし、そ
して更にフリツプフロツプ１２０をセツトして、これに
よりバスサイクルに続いてそれらフリツプフロツプを初
期化する。

更に、フリツプフロツプ１２０はフリツプフロツプ１２
７と関連するロジツクによりりセツトされ、前記フリツ
プフロツプ１２７は、タイム・アウト状態即ち存在しな
いデバイスがアドレス指定された事、および実際にＮＡ
Ｋ，ＡＣＫあるいはＷＡＩＴのいかなる応答も潜在スレ
ーブ●デバイスにより生成されていない事を表示するＢ
ＴＩＭＯＴ一信号を生成する。従つて、例えば５マイク
ロ秒の期間を有する様にセツト出来る１シヨツトのマル
チバイブレータ１２６が設けられている。このマルチパ
イプレータ１２６は、バツフア１１９の入力で受取られ
るＢＳＤＣＮＤ＋信号即ちストローブ信号の受取りによ
り、トリカーされる。マルチバイブレータ１２６のタイ
ミングが作用している為、もしバス・サイクルの終りを
表示するＢＳＤＣＮＢ＋信号が受取られない場合は、マ
ルチバイブレータ１２６によりセツトされる期間の後、
フリツプフロツプ１２７のＤ入力で充取られるＢＳＤＣ
ＮＮ＋信号のクロツク作用を介してＢＴＩＭＯＴ一信号
がフリツプフロツプ１２７のＱ出力に生成される。向、
このＢＳＤＣＮＮ＋信号はバス・サイクルが依然として
進行中である事を表示する。ＢＴＩＭＯＴ一信号はフリ
ツプフロツプ１２０に対して作動してＮＡＫ信号を生成
する。もし他方においてマルチバイブレータ１２６によ
りセツトされた期間の終了前にＢＳＤＣＮＢ＋信号が終
了する場合、マルチバイブレータ１２６のタイミングは
終了されてフリツプフロツプ１２７は信号ＢＴＩＭＯＴ
−を生成するのを阻止される。第１１図におけるデータ
・プロセサ・ロジツクはＮＡＫ又はＡＣＫ信号のいずれ
かを生成するが、ＷＡＩＴ信号はデータ・プロセサ・ロ
ジツクにより生成されない処に注意されたい。その理由
は、このデータ・プロセサが常時最も低い優先順位を有
する為で、従つて、もしこれがＷＡＩＴ信号を生成する
ならば、データ・プロセサヘサービス要求を生成する他
のデバイスは、もし例えば中央プロセサがＷＡＩＴ信号
で応答したマスターがより高い優先１頃位のデバイスで
ある場合、おそらくバスの停滞を経験する事になろう。
この様に、より高い優先順位のデバイスが最も低い優先
順位のデバイス即ち中央プロセサを待合せている故に、
他のデバイスはバスの使用を不可能にされる。本発明を
更に説明すると、バス上を伝送される情報の保全は、バ
ス上を伝送される情報の各バイトに対してパリテイ・ビ
ツトを追加する必要なくして保証出来る事が判るであろ
う。この保全は、それらの間に情報を伝送するいかなる
装置についても与えられる。詳細には、これは、マスタ
ー装置がその要求においてスレーブ装置からの反応を期
待する如き場合において容易になされる。この様に、こ
の様なデータ伝送の保全は、２つのバス・サイクルが双
方向のバス伝送において用いられる場合に最も容易にな
される。これは、例えばマスターがメモリーから情報を
要求しそして後のバス・サイクルの間その情報を受取る
如きメモリー読取り動作において、特に利点を有するも
のである。例えば、２つのバス・サイクルを必要とする
読出し動作中、かなりの数のデータ伝送がメモリーと別
のデバイスとの間に生じ、従つて本発明のデータ保全の
特徴はこの様な場合に特に重要な事が判明した。基本的
には、この保全装置は、マスターが別の装置例えばメモ
リーあるいはテープ又はデイスク周辺装置を情報を求め
てアドレス指定する時、マスターは、バス上のアドレス
・リード線にスレーブ装置のアドレスをそしてデータ・
リード線にそれ自身のアドレスと機能コードを設定する
、と云う利点をもたらす。

スレーブが応答し、そしてその様に応答するのがマスタ
ーである時、スレーブはアドレス・リード線上に要求装
置のアドレスをそしてデータ・リード線上にデータを設
定する。この様に、要求装置のアドレスが、最初データ
・リード線上にあつたそのアドレスの伝送とは逆にアド
レス・リード上で戻される。次いで、この要求装置はそ
のアドレス、即ちデータ・リード線上に伝送されたその
アドレスをアドレス・リード線上で現在受取られたアド
レスと比較する。もしこの比較が行われると、これは、
実際に少くともそのデバイス・アドレスがスレーブによ
り適正に受取られた事を保証し、又更にもし０Ｐコード
も又戻つて受取られる場合、この０Ｐコードが満足に受
取られた事を保証する。この様に、第４図のフオーマツ
トで示される如き１６ビツトの情報については、２つま
でのパリテイ・ビツトが本システムにおけるデータ転送
の保全を維持したまま除去される。次に第１２図におい
て、データ転送の保全を保証する為の本発明の冗長検査
が詳細に示される。

例示として、第１２図は、この冗長検査が、データプロ
セサがメモリーから情報を要求する時行われる方法を特
に示す。更に詳細には、マスター、この場合は中央プロ
セサ２０６が、スレーブであるメモリー２０２から情報
を読出す事を所望する時、マスターは、バス・アドレス
・リード線上を第２図のフオーマツトでメモリー・バイ
ト・アドレスを伝達し、そして更にその即ち中央プロセ
サのチヤンネル●アドレス番号（バス・データ・リード
線のビツト零乃至９）と、その０Ｐコード即ち機能コー
ド（バス・データ・リード線のビツト１０乃至１５）を
伝送する。このバス・アドレス・リード線およびバス・
データ・リード線上の情報は、スレーブにより受け取ら
れ、そしてバス・アドレス・リード線上のアドレスに応
答して周知のメモリー・データ・アクセス・ロジツク３
００を介しデータをアクセスする。このアクセスされた
データは次にレジスタ３０２に記憶される。スレーブの
レジスタ３０４により受取られるバス・データ・リード
線上の情報は、スレーブがＡＣＫ信号を用いてこの要求
を確認してこれによりこの様なデータを記憶するように
レジスタ３０４を付勢しなければ、記憶されない。レジ
スタ３０４内のデータは、実際にメモリーが第８図に示
される付与フリツプフロツプ２２のセツテイングにより
その優先順位ロジツクを介してバスに対するアクセスを
得て、これによりそのＭＹＤＣＮＮ｛拷を生成する迄は
、バス・アドレス・リード線を逆に伝送される事はなく
、またレジスタ３０２からのデータがバス・データ・リ
ード線上を伝送される事もない。

この様（ζＭＹＤＣＮＮ＋信号が生成されると、ゲート
３０６と３０８は付勢されて、マスターにより使用され
る様にデータをデータ・リード線上をマスターのレシー
バ９９へ伝送し、そしてバツフア３１０を介して情報を
バス・アドレス・リード線上をマスターの受取りロジツ
クへ伝送する。基本的には１６ビツトを含むビツト８乃
至２３のみが使用されるが、その理由はこれがデータ伝
送の保全を確保する為にマスターにより検査出来る情報
である為である。

これは、実際に、その特定の情報がデータ・リード線上
をマスターからスレープに対して伝送され、そして現在
アドレス・リード線上で受取られつつある為である。従
つて、第３図のフオーマツトに従う宛先のチヤンネル番
号が第１１図に示されるロジツクのコンパレータ１０３
と１０４により受取られる。第３図に示されるフオーマ
ツトのビツト・ロケーシヨン１８乃至２３にあつた機能
コードは、コンパレータ３１２により受取られる。コン
パレータ３１２により受取られるこの情報は、第４図の
フオーマツトの機能コード・ビツト１０乃至１５におけ
てマスターにより送られた最後の機能コード３１４と比
較されるならば、付勢信号が生成されて本システムにそ
の通常の動作を実施させる。代わりとして、戻つて受取
られた機能コードは、単にこれが適法かつ有効なコーデ
である事を確認する為チエツクされる。もしコンパレー
タ１０３と１０４が第１１図に関して詳細に示した如き
等しい条件を示すならば、同じく第１１図に示されるゲ
ート１０７は、ＡＣＫ確認信号を付勢する。ゲート１０
７の他の入力は、２番目の半読出し履歴フリツプフロツ
プ１１０の前のセツテイングだけでなく、ゲート１０９
の他の入力で受取つた信号ＢＳＳＨＢＣ＋により示され
る如き２番目の半バス・サイクルの完了である旨のスレ
ープから受取つた表示により、セツトされる事になる。
そのとき、ゲー口０９の出力はゲート１０７を完全に付
勢する。この様に、コンパレータ３１２，１０３および
１０４は、バスのアドレス・リード線に結合された第１
２図に示された関連するロジツクと共に、データ・リー
ド線上のマスターにより前に送られた情報と、アドレス
・リード線上のスレープから戻つて受取られた情報と、
を比較するコンパレータを有効に提供して、これにより
実質的に両方のデータ伝送の保全を確保し、かつ余分な
パリテイ・ビツトの必要性を除去する。本発明の装置が
、速度、タイプ即ち磁気コア又は半導体か、および他の
特性に基づくメモリー・タイプの混在に関わらず、隣接
するメモリー＾スペースのアドレス指定を可能にする方
法は、更に第１３図に関して説明される。

バス２００は、コントローラ２１０の如き他のコントロ
ーラや中央プロセサ２０６だけでなく、メモリー・コン
トローラ２０２，２０３，２０４に結合する様に図示さ
れている。前に述べた様に、例示のため、各メモリーコ
ントローラは数にして４個迄のメモリー・モジユールを
アドレス指定出来る。これ等のモジユールは、各メモリ
ー・コントローラの位置Ａ，Ｂ，Ｃ，Ｄに接続出来る。
各メモリー・コントローラは、それ自身のアドレスだけ
でなく、これに関連するモジユールのアドレスを受取る
。このモジユール・アドレスは、第１０図に示される如
きＢＳＡＤＯ８＋及びＢＳＡＤＯ９＋と呼ばれるビツト
の如きバス２００上の２つのビツトとして受取られる。
このメモリー・コントローラのアドレスは、ビツトＢＳ
ＡＤＯＯ＋乃至ＢＳＡＤＯ７＋として受取られる。この
様に、そのコントローラがアドレス指定されるメモリー
・モジユールのみが応答する。従つて、通常の場合にお
いて判る様に、メモリー・コントローラ２０４は、その
位置Ａ，Ｂ，Ｃｌ及びＤ、に接続された、メモリー・モ
ジユールＡ一３５８、メモリー・モジユールＢ−３６０
、メモリー・モジユールＣ−３６２、およびメモリー・
モジユールＤ−３６４を有する。もしメモリー・コント
ローラ２０４がアドレス指定され、かつ２ビツトのサブ
・アドレスが例えばモジユールＣ−３６２を指示するな
らば、モジユールＣが応答する。前に示した様に、もし
例示として前述の諸特性により示された如きメモリー・
タイプが混在しており、かつこの様な混在が、例えば３
２，０００ワードの記憶容量を有し各モジユールが８，
０００ワードの記臆量を含む１そろいのメモリー・コン
トローラより少ない場合は、隣接するメモリーアドレス
は利用不可能である。

その理由は、将来システムのメモリー容量の増大を可能
にする為に、各メモリー・コントローラに対して、３２
，０００ワードのメモリーのアドレス・スペースが残さ
れて利用可能でなければならない為である。第１３図か
ら判る様に、この様な隣接するアドレス指定を提供する
為、この様なメモリー・コントローラの各々の一部のみ
を使用する事が町能である。この様に、第１３図におい
て、モジユールＡ−３５０とモジユールＢ−３５２は１
つのメモリータイプのものであり、モジユールＣ−３５
４とモジユールＤ−３５６は別の１つのメモリータイプ
のものであるものと仮定すると、メモリー・コントロー
ラ２０２はモジユールＡとＢのアクセスを制御する様に
接続出来、メモリー・コントローラ２０３はモジユール
ＣとＤのアクセスを制御する様に接続出来る。この様な
場合、メモリー・コントローラ２０２とメモリー・コン
トローラ２０３は同じアドレスを有する。この様な構成
においては、コントローラ２０２の位置ＣとＤ１および
コントローラ２０３の位置ＡとＢは、システムが完全に
再構成されなければ、利用不可能である。この様に、相
方のメモリー・コントローラ２０２と２０３がそれ等の
アドレス、即ち同じアドレスを見る時、これ等コントロ
ーラは、バス２００で受取られた２つのモジユール・ア
ドレス・ビツトＢＳＡＤＯ８＋およびＢＳＡＤＯ９＋に
よりどのモジユールＡ，Ｂ，Ｃ又はＤがアドレス指定さ
れるかに依存して、応答するようシークする。前述の事
柄は例示の目的のみのもので、例えば４つ以上のかかる
モジユールをコントローラに結合しても良く、又例えば
コントローラ２０２も唯１個のモジユールＡに接続して
も良く、コントローラ２０３は同じ各位置においてモジ
ユールＢＣ，Ｄに接続しても良い事は理解されよう。

又、本例によれば、もし第３のモジユールがコントロー
ラ２０２の位置Ｃに接続され、モジユールＣ一３５４が
コントローラ２０３に接続され、又このモジユールＣが
アドレス指定され、コントローラ２０２と２０３が同一
のアドレスを有しているものとすれば、この相方のコン
トローラはその同じアドレスとモジユールＣアドレスの
受取りに応答して、これによりエラー状態を発生する事
も判ろう。この様にして、隣接のアドレスがシステム内
に結合されたメモリーの特性に拘わりなく本発明の採用
によつていかにして得られるかが明らかになつたであろ
う。本発明は、その望ましい実施態様に特定して記述し
図示したが、当業者にとつては、形態および詳細な点に
ついては前記の変更およびその他の変更が本発明の主旨
および範囲から逸脱する事なく可能である事は明らかで
ある。

【図面の簡単な説明】

第１図は本発明の全体プロツク図、第２図巧至第６図は
本発明の共通バスを伝送される各種の情報のフオーマツ
トを示す図、第７図は本発明のバスの動作のタイミング
図、第８図は本発明の優先順位ネツトワークのロジツク
図、第９図は本発明のバスと結合された典型的なデバイ
ス・コントローラのバス・インターフエース・ロジツク
を示す図、第１０図は本発明のバスと結合された典型的
なメモリー・コントロールのバス・インターフエース・
ロジツクを示す図、第１１図は本発明のバスと結合され
たデータ・プロセサのバス・インターフエース・ロジツ
クを示す図、第１２図は本発明に使用されるデータ保全
装置を示す図、および第１３図は本発明のアドレス指定
手法を示す図である。 １０・・・・・・回線、１１・・・・・・レシーバ、１
２・・・・・・ゲート、１３・・・・・・遅延回線、１
４・・・・・ＮＯＲゲート、１５・・・・・・フリツプ
フロツプ、１６・・・・・・ゲート、１７・・・・・・
フリツプフロツブ、１８・・・・・・ドライバ、１９，
２１・・・・・・ゲート、２２・・・・・・フリツプフ
ロツプ、２４・・・・・・レシーバ、２５・・・・・・
遅延回路、２６・・・・・・ＮＯＲゲート、４０・・・
・・ルシーバ ４４・・・・・・ＡＮＤゲート、４６・
・・・・・ゲート、４９，５０・・・・・・フリツプフ
ロツプ、５１，５２・・・・・・デート、５６・・・・
・・要素、５９，６０，６１・・・・・・ドライバ、７
０・・・・・・要素、７２・・・−・・スイツチ、７３
・・・・・・ＮＡＮＤゲート、 ７４，７５，７６・・
・・・・ゲート、 ７７・・・・・・マルチプレクサ、
８１・・・・・・フリツプフロツプ、８２・・・・・・
ＮＯＲゲート、８３・・・・・・ＡＮＤゲート、８４・
・・・・・ＮＯＲゲート、８５・・・・・・ゲート、
８８・・・・・・マルチプレクサ、８９・・・・・・イ
ンバータ、９０・・・・・・ドライバ、９９・・・・・
・要素、１００・・・・・・インバータ、１０３，１０
４・・・・・・コンパレータ、１０６，１０７，１０９
・・・・・・ゲート、１１０・・・・・・フリツプフロ
ツプ、１１１・・・・・・ゲート、１１３・・・・・・
要素、１１４・・・・・・ＮＯＲゲート、１１５・・・
・・・ドライバ、１１７・・・・・コンパレータ、１１
８・・・・・・プロツク、１２０・・・・・・フリツプ
フロツプ、２００・・・・・・バス、２０２，２０３，
２０４，２１０・・・・・・コントローラ、２０６・・
・・・・中央プロセサ。

Claims (1)

1. 【特許請求の範囲】 １ データ処理システムにおいて、 （ａ）複数個の装置と、 （ｂ）共通の電気的バスと、 （ｃ）前記複数個の装置の各々を前記バスへ結合する為
   の手段と、（ｄ）前記複数個の装置の各々の優先順位を
   示す為の手段と、（ｅ）前記複数個の装置の各々に含ま
   れており、非同期的に生成された伝送サイクル中前記複
   数個の装置の別の１つに対する情報の伝送の為、前記バ
   スの使用を要求する為の手段と、（ｆ）前記複数個の装
   置の各々に含まれており、要求を出す装置が伝送サイク
   ルを要求する最高優先順位の装置である場合、前記複数
   個の装置の残りのものの動作とは無関係に、前記要求を
   出す装置に対する前記伝送サイクルを非同期的に生成す
   る為の手段と、（ｇ）前記の最高優先順位の要求を出す
   装置に含まれており、前記の生成された伝送サイクル中
   前記複数個の装置の別の１つ（受取り装置）に対して情
   報の伝送を可能にする為の手段と、及び（ｈ）前記複数
   個の装置の各々に含まれており、前記最高優先順位の要
   求を出す装置（送り装置）からの情報の受取りを確認す
   る為の手段であつて、該手段が（イ）前記受取り装置が
   、これに対し前記送り装置が情報を伝送している旨の表
   示を受取る場合、第１の信号を生成する為の手段と、（
   ロ）前記受取り装置がビジーでない場合、第２の信号を
   生成する為の手段と、（ハ）前記第１と第２の信号の両
   方の存在に応答して肯定的な確認信号を生成する為の手
   段と、及び（ニ）前記第１の信号の存在および前記第２
   の信号の不在に応答して否定的な確認信号を生成する為
   の手段と、を含むこと、 を特徴とするデータ処理システム。 ２ データ処理システムにおいて、 （ａ）複数個の装置と、 （ｂ）一端部を有する共通の電気的バスと、（ｃ）前記
   バスに対して前記複数個の装置の各々を結合する為の手
   段と、（ｄ）前記一端部に最も近く結合された前記複数
   個の装置の１つが最高優先順位を有し、前記複数個の装
   置の残りのものの優先順位が前記一端部に対するそれら
   の近さに基づくこと、（ｅ）前記複数個の装置の少くと
   も１つと結合された複数個のデバイスと、（ｆ）前記複
   数個の装置の各々に含まれており、要求を出す装置が伝
   送サイクルを要求する最高優先順位の装置である場合、
   前記複数個の装置の残りのものの動作とは無関係に、前
   記要求を出す装置に対し伝送サイクルを非同期的に生成
   する為の手段と、（ｇ）前記最高優先順位の要求を出す
   装置に含まれており、前記の生成された伝送サイクル中
   、前記複数個の装置の別の１つ（受取り装置）と結合さ
   れた指示されたデバイスに対し情報の伝送を可能にする
   為の手段と、及び（ｈ）前記複数個の装置の殆んどのも
   のに含まれており、前記最高優先順位の要求を出す装置
   （送り装置）からの情報の伝送を確認する為の手段であ
   つて、該手段が、（イ）前記受取り装置が、これに対し
   前記送り装置が情報を伝送している旨の表示を受取る場
   合、第１の信号を生成する為の手段と、（ロ）前記受取
   り装置がビジーでない場合、第２の信号を生成する為の
   手段と、（ハ）前記指示されたデバイスがビジーでない
   場合、第３の信号を生成する為の手段と、（ニ）前記の
   第１、第２、及び第３の信号に応答して肯定的な確認信
   号を生成する為の手段と、及び（ホ）前記の第２の信号
   又は第３の信号のいずれかの不在に応答して否定的な確
   認信号を生成する為の手段と、を含むこと、 を特徴とするデータ処理システム。