JPS5930352B2 - Multilevel code transmission method - Google Patents
Multilevel code transmission methodInfo
- Publication number
- JPS5930352B2 JPS5930352B2 JP466077A JP466077A JPS5930352B2 JP S5930352 B2 JPS5930352 B2 JP S5930352B2 JP 466077 A JP466077 A JP 466077A JP 466077 A JP466077 A JP 466077A JP S5930352 B2 JPS5930352 B2 JP S5930352B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- frame
- frame synchronization
- code transmission
- multilevel code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はフレーム同期シンボルを含む多値符号伝送方式
に関し、特にフレーム同期シンボルを利用して本来の情
報系列に新たな情報を挿入して伝送する多値符号伝送方
式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multilevel code transmission system that includes frame synchronization symbols, and particularly to a multilevel code transmission system that uses frame synchronization symbols to insert new information into an original information sequence and transmit it. .
従来、２値伝送においては、本来の情報系列に挿入され
る他の新たな情報は、新情報とフレーム同期シンボルと
が一括して構成されたマルチフレームシンボルにより伝
送されているが、このような方法は複雑なフレーム構成
となり、既存の伝送システムに適用することは困難であ
る。Conventionally, in binary transmission, new information inserted into the original information sequence is transmitted using a multi-frame symbol consisting of new information and a frame synchronization symbol. This method results in a complicated frame structure and is difficult to apply to existing transmission systems.
また、３値以上の多値伝送においては、フレーム同期シ
ンボルと元の情報系列以外の新たな情報とを伝送しよう
とする試みは見あたらない。本発明の目的は上述の欠点
を除去し既存のフレーム構成を変更することなく本来の
情報系列以外の情報を伝送する多値符号伝送方式を提供
することにある。Furthermore, in multi-value transmission of three or more values, no attempt has been made to transmit frame synchronization symbols and new information other than the original information sequence. An object of the present invention is to eliminate the above-mentioned drawbacks and provide a multilevel code transmission system that transmits information other than the original information sequence without changing the existing frame structure.
本発明の特徴は、多値符号伝送システムの送信側でフレ
ーム同期シンボルの一部に割り込みをかけ、その部分に
元のフレーム同期シンボルと区別できる別のシンボルを
挿入することにより送信側で挿入された情報を受信側で
識別できるようにして本来の情報系列以外の他の新しい
情報を伝送することにある。A feature of the present invention is that the transmission side of a multilevel code transmission system interrupts a part of a frame synchronization symbol, and inserts another symbol that can be distinguished from the original frame synchronization symbol into that part. The purpose of this method is to transmit new information other than the original information series by making it possible to identify the information on the receiving side.
次に本発明を図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の多値符号伝送方式を実現する装置のブ
ロック図である。。まず、送信側の動作についてのべる
゛。FIG. 1 is a block diagram of a device that implements the multilevel code transmission system of the present invention. . First, let's talk about the operation on the sending side.
入力端子１２には２値の直列情報を３ビットの並列情報
に変換する直並列変換器が接続されている。この直並列
変換器に接続されたフレーム挿入回路２にはフレーム同
期シンボルパターン発生器５が、新情報発生器６の情報
をフレーム挿入回路２に割込ませるための割込回路４を
介しで接続されている。参照数字３は３ビットの信号を
６値の多符号に変換するディジタル・アナログ変換器（
Ｄ−Ａ変換器）を示し、参照数字Ｔは伝送線路を示す。
参照数字８はＡ−Ｄ変換器を示し、参照数字９はフレ−
ムシンボル検出回路、参照数字１１は挿入された新情を
識別する新情報検出回路および参照数字１０は並直列変
換器を示す。第３図はセレクタを用いたフレーム挿入回
路２および割込回路４の具体的構成を示す回路図である
。A serial/parallel converter that converts binary serial information into 3-bit parallel information is connected to the input terminal 12. A frame synchronization symbol pattern generator 5 is connected to the frame insertion circuit 2 connected to the serial/parallel converter via an interrupt circuit 4 for interrupting the frame insertion circuit 2 with information from the new information generator 6. has been done. Reference number 3 is a digital-to-analog converter (
DA converter), and the reference numeral T indicates a transmission line.
Reference numeral 8 indicates the A-D converter and reference numeral 9 indicates the frame.
Reference numeral 11 indicates a new information detection circuit for identifying inserted new information, and reference numeral 10 indicates a parallel-to-serial converter. FIG. 3 is a circuit diagram showing a specific configuration of the frame insertion circuit 2 and the interrupt circuit 4 using selectors.
セレクタ４０１はフレーム同期シンボルパタ一を発生器
５からのフレームシンボルＧと挿入すべき新情報Ｈとを
割込信号１（フレーム挿入のとき６１″となる信号）に
より切換え、セレクタ２０１は３ビツト並列情報Ｂと新
情報Ｈとを切換信号Ｊ（フレームのとき１１１となる信
号）により切換える。第４図はフレームシンボル検出回
路９および新情報検出回路１１の具体的構成を示す回路
図である。The selector 401 switches the frame synchronization symbol pattern between the frame symbol G from the generator 5 and the new information H to be inserted using the interrupt signal 1 (a signal that becomes 61'' when inserting a frame), and the selector 201 switches the 3-bit parallel Information B and new information H are switched by a switching signal J (a signal that becomes 111 when it is a frame). FIG. 4 is a circuit diagram showing a specific configuration of the frame symbol detection circuit 9 and the new information detection circuit 11.
デイレード形フリツプフロツプ９０１，９０２および９
０３はフレーム間隔毎の信号Ｋによりフレーム同期シン
ボルＧのみを３ビツト並列情報Ｆから検出してノツト・
オア回路１１０１に加える。クロツク発生器２０からの
クロツク信号Ｋを受けた分周回路１１０３によりフレー
ム間隔毎に出るクロツク信号Ｋが分゛周され、信号Ｌと
なる。この信号Ｌを受けたデイレード型（Ｄ型）フリツ
プフロツプ１１０２に出力信号が生じるか否かによつて
新情報の有無が検出される。次に第２図のビツトパター
ンおよび第１図の構成を参照して本発明の多値符号伝送
方式を説明する。Delayed flip-flops 901, 902 and 9
03 detects only the frame synchronization symbol G from the 3-bit parallel information F using the signal K at each frame interval, and
Add to OR circuit 1101. A frequency dividing circuit 1103 which receives a clock signal K from the clock generator 20 divides the frequency of the clock signal K generated at each frame interval to become a signal L. The presence or absence of new information is detected depending on whether an output signal is generated in the delayed type (D type) flip-flop 1102 that receives this signal L. Next, the multilevel code transmission system of the present invention will be explained with reference to the bit pattern shown in FIG. 2 and the configuration shown in FIG.
フレーム同期シンボルは８値のうちの予め定められた特
定の４レベル（例えば、０００，０１０１０１，１１１
）のうちいずれかの値をとり、この特定４レベルの出現
確率は等確率であるものとする。今、入力端子１２１ｔ
Ｃ．、波形（Ａ）のような直列２値情報が入力されると
，この情報は直並列変換器１により波形（Ｂ）に示すよ
うな３ビツトの並列情報に変換される。次にフレーム挿
入回路２にてこの並列情報にフレーム同期シンボルパタ
ーン発生器５からのフレーム同期シンボルＦ（波形（Ｇ
））が前記並列情報の予め定められたビツト数ごとに挿
入される（波形（Ｃ））。そして、このフレーム同期シ
ンボルを利用して他の情報を伝送するときには、送信側
割込回路４によつてフレーム同期シンボルをＮ回に１回
停止させ，停止させた部分はフレーム同期シンボルに割
当てられた４つのレベルのうち予め指定されたある１つ
のレベルの信号Ｓ（波形（Ｈ））をフレーム符号挿入回
路２にて挿入する（波形（Ｄ））。ここで、信号Ｓとし
てＯを送出するとすれば、このＯ信号はフレーム同期シ
ンボルパターン発生器５を接地することにより容易に得
られるから新情報発生器６を省略できる。このようにし
て形成された情報（波形（Ｄ））はＤ−Ａ変換器により
８値の多値符号に変換されて伝送路７に送出される。The frame synchronization symbol has four predetermined levels among eight values (for example, 000, 010101, 111
), and the probability of appearance of these four specific levels is assumed to be equal. Now, input terminal 121t
C. When serial binary information such as waveform (A) is input, this information is converted by the serial/parallel converter 1 into 3-bit parallel information as shown in waveform (B). Next, the frame insertion circuit 2 converts this parallel information into the frame synchronization symbol F (waveform (G) from the frame synchronization symbol pattern generator 5.
)) is inserted every predetermined number of bits of the parallel information (waveform (C)). When transmitting other information using this frame synchronization symbol, the transmission side interrupt circuit 4 stops the frame synchronization symbol once every N times, and the stopped portion is assigned to the frame synchronization symbol. The frame code insertion circuit 2 inserts a signal S (waveform (H)) at one level specified in advance among the four levels (waveform (D)). Here, if O is to be sent as the signal S, this O signal can be easily obtained by grounding the frame synchronization symbol pattern generator 5, so the new information generator 6 can be omitted. The information thus formed (waveform (D)) is converted into an 8-value multilevel code by a DA converter and sent to the transmission line 7.
この時のアイパターンを（Ｅ）に示す。受信側では波形
（Ｅ）の情報をＡ−Ｄ変換器８により３ビツトの並列情
報に変換する（波形（ト））。次に、この情報からフレ
ームシンボル検出回路９によりフレーム同期シンボル（
波形（Ｇ）および（Ｈ））のみを抽出し、さらに新情報
検出回路１１においてフレームに挿入された新情報の有
無を検出する。この実施例は８値の例についてのべたが
、１２値等の他の多値符号伝送方式にも本発明が適用可
能であることは明らかである。The eye pattern at this time is shown in (E). On the receiving side, the information of waveform (E) is converted into 3-bit parallel information by the AD converter 8 (waveform (T)). Next, from this information, the frame symbol detection circuit 9 uses the frame synchronization symbol (
Only the waveforms (G) and (H)) are extracted, and the new information detection circuit 11 detects the presence or absence of new information inserted into the frame. Although this embodiment has been described with respect to an 8-value code transmission system, it is clear that the present invention is also applicable to other multi-value code transmission systems such as 12-value code.
以上のように、本発明においては、既存の多値伝送シス
テムにおける送信側にフレーム同期シンボルに情報を割
り込ませる回路と受信側にフレーム同期シンボルに含ま
れている情報を識別する回路とを付加することにより同
期フレームシンボルの形式を大巾に変更することなく他
の情報を原情報系列に挿入して伝送することができ、例
えば、情報転送などの比較的低速情報伝送に適用できる
。As described above, in the present invention, in an existing multilevel transmission system, a circuit for inserting information into a frame synchronization symbol on the transmitting side and a circuit for identifying information included in the frame synchronization symbol on the receiving side are added. This allows other information to be inserted into the original information sequence and transmitted without significantly changing the synchronization frame symbol format, and can be applied to relatively low-speed information transmission such as information transfer, for example.
第１図は本発明の一実施例を説明するための多値伝送シ
ステムのプロツク図、第２図は本発明を説明するための
ビツトパターン、第３図および第４図は第１図の構成要
素の具体的回路図を示す。FIG. 1 is a block diagram of a multilevel transmission system for explaining one embodiment of the present invention, FIG. 2 is a bit pattern for explaining the present invention, and FIGS. 3 and 4 are the configuration of FIG. 1. A specific circuit diagram of the element is shown.
Claims (1)
いて、送信符号系列の中に含まれるフレーム同期シンボ
ル系列のシンボルの伝送を予め定められたフレーム同期
シンボル数毎に停止させ、停止させた部分に前記フレー
ム同期シンボルと区別できる新たな情報を挿入し、受信
側で前記挿入された情報を識別することを特徴とする多
値符号伝送方式。1. In a multilevel code transmission system including frame synchronization symbols, transmission of symbols of a frame synchronization symbol sequence included in a transmission code sequence is stopped every predetermined number of frame synchronization symbols, and the stopped portion is replaced with the frame A multilevel code transmission system characterized by inserting new information that can be distinguished from synchronization symbols, and identifying the inserted information on the receiving side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP466077A JPS5930352B2 (en) | 1977-01-18 | 1977-01-18 | Multilevel code transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP466077A JPS5930352B2 (en) | 1977-01-18 | 1977-01-18 | Multilevel code transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5389608A JPS5389608A (en) | 1978-08-07 |
| JPS5930352B2 true JPS5930352B2 (en) | 1984-07-26 |
Family
ID=11590078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP466077A Expired JPS5930352B2 (en) | 1977-01-18 | 1977-01-18 | Multilevel code transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930352B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686556A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Alarm system for opposing station |
| JPS56138351A (en) * | 1980-03-31 | 1981-10-28 | Nec Corp | Identifier for multivalue signal |
| JPS57157660A (en) * | 1981-03-24 | 1982-09-29 | Nec Corp | Signal transmission system |
| JPS59215118A (en) * | 1983-05-20 | 1984-12-05 | Sharp Corp | Asynchronous serial-parallel data converter |
-
1977
- 1977-01-18 JP JP466077A patent/JPS5930352B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5389608A (en) | 1978-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4606042A (en) | Method for digital transmission of messages | |
| US4330858A (en) | Time domain supervisory channel for data terminal equipments | |
| WO1997013347A3 (en) | Transition-controlled digital encoding and signal transmission system | |
| JPS5845866B2 (en) | Variable speed data transmission method | |
| EP0040632A4 (en) | Data processing system with serial data transmission between subsystems. | |
| CA1165475A (en) | Method and device for multiplexing a data signal and several secondary signals, demultiplexing method and device associated therewith, and interface transmitter receiver using the same | |
| EP0016336B1 (en) | Digital signal transmission system | |
| KR19990014029A (en) | Modulation Demodulation Method and Modulation Demodulation Device | |
| JPS5930352B2 (en) | Multilevel code transmission method | |
| US4888792A (en) | Multi-level quadrature amplitude modulation and demodulation system | |
| US4213007A (en) | Method and apparatus for monitoring a pulse-code modulated data transmission | |
| EP0344751B1 (en) | Code violation detection circuit for use in AMI signal transmission | |
| AU564314B2 (en) | Apparatus for receiving high-spedd data in packet form | |
| SU815946A1 (en) | Device for cycle-wise synchronization | |
| CA1189928A (en) | Full-duplex transmission of bit streams serially and in bit-synchronism on a bus between two terminals | |
| JPS5858859B2 (en) | Line identification method | |
| SU1080252A2 (en) | Device for receiving self-synchronizing digital data | |
| EP0302622A3 (en) | Method of communicating stuffing indications in a multi-level communications system | |
| KR0132636Y1 (en) | Data line connector using single communication line | |
| JPH0145788B2 (en) | ||
| JP2674799B2 (en) | High efficiency digital add / drop device | |
| JPS6167342A (en) | Multi-frame synchronization method and device | |
| JPS6034862B2 (en) | Data terminal accommodation method | |
| JPH0697756B2 (en) | Pulse multiplex communication system | |
| JPH04196633A (en) | Signal conversion circuit |