JPS593892B2 - パワ−オンリセット回路 - Google Patents
パワ−オンリセット回路Info
- Publication number
- JPS593892B2 JPS593892B2 JP52127242A JP12724277A JPS593892B2 JP S593892 B2 JPS593892 B2 JP S593892B2 JP 52127242 A JP52127242 A JP 52127242A JP 12724277 A JP12724277 A JP 12724277A JP S593892 B2 JPS593892 B2 JP S593892B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- output
- inverter
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
本発明は′ゞワーオンリセツト回路に関し、さらに詳し
くはモノリシック集積回路の電源を投入したときにその
中に含まれるフリップフロップ回路の内容を一定状態に
クリアするための回路に関するものである。
くはモノリシック集積回路の電源を投入したときにその
中に含まれるフリップフロップ回路の内容を一定状態に
クリアするための回路に関するものである。
一般にモノリシック集積回路の電源を投入した時にその
中に含まれるフリップフロップ回路の内容はそれらの回
路状態によつてまちまちである。
中に含まれるフリップフロップ回路の内容はそれらの回
路状態によつてまちまちである。
このため従来フリップフロップ回路の内容を電源投入時
一定方向にそろえるためにクリアパルス発生回路を用い
たりあるいはキャパシタと抵抗よりなる充放電回路を設
け外部のクリア端子を押釦等で押すことによりクリア′
々ルスを発生してフリップフロップの内容をいちいちク
リアしているのが現状である。しかしながらかかる従来
用いられている方法は外部にクリア端子を必要としたり
あるいはクリア′ゞルスを発生するための特別な回路を
設けたりしなければならず、部品点数が増加する欠点が
あり、電源投入後いちいちクリア動作をするのも煩雑で
ある。本発明の目的はかかる余分な部品を必要とせず電
源投入とともにフリップフロップ回路の内容を自動的に
一定方向にそろえるための′ゞワーオンリセツト回路を
提供することにある。
一定方向にそろえるためにクリアパルス発生回路を用い
たりあるいはキャパシタと抵抗よりなる充放電回路を設
け外部のクリア端子を押釦等で押すことによりクリア′
々ルスを発生してフリップフロップの内容をいちいちク
リアしているのが現状である。しかしながらかかる従来
用いられている方法は外部にクリア端子を必要としたり
あるいはクリア′ゞルスを発生するための特別な回路を
設けたりしなければならず、部品点数が増加する欠点が
あり、電源投入後いちいちクリア動作をするのも煩雑で
ある。本発明の目的はかかる余分な部品を必要とせず電
源投入とともにフリップフロップ回路の内容を自動的に
一定方向にそろえるための′ゞワーオンリセツト回路を
提供することにある。
本発明によればモノリシック集積回路内のフリップフロ
ップ回路の内容を電源投入時に一定にリセットする′々
ワーオンリセツト回路であつて、前Ｊ 記フリップフロ
ップ回路の入力スレッショルド電圧よりも高いスレッシ
ョルド電圧を有し、入力端に電源電圧に追従する電圧が
印加されるインバータと、リセット信号出力端がインピ
ーダンス素子を介して電源に接続され、電源投入時から
前記イフ ンバータの出力が変化するまでの期間リセッ
ト信号を出力する出力回路とを有することを特徴とする
′ゞワーオンリセツト回路が提案される。
ップ回路の内容を電源投入時に一定にリセットする′々
ワーオンリセツト回路であつて、前Ｊ 記フリップフロ
ップ回路の入力スレッショルド電圧よりも高いスレッシ
ョルド電圧を有し、入力端に電源電圧に追従する電圧が
印加されるインバータと、リセット信号出力端がインピ
ーダンス素子を介して電源に接続され、電源投入時から
前記イフ ンバータの出力が変化するまでの期間リセッ
ト信号を出力する出力回路とを有することを特徴とする
′ゞワーオンリセツト回路が提案される。
以下本発明にかかるパワーオンリセツト回路の実施例に
ついて図面により詳細に説明する。第１図は本発明にか
かるパワーオンリセツト回路の１実施例を示し、第１図
において電源電圧ＶＤｌ）および接地はモノリシツク集
積回路の電源電圧および接地と共通である。図において
ｐチヤネルトランジスタ１と抵抗２は電源と接地間に接
続され、抵抗２はモストランジスタの抵抗を使用するこ
ともできる。この抵抗２の出力はトランジスタ３，４お
よび５よりなる第１のインバータに入力されその第１の
インバータの出力はトランジスタ６，７および８よりな
る第２のインバータに入力される。この第１のインバー
タはりセツト信号を停止するための回路で、電源電圧が
フリツプフロツプ回路のスレシヨルド電圧より高くなつ
た時点で、その出力をローレベルに変化する様にスレシ
ヨルド電圧が設定されている。これはフリツプフロツプ
回路が確実にりセツトされてからりセツト信号を停止す
るためである。第２のインバータは第１のインバータの
出力を遅延するための回路であり、そのスレツシヨルド
電圧は第１のインバータに対して低く設定される。これ
は電源電圧の立上りが急峻である場合にも一定のパルス
幅のりセツト信号が得られる様にするためである〇更に
第３のインバータのスレツシヨルド電圧は第１のインバ
ータと等しく設定される。尚、抵抗９を用いることによ
つて、電源投入時に＠点には電源電圧に追従した電圧が
発生するのでりセツト信号を受けるフリツプフロツプ回
路が動作可能な電源電圧になると即座にりセツトをかけ
ることができる。また第３のインバータの出力は必要に
よりインバータ１２，１３を介して出力端子１４より出
力される。出力端子１４はフリツプフロツプ回路のりセ
ツト端子となる。つぎに第１図のごとく構成された回路
の動作を第２図により説明する。
ついて図面により詳細に説明する。第１図は本発明にか
かるパワーオンリセツト回路の１実施例を示し、第１図
において電源電圧ＶＤｌ）および接地はモノリシツク集
積回路の電源電圧および接地と共通である。図において
ｐチヤネルトランジスタ１と抵抗２は電源と接地間に接
続され、抵抗２はモストランジスタの抵抗を使用するこ
ともできる。この抵抗２の出力はトランジスタ３，４お
よび５よりなる第１のインバータに入力されその第１の
インバータの出力はトランジスタ６，７および８よりな
る第２のインバータに入力される。この第１のインバー
タはりセツト信号を停止するための回路で、電源電圧が
フリツプフロツプ回路のスレシヨルド電圧より高くなつ
た時点で、その出力をローレベルに変化する様にスレシ
ヨルド電圧が設定されている。これはフリツプフロツプ
回路が確実にりセツトされてからりセツト信号を停止す
るためである。第２のインバータは第１のインバータの
出力を遅延するための回路であり、そのスレツシヨルド
電圧は第１のインバータに対して低く設定される。これ
は電源電圧の立上りが急峻である場合にも一定のパルス
幅のりセツト信号が得られる様にするためである〇更に
第３のインバータのスレツシヨルド電圧は第１のインバ
ータと等しく設定される。尚、抵抗９を用いることによ
つて、電源投入時に＠点には電源電圧に追従した電圧が
発生するのでりセツト信号を受けるフリツプフロツプ回
路が動作可能な電源電圧になると即座にりセツトをかけ
ることができる。また第３のインバータの出力は必要に
よりインバータ１２，１３を介して出力端子１４より出
力される。出力端子１４はフリツプフロツプ回路のりセ
ツト端子となる。つぎに第１図のごとく構成された回路
の動作を第２図により説明する。
第２図のＡおよびＢにおいて曲線４，＠，○，＠はそれ
ぞれ第１図における４，◎，（ハ），＠点における電圧
変化を示し、且つ第１図においてスレツシヨルド電圧１
ＶＴＨＰおよび１ＶＴＨＮＩはそれぞれ１ボルトと仮定
して説明する。なお第２図のＡは電源電圧が徐々に上昇
した場合、第２図のＢは電源がステツプ入力の場合を示
すがその動作に差異はない。まず回路１において抵抗２
の電圧４は電源電圧とともに上昇し、その電圧が第１の
インバータのスレシヨルド電圧、この場合において３Ｖ
に達すると第１のインバータの出力電圧９は下降しはじ
め、回路においてその出力電圧が第２のインバータのス
レシヨルド電圧、この場合２Ｖに達すると、第２のイン
バータに電流が流れ始め、その出力は電圧０の如く変化
する。つぎに出力電圧０が上昇して第３のインバータの
スレシヨルド電圧値この場合３Ｖに達すると、５点はロ
ーレベルとなり、リセツト信号は解除される。第１図に
示す回路はＣＭＯＳ回路で構成した例であるが、第一の
極性のＭＯＳトランジスタで構成することも可能である
。
ぞれ第１図における４，◎，（ハ），＠点における電圧
変化を示し、且つ第１図においてスレツシヨルド電圧１
ＶＴＨＰおよび１ＶＴＨＮＩはそれぞれ１ボルトと仮定
して説明する。なお第２図のＡは電源電圧が徐々に上昇
した場合、第２図のＢは電源がステツプ入力の場合を示
すがその動作に差異はない。まず回路１において抵抗２
の電圧４は電源電圧とともに上昇し、その電圧が第１の
インバータのスレシヨルド電圧、この場合において３Ｖ
に達すると第１のインバータの出力電圧９は下降しはじ
め、回路においてその出力電圧が第２のインバータのス
レシヨルド電圧、この場合２Ｖに達すると、第２のイン
バータに電流が流れ始め、その出力は電圧０の如く変化
する。つぎに出力電圧０が上昇して第３のインバータの
スレシヨルド電圧値この場合３Ｖに達すると、５点はロ
ーレベルとなり、リセツト信号は解除される。第１図に
示す回路はＣＭＯＳ回路で構成した例であるが、第一の
極性のＭＯＳトランジスタで構成することも可能である
。
その実施例を第３図に示す。第３図に示す回路は第１図
に示す回路とほぼ同じでトランジスタ２１、抵抗２２お
よびトランジスタ２３，２４，２５よりなる第１のイン
バータにより構成される第１の回路と、トランジスタ２
６および２７よりなる第２のインバータにより構成され
る第３の回路と、抵抗２８、トランジスタ２９，３０よ
りなる第３のインバータと出力端子３３と必要によつて
インバータ３１および３２を含む第２の回路によつて構
成される。第３図の場合はＮ型ＭＯＳトランジスタの場
合について示したがＰ型ＭＯＳトランジスタの場合はト
ランジスタの極性を変えるのみで全く同様な回路が構成
できることは明らかである。第３図の回路において各点
４，◎，◎，Ｏはそれぞれ第１図の各点４，◎，◎，＠
に対応し且つその各点における電圧変化も第２図に示す
ものとほぼ同様である。尚以上説明した回路において第
１図および第３図の回路は遅延量が少なくてすむ場合は
省略してもよいことは勿論である。以上詳細に説明した
ように本発明によれば外部にクリア端子を必要とするこ
となく電源投入と同時に自動的にフリツプフロツプ回路
の内容を一定方向にりセツトすることができるものであ
つて本発明にかかる効果は頗る大である。
に示す回路とほぼ同じでトランジスタ２１、抵抗２２お
よびトランジスタ２３，２４，２５よりなる第１のイン
バータにより構成される第１の回路と、トランジスタ２
６および２７よりなる第２のインバータにより構成され
る第３の回路と、抵抗２８、トランジスタ２９，３０よ
りなる第３のインバータと出力端子３３と必要によつて
インバータ３１および３２を含む第２の回路によつて構
成される。第３図の場合はＮ型ＭＯＳトランジスタの場
合について示したがＰ型ＭＯＳトランジスタの場合はト
ランジスタの極性を変えるのみで全く同様な回路が構成
できることは明らかである。第３図の回路において各点
４，◎，◎，Ｏはそれぞれ第１図の各点４，◎，◎，＠
に対応し且つその各点における電圧変化も第２図に示す
ものとほぼ同様である。尚以上説明した回路において第
１図および第３図の回路は遅延量が少なくてすむ場合は
省略してもよいことは勿論である。以上詳細に説明した
ように本発明によれば外部にクリア端子を必要とするこ
となく電源投入と同時に自動的にフリツプフロツプ回路
の内容を一定方向にりセツトすることができるものであ
つて本発明にかかる効果は頗る大である。
第１図は本発明にかかるパワーオンリセツト回路の第１
の実施例、第２図は本発明にかかる回路の動作説明図、
第３図は本発明にかかる回路の他の実施例である。 図において１が第１の回路、Ｂが第２の回路、が第３の
回路である。
の実施例、第２図は本発明にかかる回路の動作説明図、
第３図は本発明にかかる回路の他の実施例である。 図において１が第１の回路、Ｂが第２の回路、が第３の
回路である。
Claims (1)
- 【特許請求の範囲】 １ モノリシック集積回路内のフリップフロップ回路の
内容を電源投入時に一定にリセットするパワーオンリセ
ツト回路であつて、前記フリップフロップ回路の入力ス
レッショルド電圧よりも高いスレッショルド電圧を有し
、入力端に電源電圧に追従する電圧が印加されるインバ
ータと、リセット信号出力端がインピーダンス素子を介
して電源に接続され、電源投入時から前記インバータの
出力が変化するまでの期間リセット信号を出力する出力
回路とを有することを特徴とするパワーオンリセツト回
路。 ２ 前記出力回路は前記インバータの出力を遅延する遅
延回路を備え、前記インバータの出力が変化してから一
定時間後、リセット信号の出力を停止する様にしたこと
を特徴とする特許請求の範囲第１項記載のパワーオンリ
セツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52127242A JPS593892B2 (ja) | 1977-10-25 | 1977-10-25 | パワ−オンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52127242A JPS593892B2 (ja) | 1977-10-25 | 1977-10-25 | パワ−オンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5460849A JPS5460849A (en) | 1979-05-16 |
| JPS593892B2 true JPS593892B2 (ja) | 1984-01-26 |
Family
ID=14955219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52127242A Expired JPS593892B2 (ja) | 1977-10-25 | 1977-10-25 | パワ−オンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593892B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880928A (ja) * | 1981-11-09 | 1983-05-16 | Sharp Corp | 電源投入時リセツトトリガ自動発生回路 |
| JPS58140649A (ja) * | 1982-02-16 | 1983-08-20 | Fujitsu Ltd | 電圧検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2433328A1 (de) * | 1974-07-11 | 1976-01-29 | Philips Patentverwaltung | Integrierte schaltungsanordnung |
-
1977
- 1977-10-25 JP JP52127242A patent/JPS593892B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5460849A (en) | 1979-05-16 |
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