JPS5939779B2 - 隣接符号のエラ−ポインタ−による２重誤り訂正装置 - Google Patents

Description

【発明の詳細な説明】 本発明は隣接符号のエラーポインターによる２重誤り訂
正装置に係り、隣接符号のエラーポインターを利用して
１プロツク中２個のベクトル（ワード）の誤りが検出さ
れたとき訂正するに際し、少ない数の訂正用マトリクス
の各要素（訂正用マトリクスデータ）により１プロツク
中の複数個の情報ベクトル（情報ワード）のうち２個の
情報ベクトルの誤りを訂正しうる装置を提供することを
目的とする。

デイジタル信号情報を伝送、受信したり、磁気記録再生
装置（磁気テープ、磁気ディスク）や、光学的記録再生
装置のように高密度で記録し、再生する装置では伝送路
や記録媒体で外乱、歪等によつてデイジタル信号情報の
欠落や誤りを発生することが大きな問題となる。

この問題解決のため今までに数多くの誤り訂正符号が実
用化されている。そのうち隣接符号のエラーポインター
による２重誤り訂正方式（２ワード以下の誤りを訂正す
る方式）では、２重誤り時の訂正には複雑なマトリクス
演算が必要で、そのため逆マトリクスの要素を前もつて
算出しリード・オンリ・メモリ（ＲＯＭ）等に記憶して
おき、必要なときに読み出して使用する方法がとられて
いる。しかるに、このようにＲＯＭを使用した場合は、
ＲＯＭからの情報を選択的に読出すためのアドレスカウ
ンタが必要となり回路構成が複雑となる。しかも１つの
ベクトルの元の数（１ワードのビツト数）が多い場合、
例えば１ワードのビツト数が１４ビツトで１プロツク中
のデイジタル信号のワード数が６ワードであると後述す
る如くＲＯＭの容量は９８０ビツト（−１４×１４×５
）最小限必要となり、実際のＲＯＭの容量は２Ｎ（Ｎは
自然数）であるものが多いから更に多くの容量のＲＯＭ
を使用しなければならなくなり、高価となる。本発明は
どのベクトル（ワード）が誤つたかを示すエラーポイン
ターを利用して１プロツクを構成する複数個のベクトル
のうち２個のベクトル誤りを訂正する隣接符号訂正を行
なう装置に関するものであるから、まず隣接符号訂正の
概略について説明する。

いま、Ｏ、１を要素として表わされた各ｍビツトの情報
ベクトル（情報ワードともいう）Ｗ１、Ｗ２、・・・、
Ｗｎと、これらを用いて次式により生成される２個の誤
り訂正用ベクトル（誤り訂正用ワード）Ｐ，．Ｑ（これ
らは列ベクトルである）とを１プロツクとし、このプロ
ツク単位毎にデイジタル信号を伝送し、受信時にどのベ
クトルが誤つたかを示すエラーポインターを持ち１プロ
ツク中２個のベクトルの誤りが検出されたとき訂正する
隣接符号の２重誤りの訂正において、上記誤り訂正用ベ
クトルＰ．Ｑはで表わされる。

ここで、（１）、（２）式中ΣｏはＧＦ２（２つの元よ
りなる有限体）上のベクトルの加算による総和を、また
１はＧＦ２上のベクトルの加算を示し、更にＴは単位マ
トリクスＩと線形独立な正則線形変換マトリクスで、例
えば多項式１＋ＧｌＸ＋Ｇ２Ｘ２＋・・・＋Ｘｍの補助
マトリクスを示す。すなわち、上記補助マトリクスＴは
次のように定義される。

ＧＦ２上のｍ次の多項式をＧ（Ｘ）＝Ｘｍ＋Ｇｍ−１Ｘ
ｍ−１＋・・・＋ＧｌＸ＋ＧＯとすると、補助マトリク
スＴはとなる。

これは以下のことから定義されたものである。すなわち
、ＧＦ２上のｍ元の列ベクトルＡ、Ｂを（ｔは転置マト
リクスを示す） とし、これらＡ，．Ｂを なる多項式に対応させ、更にｘ−Ａ（ｘ）：Ｇ（ｘ）の
剰余をＢ（ｘ）とするとが成立する。

従つて上式よりＢ，−Ａｍ−ＧＯ，．ｂ２＝Ａｌｌａｍ
ｇｌ、・・・、Ｂｍ−Ａｎｌ−１１ａｎ１ｇｍ−，とな
るから、これをマトリクスで表わすととなる。

よつてＢ−Ｔ−Ａと表わされる。なお、Ｔは正則でなけ
ればならないからＧＯは１でなければならない。なぜな
らＧ。がＯだとすると前記補助マトリクスＴの第１行が
すべて０となり正則でなくなるからである。従つて、多
項式 Ｇ（Ｘ）＝Ｘｍ−ｌ−Ｇｍ−，Ｘｍ−”十・・・＋Ｇｌ
ｘ＋１となる。

また後述する如く訂正時に（珀π−ｋ『１が存在するこ
とが条件だから、（Ｉ４Ｔ−ｋ）は正則でなければなら
ず、よつてＩとＴ−ｋは線形独立なマトリクスでなけれ
ばならない。よつてＩとＴ−ｋも線形独立でなければな
らない。このことから、Ｇ（ｘ）の条件としては、その
各係数Ｇｍ−１ 〜 ｇｌのうち少なくとも１つは０で
ないものがあり、かつ、Ｔ，．Ｔ２、・・・、Ｔｎ−１
＼＊Ｉでなければならない（Ｎ＊は線形独立を示す）。
さて、前記（１成及び（２式を書き直すととなり、誤り
がないときは（３）式が成立することになる。

ただし、Φはｍ元すべてがＯの列ベクトルを示す。とこ
ろが、例えばｉ番目の情報ベクトルＷｉとｊ番目の情報
ベクトルＷｊの２個が誤つて次式のとなり、これら２式
より が算出され、前記Ｅｉ．Ｅｊを算出するのと同様な演算
でｉ番目の情報ベクトルＷｉ．ｊ番目の情昌 昌Ｗｉ
，．Ｗｊとなつたものとすると、 （ただし、Ｅｉ、 （３）式は Ｅ・は誤りベクトル） となる。

従つて、上記誤りベクトルＥｉ．Ｅｊは（５）式の部分
シンドロームＳ１、Ｓ２を用いると、（ただし、Ｉはｍ
行ｍ列の単位マトリクス）で表わせるから、これらを算
出して（４）式に代入することにより正しいｉ番目の情
報ベクトルＷｉと１ｊ番目の情報ベクトルＷｊとが夫々
算出復元できることになる。ところで、（５）式の部分
シンドロームＳ１、Ｓ２を求める場合、誤つた情報ベク
トルを加算していたが、誤つた情報ベクトルは零ベクト
ルとしてこれを加算する（結果的には加算しないことと
同一）と、そのときの部分シンドロームＳ′１、Ｓ′２
はＷ・が誤つたことをエラーポインターにより知つたと
き、部分シンドロームＳ１、Ｓ２を以下のように定議す
る。

Ｓ１、Ｓ２は情報ベクトルＷ１〜ＷｎとＰ．Ｑのうちエ
ラーポインターの指すＷｉ．Ｗｊを除いてＷ１〜Ｐ又は
Ｗ，〜Ｑを各符号化時のＴＯｋ．ＴＨｋ等を乗じて加算
すれば得られる。

ここで、上式中ΦがＷｉ，．Ｗｊの部分であり、以下の
如くにしてＷｉ．Ｗｊを訂正復元できる。

（自）式を（代）式に代入して（自）式中の（ＴＯｊ−
０１１Ｔ１Ｉｊ−１１ｉ）−１をマトリクスＭ。

．−０．と定義し、ベクトルＧ− Ｊ１ １−Ｈ・ （Ｔ１ １・ＳｌｅＴｌ−Ｓ２）をＳ。

と定義する。Ｗｊは（自）式よりＭ。ｊ−Ｇｉと列ベク
トルＳＯとの乗算で得られ、Ｗｉは（代）式を用いてと
算出される。しかし、本明細書では説明の便宜上、主と
して誤り訂正用ベクトルＰ−Ｑは（３）式により生成さ
れた場合につき説明する。

以上が隣接符号訂正の概略であるが、エラーポインター
は次のようにして発生する。

第１の発生方法はＷ１〜Ｗｎ．Ｐ．Ｑの各ベクトルを受
信中に各ベクトルに対応した信号（例えばＮＲＺ、ＭＦ
Ｍ等）のエンベロープを観測し、所定のレベルからずれ
た場合にはそのベクトルを誤りとすることにより、エラ
ーポインターを得る。第２の発生方法はｗ１〜Ｗｎ．Ｐ
及びＱの各ベクトルを（ｎ＋２）個の異なるプロツク信
号中に分散配置し、各プロツク毎に各プロツク用の誤り
検査ベクトル（ＣＲＣＣなど）を付加して伝送し、受信
時にはプロツク単位で誤り検査を行ない、誤つているプ
ロツク信号中のベクトルはすべて誤つているものとして
エラーポインターを得る方法である。上記のエラーポイ
ンターを利用した隣接符号訂正は、従来は第１図又は第
２図に示す如き回路により行なわれていた。第１図中、
入力端子１に情報ベクトルｗ１〜Ｗｎと誤り訂正用ベク
トルＰｌＱが夫々順次受信人力され、部分シンドローム
Ｓ１の生成回路２とＴ−ｎ−１を乗じる乗算回路４に夫
々印加される。このＳ１生成回路２は（７）式のＳ″１
を算出する回路で、ここでは並列で演算する例を示して
おり、ｍ個の排他的論理和回路とｍ個のレジスタとで第
３図に示す如く構成されており、もし１つのプロツクの
訂正演算が終了する前に次のプロツクの訂正演算を行な
いたい場合には、そのパラレル出力（ＷｉＣｆ）Ｗｊ）
を、次のプロツクのＳ′１算出が開始される前にレジス
タ３に一時記憶しておけばよい。一方、入力信号は排他
的論理和回路により構成されている乗算回路４によりＴ
−ｎ−１を乗じられた後変形されたＳ２を生成する回路
（以下、これを「Ｓ２生成回路」という）５に印加され
る。

Ｓ２生成回路５は第４図に示す如くｍ個のレジスタ（エ
ツジトリガタイプのフリツプフロツプ）と（ｍ＋１）個
以上の排他的論理和回路（同図には１で示す）とより構
成されており、最初フリツプフロツプ（レジスタ）がク
リア状態であつたら、最初のクロツクパルスＣＫ入来時
にパラレル入力がそのまま出力され、次のクロツクパル
スＣＫにて最初のベクトルにＴが乗じられると共にパラ
レル入力のベクトルが加算される。この結果、入力端子
１、乗算回路４の出力、Ｓ２生成回路５の出力との関係
は次のようになる。なお、Ｐ入力時には第４図のクロツ
クパルスＣＫを印加しないので、Ｓ２生成回路５の出力
は変化しない。

次に、Ｗｉ．Ｗｊの誤りに対応してｉ個のクロツクパル
スを第１図のＳ２生成回路５に印加し、またそのとき入
力端子１は０としておくと、Ｓ２生成回路５の出力はと
なる。

この出力は加算回路６に印加され、ここでＳ１生成回路
２よりの出力Ｓ′１と加算されてＳＯ−Ｓ′１１ｓｉ−
ｎ−１・ｓ′２が算出される。この加算回路６の出力Ｓ
。は、もし１プロツクの訂正演算終了前に次のプロック
の訂正演算を開始する場合に＆ζ レジスタ７により一
時記憶されれ後ＡＮＤ回路９に印加され、誤りベクトル
Ｗｉ、Ｗｊに対応したマトリクス（１（＋）Ｔｉ−ｊ）
−１とＳ。の乗算が行なわれる。一方、ｍ行ｍ列のマト
リクス（Ｉ［有］Ｔ−ｋ）−１Ｍｋ（ｋ−ｊ−１）の各
データは前もつて演算されてその結果を記憶装置（例え
ばリード・オンリ・メモリ（ＲＯＭ））８に言Ｃ瞳され
ており、そのうち制御回路８ａによりマトリクスＭ１〜
ＭＯ−，のうちの一つのＭｋが選択され、更に制御回路
８ｂによりマトリクスＭｋの第１行〜第ｍ行までの行が
順次選択される。

このように、制御回路８ａ，８ｂによつてコントロール
されるＲＯＭ８の出力（１１Ｔｉ−ｊ）−１と、レジス
タ７の出力（Ｓ′１４Ｔｉ−ｎ−１・ｓ″２）とがＡＮ
Ｄ回路９にて夫々のビット毎に掛算された後、加算回路
１０にてＧＦ２の加算が行なわれる。この結果、加算回
路１０より（９）式に従つて算出された情報ベクトルＷ
ｊの各元がマトリクスＭｋの行の選択に対応してシリア
ル信号（直列信号）として順次出力される。このシリア
ル信号はシフトレジスタ１１により直並列変換された後
加算回路１２の一方の端子に印加される。このとき、レ
ジスタ３に記憶されているデータ（Ｗｉ４Ｗｊ）が加算
回路１２０他方の端子に入力されており、従つて加算回
路１２の出力は、Ｗｉ４Ｗｊ４Ｗｊ−Ｗｉに従つて算出
された情報ベクトルＷｉが出力される。更にＷｉの所定
の送り出し終了後レジスタ３（又は１プロツクの訂正終
了後に次のプロツクの訂正を行なう場合はレジスタ３と
７は不要となるから、その場合はＳ１生成回路２）をク
リアすることにより、加算回路１２のＳｌ，入力には零
ベクトルが印加されることになり、従つて加算回路１２
の出力には他方の入力端子に印加されている訂正復元さ
れたＷ・ｊがそのまま出力されることとなる。

次に第２図示のシリアル出力を得る従来回路につき説明
するに、第１図示回路に比較してレジスタ３の代りにシ
フトレジスタ１３が設けられ、更にＡＮＤ回路１４が付
加されているが、シフトレジスタ１１は不要で、また加
算回路１２″はｍ元パラレルでなく１元分のみでよい。

シフトレジスタ１３はＳ１生成回路２よりのＳ′１出力
を記憶しておくと共に、直並列変換器としても動作する
レジスタで、第５図示の如き構成とされる。さて加算回
路１０からはＷｊの各元Ｗｊｌ、・・・、Ｗｊｍが順次
出力されるが、そのときシフトレジスタ１３も同じタイ
ミングでＳ′１の各元（ＷｉｌｌＷｊｌ）、（Ｗｉ２ｌ
Ｗｊ２）、・・・、（ＷｉｒｒｌｌＷｊｒｒｌ）が順次
出力されるようにし、またそのときＡＮＤ回路１４は閉
じておくと、加算回路１２′の出力には順次Ｗｉｌ〜Ｗ
ｉｎｌが得られる。

このときＡＮＤ回路１４を通つたＷｊ，〜Ｗｊｎｌをシ
フトレジスタ１３のシリアル入力端子に印加することに
より、シフトレジスタ１３がＳ″１のｍ元すべて出力し
終つたときには、Ｗｊが言ｄ臆されていることになり、
従つてＡＮＤ回路１４を開いてシフトレジスタ１３の出
力を続けて行なうと、Ｗｊの各元Ｗｊｌ〜Ｗｊｍが加算
回路１２′の出力端子に得られる。以上のように従来の
２重誤り訂正装置によれば、マトリクスＭｋ−（１（１
１１）Ｔ−ｋ）−１のデータ（要素）すべてをＲＯＭ８
に記憶していたが、マトリクスＭｋはｍ行ｍ列であり、
更にｋはｊ−１であるから、前記のベクトルＷ１〜ＷＯ
．Ｐ．Ｑを夫夫１４ビツトで、またｎを６とした場合は
、ｋが最大５となるから、ＲＯＭが用いられる記憶装置
８の記憶容量としては最小限９８０（−１４×１４×５
）ビツトも必要となり、実際のＲＯＭの容量は２Ｎ（Ｎ
は自然数）であるものが多いから更に多くの容量のＲＯ
Ｍを使用しなければならず不経済であつた。またＲＯＭ
は他の論理素子と比較して高価であり、匍脚回路も第１
図、第２図に８ａ，８ｂで示す如く必要となり、訂正回
路のうちＲＯＭ及びその周辺の回路のコストは大きく影
響しているから、上記の従来装置は高価であるという欠
点があつた。本発明は上記の欠点を除去したものであり
、第６図以下の図面と共にその各実施例について説明す
る。

まず、本発明装置により行なわれる訂正演算の方法につ
いて説明する。

訂正時には の演算を行なうのであるが、必ずしもｉ＜ｊでなくとも
よく、そのときにはｉ−ｊとして一（ｎ一１）〜−１と
１〜（ｎ−１）の計（２ｎ−２）種類の（１４Ｔｉ−ｊ
）−１のマトリクスがある。

従つて（１４Ｔｉ−ｊ）−１−（１８）Ｔ−ｋ）−１と
おいたとき、ｋ−１〜（ｎ−１）、ｋ＝−１〜（ｎ−１
）において本発明は実施可能である。

求めるベクトルＷｊと途中の算出ベクトルＳＯとの間に
は（８）′式の関係がある。

そして両辺に（１４Ｔ−ｋ）−１を乗すると（９）式の
が得られる。

いまｍ行ｍ列のマトリクス（１１Ｔ−ｋ）−１を次式の
ように考える。すなわち、Ｍ８ｍ列のマトリクスＭｋを
Ｍｋｌ〜Ｍｋｒｒｌの各ｍ元行マトリクスｍ個に分解す
る。

いまＷｊ−（ａ１、Ａ２、・・−、Ａｍ）ｔ（ただしｔ
は転置を示す）とするとｌ行のＭｋｌについてはとなつ
てＷｊ（７）ｌ番目の元ａｌが算出される。本発明の第
１実施例はＭｋｌ〜Ｍｋｒｒｌの一次結合の行マトリク
スを、同じｅ１〜Ｅｍを用いて生成された（ｅ１〜Ｅｎ
ｌのうち少なくとも１つはＯでない）（ｎ−１）種類、
すなわちＭｌｄ．Ｍ２ｄ、・・・、Ｍｎ−１、ｄの行マ
トリクスをｉ−ｊ−一ｋの値によつて一つ選択的に用い
て訂正演算をするのであるが、最初Ｍｋｄとはしないで
任意に選んだ１つのＭｋｌについて説明する。

Ｍｋｄによる訂正演算はこのＩ（−１〜ｍ）の各Ｍｋｌ
による各訂正演算の線形結合となつている。更にはＭｋ
は正則なｍ行ｍ列のマトリクスでＭｋｌ〜Ｍｋｎｌは一
次独立だから、任意に作成したｍ元行マトリクス（零マ
トリクスを除く）はＭｋｌ〜Ｍｋｍの一次結合、すなわ
ち（社）式で表わされる。従つて、（ｎ−１）個のＭｋ
ｄのうち１個は零マトリクスを除くどんなｍ元行マトリ
クスでもよいことになる。なお、Ｑ試中ｅ１〜Ｅｎｌは
ＧＦ２の元、すなわち、１か０である。本発明はｍ個の
整数をＬ１、Ｌ２Ｊ・・、ＬｍとするとＴＬｌＳＯ．Ｔ
Ｌ２ＳＯ、・・・、ＴＬｍｓＯとＭｋｌとから訂正演算
ができることを示し、後にＭｋｄに拡張する。

そこで、まず（５）式の両辺にＴＬを乗すると（ただし
、Ｌは任意の整数）、ここで であるから、（５）式は となる。

いまＴＬｆ）ｌ行目の行マトリクスＬＴｌをとすると、
ＴＬ−ＳＯにＭｋｌを乗すると（至）式にしたＷｉのｌ
番目の元ａｌの代りにＴＬ−Ｗｊｆ）１番目の元ＬＴｌ
−Ｗｊが算出される。

すなわち、Ｗｉ−（ａ１、Ａ２、・・・ Ａｍ）Ｔ，．
ＴＬ−Ｗｊ（Ｌａｌ、Ｌａ２、・・・、Ｌａｎｌ）ｔと
表すと（ただし、ｔは転置行列であることを示す）、従
つて）ＴＬｌＯ（ＬｌＴｌ）Ｌ２Ｔ２、″″。

ＬｌＴｍ）ｔ、・・・、ＴＬｍ−（Ｌｒｒ］Ｔ１、Ｌｍ
Ｔ２、・・・ＬｍＴｍ）ｔとおくと、ＴＬｌ・ＳＯ−Ｔ
Ｌ２・ＳＯ、・・・、ＴＬｍ−ＳＯＶＣ．Ｍｋｌを乗じ
て侍られるベクトルＷ−／はＷｊ″−（ａ１″、Ａ２（
・・・ Ａ．″）ｔとすると、となる。

ここでとし、（２４−１）式を書き改めると次の（２５
）式が得られる。

（至）式をマトリクス表示すると 従ってＷｊを得るには を計算すればよい。

このとき１ｒｆｆ−１が求まるためにはｌτが正則でな
ければならないが、ＴＬＩ、ＴＬ２、．．．、ＴＬｍが
線形独立ならＩＴ’は正則となる。次に上記の如く、任
意に選定した１つのＭｋｌの代りにＭｋ，−ｅ１・Ｍｋ
ｌｌ・・・４ｅｍ−Ｍｋｍを用いた場合に求まるベクト
ルをＷｊ″としてＷｊ″＝（ａ曾 ＡＪＪ・・、ＡＭ）
ｔとすると、（有）式のｌ−１〜ｍの一次結合として次
式が得られる。

また（資）式から１Ｔ″一（ＬｌＴｌ．Ｌ２Ｔｌ、・・
・、ＬｍＴｌ）ｔであるから、これらから次式が成立す
る。従つて、。

τ−１・Ｗｊ″．）．り情報列ベクトルＷｊを求めれば
よい。。′ｒ′の正則も１Ｔ′と同様である。そしてｌ
τ−１又ｌちｆ−１はｋによらないマトリクスであり、
制御回路は不要で排他的論理和回路だけを用いて比較的
簡単に構成できるが、更にＭｌｃｄンを選んで簡単な構
成となるものを採用すればよい（ｎ−１個のＭｋｄと０
τ−１を合わせて全体として簡単な構成となるものを選
べばよい。）。第６図は本発明装置の第１実施例のプロ
ック系統図を示す。

同図中、第１図と同一構成部分には同一番号を符し、そ
の説明を省略する。加算回路６より取り出された列ベク
トルＳＯ出力はＴＬを乗する乗算回路１５に供給され、
これにより 又はＴＬ−ＳＯ．Ｔ２Ｌ−ＳＯＪ・・、Ｔ
ｍＬ−ＳＯの出力がＡＮＤ回路９″に印加される。上記
の乗算回路１５は一般的には第７図に示す如く情報ベク
トルの元の数ｍと同数のレジスタ２０１〜２０ｒｒ１と
複数個の排他的論理和回路２１１〜２１ｍとで構成され
ており、端子２２よりクロツクパルスが１つ入来する毎
にレジスタ２０１〜２０ｍに記憶されているベクトルに
ＴＬを乗する。一方、１６はｉ−ｊ（＝−ｋ）の値によ
つてｍ行ｍ列のマトリクス（１１Ｔｉ−ｊ）−１のｍ行
の行マトリクスの一次結合行マトリクスＭｋｄを選択的
に出力するＲＯＭ又はデコーダ等よりなる記憶装置で一
前記したように（自）式中のＭｋｌ〜Ｍｋｍのうち任意
の一次結合（０マトリクスを除く）である行マトリクス
Ｍｋｄｌすなわちを記憶している。

ｉ−ｊ−一ｋに対応して一つの行マトリクスＭｋｄを制
御回路１７の制御の下に選択してＭ１回路９及び加算回
路１０よりなる内積演算回路２３へ出力し、ここで乗算
回路１５よりのＳＯ．ＴＬ−ＳＯ．Ｔ２Ｌ−ＳＯ、・・
・、Ｔ（ｍ−１）・ＳＯのパラレル出力と内積演算され
る。内積演算回路２３は第８図に示す如く第１図のＡＮ
Ｄ回路９に相当するＡＮＤゲート群と、加算回路１０に
相当する排他的論理和回路群より構成されており、情報
ベクトルＷｊの線形変換ベクトルＷｊ″の各要素が順次
直列的にシフトレジスタ１８に出力され、前記端子２２
よりのクロツクパルスに同期してシフトレジスタ１８に
記憶される。

ここで、隣接符号では２ワード誤りの訂正を並列にでは
なく直列に行なうのは次の理由による。Ｍｋ−ＳＯ−Ｗ
ｊの演算はＭｋのＭ２個の元のうちＯでない（すなわち
１）元の数からｍ個引いた数だけの排他的論理和回路が
あればシリアルでなくパラレルにＷｊを算出することが
できるが、Ｍｋは複数個ありすべてのＭｋの演算を行な
うためにはＭｋの内容の切換えを行なわなければならな
い。そのために回路はｍ（ｍ−１）個の排他的論理和回
路、Ｍ２個のＡＮＤ回路、Ｍ２個のＡＮＤ回路制御用Ｍ
２ビツトメモリが必要で、かつ、Ｍ２ビツトをパラレル
出力する必要があり、回路規模が大きくなる。またＭ２
が９以上になるとＭ２ビツトのパラレル出力できるＲＯ
Ｍは現存せず、従つてＭ２ビツトのメモリがＭ２×（ｎ
−１）ビツトのＲＯＭとＭ２ビツトのパラレル出力する
レジスタとの２重構造で、カリ、それらの制御回路力泌
要となる。例えばｍが１４のときはもともと必要なＲＯ
Ｍに加えてＭ２ビツトすなわち１９６ビツト分のレジス
タとＲＯＭ及びそのレジスタの制御回路、１８２個の排
他的論理和回路、１９６個のＡＮＤ回路が必要となり、
実用的でない。従つて一般には隣接符号のエラーポイン
ターによる２重誤り訂正はパラレルではなくシリアルで
行なわれる。シフトレジスタ１８により直並列変換され
て取り出された情報ベクトルＷ・の線形変換となつてｊ
いるＷｊ′又はＷｊ″は線形変換回路（１Ｔ′−１又は
ｏτ−１を乗する回路）１９に供給され、ここでｍ行ｍ
列の線形変換が行なわれて情報ベクトルＷｊの各要素が
夫々訂正復元されて並列出力される。

ここで、上記の線形変換回路１９は、排他的論理和回路
により構成されており、簡単に構成できる。すなわち、
シフトレジスタ１８の並列出力Ｗｊ″は（Ａｒ，．ａＪ
ｌ・・・ ＡＪ）ｔであるから、所定の情報列ベクトル
Ｗｊ−（ａ１、Ａ２、・・・、Ａｍ）ｔを得ようとする
場合、線形変換回路１９のマトリクス演算をマトリクろ
ｆ−１＝〔Ｚ１、Ｚ２Ｊ・・、Ｚｍ〕ｔとし、Ｚ１〜Ｚ
ｍは各々行マトリクスとするとなる演算を行なうが、そ
のときある行マトリクスＺｌｆ）ｍ個の元のうちＯでな
いもの（１のもの）がＫ個あつたとするとａ１−ｚｌ−
Ｗｊ７を計算するためには、のうちＺｌｉ−１（ｉは１
〜ｍ）である項だけの演算をすればよく、Ｚｌｌ−１で
あるｉをｉ１、Ｉ２、・・・ Ｉｋとするとを計算すれ
ばよい。

従つて、（Ｋ−１）個の排他的論理和回路でａｌが計算
できる。同様にａ１〜ＡｍについてもＺ１〜Ｚｍの各１
の元の数から１だけ引いた排他的論理和回路で計算でき
る。従つて、。τ−１は正則だからＺ，〜Ｚｍとも各々
少なくとも１の元が１個はあり、Ｚ（ｆ）ｍ行ｍ列の元
のうち１の数をＫＭとすると上記のマトリクス演算のた
めに必要な排他的論理和回路の数は（ＫＭ一ｍ）個でよ
いこととなる。第９図は本発明装置の第２実施例のプロ
ツク系続図を示す。

本実施例はｍ−１４、ｎ＝６の場合の例であり、線形変
換マトリクスＴはＸｌ４＋Ｘ８＋１の補助マトリクスと
している。

５（ は各 ｎ−１ ）種類の逆マトリクス となつている。

乗算回路４″はＴ−７を乗する回路で、排他的論理和回
路７個で構成される。Ｓ２生成回路５でＴｉ−７・Ｓ′
２が生成出力され、加算回路６でＳ１生成回路２の出力
Ｓ″１と加算され、ＳＯ−Ｓ″１１Ｔ−７・Ｓ′．を得
て乗算回路２４に入力する。２４は第１０図に示す回路
構成となつており、最初各レジスタ（１４ビツト）をク
リア状態にしておき、端子２５を閉じてＳ。

を入力し、１つのクロツクＣＫを端子２６に印加すると
Ｓ。がストアされる。次に端子２５を開いてＳ。

の入力を阻止し、端子２６にクロツクＣＫを順次入力す
ると、順次Ｔを繰り返し乗じることになり、従つてクロ
ツクＣＫの個数に応じて順次Ｓ。．Ｔ−ＳＯ，．Ｔ２・
ＳＯｌ・・・、Ｔｌ３・ＳＯが出力端子２４から出力さ
れる。一方、Ｗｊ．Ｔ−Ｗｊ、・・・、Ｔｌ３・Ｗｊは
次のようになる。従つて、ＭｋｄとしてＭｋｌ、すなわ
ちＭ１〜Ｍ５の第１行１Ｍ１１）Ｍ２ｌｌＭ３ｌ）Ｍ４
ｌ）Ｍ５ｌを用いると、これらはであるから、行マトリ
クスＭｌｌ〜Ｍ５ｌをｋに対応して選択して第９図の１
６′から出力し乗算回路２４から順次出力されるＳ。

−Ｔｌ３・ＳＯとマトリクス演算して得られるベクトル
Ｗ−７はＷ・〜ＪｊＴｌ３・Ｗｊの各第１行を採つたベ
クトルとなり、そのときＷｊ″と，Ｔ′は次のように表
わされる。従つて、Ｗｊ″からＷｊを求めるための線形
変換回路１９の演算，′ｒ′−１は次のようになる。
このマトリクス，Ｔ′−１の演算は排他的論理和回路７
個によつて実現できる。又、ＭｋｄとしてＭｋ８を選択
したとき、即ちＭ１〜Ｍ５の第８行Ｍｌ８〜Ｍ５８の行
マトリクスをｋに対応して選択して記憶装置１６゛から
出力するとき得られるベクトルＷｊ″はＷｊ−Ｔｌ３・
Ｗｊの各第８行を採つた次の如きベクトルとなる。

従つて、このＷｊ″からＷｊを得るマトリクス演算．′
ｒ′−１は線形変換回路１９によつて次のようになる。

この。

Ｔ′−１の演算回路は単に配線の入換えのみで実現でき
、排他的論理和回路は不要である。またＭｌ８〜Ｍ５８
の記憶は必ずしもＲＯＭは必要でなくいくつかのゲート
によるデコーダ回路で構成できる。Ｍｌ８〜Ｍ５８の各
１夕１泪、１４夕１泪は不変であり、２夕１泪と４夕１
泪、３夕１泪と５夕１泪と７列目は同一であり、従つて
例えばｋ−１〜５を表わす３ビツト以上からなるコード
をＭｌ８〜Ｍ５８の不変の列と同一の列とを夫々除いた
残りの９列のコードに変換するデコーダ回路により実現
できる。ところで、この例ではＷｊ７とＷｊの変換関係
は規則的で比較的簡単であり、次のようにしてもＷｊに
変換できる。例えばＭ１〜Ｍ５の第１４行目の行マトリ
クスを用いるとであるから、このとき第１１図に示す回
路を第９図に示す加算回路１σとシフトレジスタ１１の
間に挿入し、入力端子２５に加算回路１０′の出力を印
加する。

最初６ビツトシフトレジスタ２７をクリア状態としてお
き、加算回路１σの出力Ａｒ、ａ；、・・・を順次印加
していくと共に、シフトレジスタ２７にクロツクＣＫを
順次印加すると排他的論理和回路２６の出力端子からは
順次Ａｌ４、Ａｌ３、Ａｌ２、・・・、ａ１が得られる
。第１２図は本発明装置の第３実施例のプロツク系統図
を示す。

同図中、第９図と同一構成部分には同一番号を付し、そ
の説明を省略する。第１２図において、３０はデータセ
レクタで、Ｓ１生成回路２よりのＳ１出力と、乗算回路
４″よりのＴ−７を乗じて得た各ワード出力と、Φベク
トルの３つの選択を行なつていずれか１つの出力を通過
させて乗算回路２４″へ印加する。この乗算回路２４′
は第１０図示の乗算回路２４から１４個のＡＮＤ回路を
取り去つた構成とされており、従つて同図に１で示す排
他的論理和回路にデータセレクタ３０を通過した１４ビ
ツトのパラレル入力が印加される。いまデータセレクタ
３０が乗算回路１の出力を選択通過させたものとすると
、このときは乗算回路２４″でＴｉ−８・Ｓ！が算出さ
れ、しかる後にデータセレクタ３０がＳ１生成回路２の
Ｓ／出力を選択通過するように切換わると、乗算回路２
４′でｓ／１Ｔｉ−７・Ｓ２５が、すなわちＳＯが算出
される。

その後データセレクタ３０は零ベクトルを出力するよう
に切換えられ（一般のデータセレクタＩＣでは２、４、
８種類のうち一つを選択する機能と共に、ストローブ機
能を有しており、ストローブをオフにすると出力には零
ベクトルが出力される。）、これにより乗算回路２４′
より順にＳ。、Ｔ−ＳＯｌ・・・、Ｔｌ３・ＳＯが出力
される。すなわち、本実施例によれば、データセレクタ
３０を設けることにより、Ｓ２算出に用いるＴを乗する
回路を、ＳＯに繰り返しＴを乗することによつてＳ。、
Ｔ−ＳＯ、・・・、Ｔｌ３・ＳＯを順次算出する回路と
共用できることになる。乗算回路２４″の出力は以下第
９図と同様の信号処理を受けて訂正演算が行なわれる。
次にシリアル出力を得る場合の本発明装置の第４実施例
について第１３図と共に説明するに、同図中、第１２図
と同一構成部分には同一番号を付し、その説明を省略す
る。

第１３図において、行マトリクスはＭｌ８〜Ｍ５８が用
いられており乗算回路２Ｌの出力は１プロツクの訂正終
了前に次のプロツクの訂正を行なう場合にレジスタ７″
に記憶される。一方、３１はレジスタで、Ｓ１生成回路
２よりのＳ１出力を記憶すると共に、加算回路１０′の
シリアル出力が供給されて記憶される。これにより、レ
ジスタ３１より最初にＷｉがシリアルに出力され、その
時算出したＷｊを記憶しておくことによりＷ・がレジス
タ３１よりシリアルに出力Ｊされることとなる。

ただし、このときはライン１０ａをＯとすることが必要
である。またＷｉｌＷｊともに元の配列が入換わつて（
Ａ８〜ａ１、Ａｌ４〜Ａ９の配列）出力されることにな
る。次に前記ＡＩ式、ｌ式により誤り訂正用ベクトルＰ
．Ｑが生成されており、かかる誤り訂正用ベクトルＰ．
Ｑを受信する場合の本発明装置の第５実施例について第
１４図と共に説明する。

データバス３２に入来した情報ベクトノレＷ１〜Ｗｎ．
（代）式により生成されたＰ．．ｌ式により生成された
Ｑは、乗算回路３３，３５に夫々供給され、乗算回路３
３よりＷ１〜ＷＯ、Ｐ，．Ｑの入力に応じてとされて出
力され、他方乗算回路３５よりとされて出力され、次段
の積算回路３４，３６に供給され、ここで順次積算され
て、かつ、誤つているＷｉ，．Ｗｊの積算を除くことに
より、乗算回路３３，３５は各Ｇ１〜Ｇｎ．Ｈｌ〜Ｈｎ
のうち最大のものをＧｍａｘ．Ｈｎｌａｘとして各Ｇ
−ＨＴｍａ−Ｘ，．ＴｍａＸの固定マトリ
クス乗算回路（排他的論理和回路で構成）と、印加され
るクロツクパルスの数によつて各ＴＯ、Ｔ１、・・・、
ＴＯｍａｘ又はＴＯ，．Ｔｌ、・・・、ＴＨｍａｘを乗
じることができる第１０図に示すような回路とによつて
実現できる。

また回路３４，３６は第３図に示すような回路で実現で
きる。一Ｇ・ −Ｈ・ 上記ＴｌＳｌ出力とＴｌＳ２出力とは加算回路３７によ
り夫々加算されることによりＳ。

Ｇ・ −Ｈ・（ＴｌＳｌｌＴｌＳ２）が算出
され、このＳＯは第４図、第１０図に示すような回路構
成のＴＮ（ＮはＯ以外の整数）を乗する乗算回路３８に
供給され、ここで順次Ｓ。

にＴＮを繰り返し乗する演算がなされることにより、こ
れらのｍ元の列ベクトルはＡＮＤ回路と排他的論理和回
路とで構成された内積演算回路（マトリクス演算回路）
３９に供給され、ここで、記憶装置４０よりのＩ．ｊの
組合せに応じて、制御回Ｇ・−Ｇ・路４１により選択さ
れたマトリクス（Ｔｊｌ４ＴＨｊ−Ｈｉ）−１のｍ行の
行マトリクスの一次・結合のｍ元行マトリクスとの内積
演算が行なわれる。

ここで、第１５図に４８で示す従来の記憶装置について
説明するマトリクスＭｋの各１，．ｊのすべての組合せ
分を記憶し、かつ、Ｉ．ｊによつてマトリクスを選択す
る制御回路４９と、マトリクスＭｋｆ）ｍ行の各行マト
リクスを順次選択し出力させる制御回路５０とにより制
御され、また従↑″紬二姓！１．で電＝呼富，３の内積
演算を行なつている。

従つて記憶装置４８の記憶容量は記憶装置４０のそれよ
りも大であり、しかもその周辺の回路も多い。再び第１
４図の本発明の実施例につき説明すると内積演算回路３
９より取り出されたベクトルＷｊ″（Ｗｊ″−Ｙ−Ｗｊ
とする。

ただしＹはｍ行ｍ列のマトリクスである）の各元Ａｒ．
ａＪ、・・・、ＡＭのシリアル出力は第１４図示のシフ
トレジスタ４２により直並列変換され、更に線形変換回
路４３で線形変換（Ｙ−１・Ｗｊ７）することにより、
Ｗｊが得られる。このＷｊは第４図や第１０図のような
乗算回路４４により、クロツクパルスの数の制御によつ
てＴＧｊ−０１のマトリクス乗算がなされた後加算回路
４５に供給され、ここで乗算回Ｇ−
Ｇ・−Ｇ・路３４よりのＴｌＳｌ（＝ＷｉＣ＋）Ｔ
ｊｌＷｊ）と加算されてＷｉが算出される。

この加算回路４５の出力Ｗｉと線形変換回路４３よりの
Ｗｊはデータセレクタ４６に印加され、ここで切換えら
れてＷｉ．Ｗｊが順次出力される。このＷｉｌＷｊはエ
ラーポインターにより誤つていることが既知の情報ベク
トルであり、データセレクタ４６より訂生復元されたＷ
ｉ，．Ｗｊが得られる。第１４図示装置の訂正演算法は
、単位マトリクス１．ＴＮ．Ｔ２Ｎ、・・・、Ｔ（ｍ−
１）Ｎが線形独立、又はＴＮ，．Ｔ２Ｎｌ・・・、Ｔｍ
Ｎが線形独立なら可能であるが、更に次の場合にも可能
である。乗算回路３８はＳ。に順次ＴＮを乗じるのみと
するために、最初Ｓ。を記憶するとき（又はＴＮ−ＳＯ
を記憶）を除いてパラレル入力をオフにしてΦベクトル
を入力しているが、もしパラレル入力にそのままＳ。が
印加されていると、乗算回路３８の出力はとなる。

このときも上記の１．ＴＮ．Ｔ２Ｎ・・・ 等の独立条
件と同様に１ハ のｍ個のマトリクスが線形独立なら本発明の訂正演算が
可能で、そのときにはこれらのマトリクスに応じて線形
変換回路４３を変更すればよい。

上述の如く、本発明になる隣接符号のエラーポインター
による２重誤り訂正装置は、変換マトリクスＴ及び等差
数列を構成するｍ個の整数Ｌ１、Ｌ２、゜゜゜、Ｌｍに
ついてＴＬｌ、ＴＬ２、・・・、ＴＬｍのｍ個のｍ行ｍ
列マトリクスが互いに線形独立であるとき、訂正時に用
いるｍ行ｍ列のマトリクス（１（１Ｅ）Ｔｉ−ｊ）−１
又は（ＴＯｊ−０１４ＴＨｊ−Ｈｉ）−１をＭｋ（ただ
しｋ−ｆ（１，．ｊ）として、Ｉ，．ｊの組合わせによ
りｋは複数の整数値をとる）と定義して、かつ、マトリ
クスＭｋをＭｋｌ〜Ｍｋｍの各ｍ元の行マトリクスｍ個
よりなるものとし、Ｍｋｌ〜Ｍｋｍより同じ従属則によ
り生成された複数個の各ｋに対応した行マトリクスＭｋ
ｄを予め記憶せしめこれをｋに対応して選択的に読み出
される記憶装置と、誤りベクトルＥｊＭｋ・（ＳｌｅＴ
ｉ−ｎ−１・Ｓ２）若しくはＥｊＭｋ・（Ｔ？Ｇｉ−Ｓ
，ｌＴ−Ｈｉ−Ｓ２）を得るため、又はエラーポインタ
ーにより誤りと示されたＷｉ＊とＷｊ＊を削除して得ら
れたシンドロームＳ１、Ｓ２によつてＷｊ＝Ｍｋ・（Ｓ
ｌ４Ｔｉ−ｎ−１−Ｓ２）若しくはＷｊ＝Ｍｋ・（Ｔ−
Ｇｉ．ＳｌｌＴ２Ｈｉ−Ｓ２）として訂正するために列
ベクトルＳ。

（−ＳｌｌＴｉ−ｎ−１ ・Ｓ２又はＴ−０１−Ｓｌｌ
Ｔ−ＨｉＳ２）が供給され、これに順次ＴＬｌ、ＴＬ２
・・・、ＴＬｍを乗じて変換された列ベクトルＴＬｌ・
ＳＯｌＴＬ２・ＳＯ、・・・、ＴＬｍ−ＳＯ、 又はＴ
ＮＯ・ＳＯ、（１（＋）ＴＮ）・ＴＮＯ・ＳＯ、・・・
、（１１ＴＮｅＴ２Ｎｅ−）・ＴＮＯ・ＳＯを出力する
乗算回路と、上記記憶装置より選択的に読み出された行
マトリクスと乗算回路の出力とよりＭｋｄ−ＴＬｌ・Ｓ
Ｏ、ＬＭｋｄ−ＴＬ２・ＳＯｌ・・・、Ｍｋｄ−Ｔｍ−
ＳＯｌ又はＭｋｄ−ＴＮＯ・ＳＯ，．Ｍｋｄ・（１（１
Ｔ）ＴＮ）・ＴＮＯ・ＳＯｌ・・・、Ｍｋｄ・（ＩｅＴ
ＮｅＴ２Ｎｅ−）・ＴＮＯ・ＳＯなる演算を順次行なつ
てｍ元ベクトルをシリアルに出力する演算回路と、この
演算回路より得られるｍ元ベクトルを一時記憶しｍ行ｍ
列の線形変換を行なつて出力する回路とより構成したた
め、前記記憶装置からは前記１．ｊの組合わせによる複
数個の行マトリクスのうち１行を選択的に読み出せばよ
いから、この記憶装置の読み出し制御回路部を従来に比
し簡略な構成とすることができ、また記憶装置より読み
出す信号（マトリクスの要素）の数を１／ｍに低減でき
るので記憶装置の記憶容量を従来に比し低減でき、更に
前記乗算回路として部分シンドロームＳ２の算出に用い
るＴを乗する回路に、ＳＯを供給してＳ。

にＴを乗することを（ｍ−１）回繰り返すようにしたた
め、Ｓ２算出に用いるＴを乗する回路とＳ。ＫＴを乗す
る回路を共用でき、更に前記ｍ−１４、ｎ＝６とし、Ｔ
を多項式１＋Ｘ８＋Ｘｌ４の補助マトリクスとしたため
、前記Ｍｋの第８行目を使用したとき前記線形変換は排
他的論理和回路を用いることなく行なえ、よつて回路構
成を簡略化できる等の特長を有するものである。

【図面の簡単な説明】

第１図及び第２図は夫々従来装置の各例を示すプロツク
系統図、第３図乃至第５図は夫々第１図、第２図の各要
部の一例を示す具体的回路図、第６図、第９図、第１２
図、第１３図及び第１４図は夫々本発明装置の第１乃至
第５実施例を示すブカツク系統図、第７図、第８図、第
１０図は夫々本発明装置の各要部の一実施例を示す具体
的回路図、第１１図は本発明装置の線形変換回路の代り
に用いうる回路の各実施例を示す回路図、第１５図は第
１４図示の本発明装置の第５実施例に対応する従来装置
の要部の一例を示すプロツク系統図である。 １，３２・・・・・・入力端子（入力データバス）、２
・・・・・・Ｓ１生成回路、４，４″，２４，２４″，
２４″，３３，３５，３８，４４・・・・・・乗算回路
、５・・・・・・Ｓ２生成回路、８，１６，１６５，４
０，４８・・・・・・記憶装置、１９，４３・・・・・
・線形変換回路、２３，演算回路、３９・・・・・・内
積演算回路、３０，４６・・・・・・データセレクタ。

Claims (1)

1. 【特許請求の範囲】 １ ＧＦ２（２つの元よりなる有限体）上のｎ個の各々
   ｍ元の情報列ベクトルＷ＿１〜Ｗ＿ｎと、該情報ベクト
   ルＷ＿１〜Ｗ＿ｎより次式に従つて生成された２つの誤
   り訂正用列ベクトル｛▲数式、化学式、表等があります
   ▼ ｛▲数式、化学式、表等があります▼ 又は▲数式、化学式、表等があります▼ 又は ｛▲数式、化学式、表等があります▼ ｛▲数式、化学式、表等があります▼ （ただし、Ｔはｍ行ｍ列で単位マトリクスＩと線形独立
   な正則線形変換マトリクス、■はＧＦ２上のベクトルの
   加算）Ｐ、Ｑとよりなる計（ｎ＋２）個のベクトルを１
   ブロックとして該ブロック単位毎に伝送し、受信時にど
   のベクトルが誤つたかを示すエラーポインターをもち１
   ブロック中２個のベクトルＷ＿ｉ、Ｗ＿ｊの誤りが検出
   されたとき訂正を行なう隣接符号訂正装置において、上
   記変換マトリクスＴ及び等差数列を構成するｍ個の整数
   Ｌ＿１、Ｌ＿２、・・・、Ｌ＿ｍについてＴ＾Ｌ＾１、
   Ｔ＾Ｌ＾２、・・・、Ｔ＾（Ｌ＿ｍ）のｍ個のｍ行ｍ列
   のマトリクスが互いに線形独立であるとき、訂正時に用
   いるｍ行ｍ列のマトリクス▲数式、化学式、表等があり
   ます▼又は ▲数式、化学式、表等があります▼をＭ＿ｋ（ただしｋ
   ＝ｆ（ｉ、ｊ）としてｉ、ｊの組合わせによりｋは複数
   の整数値をとる）と定義して、かつ、該マトリクスＭ＿
   ｋをＭ＿ｋ＿１〜Ｍ＿ｋ＿ｍの各ｍ元行マトリクスｍ個
   よりなるものとし、該行マトリクスＭ＿ｋ＿１〜Ｍ＿ｋ
   ＿ｍより同じ従属則により生成された複数個の各ｋに対
   応した行マトリクスＭ＿ｋ＿ｄを予め記憶せしめこれを
   ｋに対応して選択的に読み出される記憶装置と、Ｗ＿１
   〜Ｗ＿ｎ、Ｐ、Ｑに各々対応した受信ベクトルＷ＿１＾
   ＊〜Ｗ＿ｎ＾＊、Ｐ＾＊、Ｑ＾＊によつて〔▲数式、化
   学式、表等があります▼〕 若しくは 〔▲数式、化学式、表等があります▼〕 と算出される部分シンドロームＳ＿１、Ｓ＿２によって
   誤りベクトルＥ＿ｊ＝Ｍ＿ｋ・（Ｓ＿１■Ｔ＾ｉ＾−＾
   ｎ＾−＾１・Ｓ＿２）若しくはＥ＿ｊ＝Ｍ＿ｋ・（Ｔ＾
   −＾Ｇ＾ｉ・Ｓ＿１■Ｔ＾−＾Ｈ＾ｉ・Ｓ＿２）を得る
   ため、又はエラーポインターにより誤りと示されたＷ＿
   ｉ＾＊とＷｊ＾＊を削除して〔▲数式、化学式、表等が
   あります▼〕 若しくは 〔▲数式、化学式、表等があります▼〕 と算出される部分シンドロームＳ＿１、Ｓ＿２によって
   Ｗ＿ｊ＝Ｍ＿ｋ・（Ｓ＿１■Ｔ＾ｉ＾−＾ｎ＾−＾１・
   Ｓ＿２）若しくはＷ＿ｊ＝Ｍ＿ｋ・（Ｔ−＾Ｇ＾ｉ・Ｓ
   ＿１■Ｔ＾−＾Ｈ＾ｉ・Ｓ＿２）として訂正するために
   、列ベクトルＳ＿０（＝Ｓ＿１■Ｔ＾ｉ＾−＾ｎ＾−＾
   １・Ｓ＿２又はＴ＾−＾Ｇ＾ｉ・Ｓ＿１■Ｔ＾−＾Ｈ＾
   ｉ・Ｓ＿２）が供給され、これに順次Ｔ＾Ｌ＾１、Ｔ＾
   Ｌ＾２、…、Ｔ＾Ｌ＾ｍを乗じて変換された列ベクトル
   Ｔ＾Ｌ＾１Ｓ＿０、Ｔ＾Ｌ＾２Ｓ＿０、Ｔ＾ＬｍＳ＿０
   を出力する乗算回路と、該記憶装置より選択的に読み出
   された行マトリクスとよりＭ＿ｋ＿ｄ・Ｔ＾Ｌ＾１・Ｓ
   ＿０・Ｍ＿ｋ＿ｄ・Ｔ＾Ｌ＾２・Ｓ＿０、…、Ｍ＿ｋ＿
   ｄ・Ｔ＾Ｌ＾ｍ・Ｓ＿０なる演算を順次行なってｍ元ベ
   クトルをシリアルに出力する演算回路と、該演算回路よ
   り得られるｍ元ベクトルを一時記憶しｍ行ｍ列の線形変
   換を行なって出力する回路とより構成したことを特徴と
   する隣接符号のエラーポインターによる２重誤り訂正装
   置。 ２ ＧＦ２（２つの元よりなる有限体）上のｎ個の各々
   ｍ元の情報列ベクトルＷ＿１〜Ｗ＿ｎと、該情報ベクト
   ルＷ＿１〜Ｗ＿ｎより次式に従って生成された２つの誤
   り訂正用列ベクトル〔▲数式、化学式、表等があります
   ▼ 又はＴ・Ｗ＿１■Ｔ＾２・Ｗ＿２■…■Ｔ＾ｎ・Ｗ＿ｎ
   又は〔▲数式、化学式、表等があります▼ （ただし、Ｔは多項式 １＋ｇ＿１ｘ＋ｇ＿２ｘ＾２＋・・・＋ｇ＿ｍ＿−＿１
   Ｘ＾ｍ＾−＾１＋Ｘ＾ｍの補助マトリクス、■はＧＦ２
   上のベクトルの加算）Ｐ、Ｑとよりなる計（ｎ＋２）個
   のベクトルを１ブロックとして該ブロック単位毎に伝送
   し、受信時にどのベクトルが誤ったかを示すエラーポイ
   ンターをもち１ブロック中２個のベクトルＷ＿ｉ、Ｗ＿
   ｊの誤りが検出されたとき訂正を行なう隣接符号訂正装
   置において、上記補助マトリクスＴ及びＴ＾２、Ｔ＾３
   、…、Ｔ＾ｍ又はＩ、Ｔ、Ｔ＾２、Ｔ＾ｍ＾−＾１のｍ
   個のｍ行ｍ列のマトリクスが互いに線形独立であるとき
   、訂正時に用いるｍ行ｍ列のマトリクス（Ｉ■Ｔ＾ｉ＾
   −＾ｊ）＾−＾１又は（Ｔ＾Ｇ＾ｊ＾−＾Ｇ＾ｉ■Ｔ＾
   Ｈ＾ｊ＾−＾Ｈ＾ｉ）＾−＾１をＭ＿ｋ（ただしｋ＝ｆ
   （ｉ、ｊ）としてｉ、ｊの組合わせによりｋは複数の整
   数値をとる）と定義し、かつ、該マトリクスＭ＿ｋをＭ
   ＿ｋ＿１〜Ｍ＿ｋ＿ｍの各ｍ元行マトリクスｍ個よりな
   るものとし、該行マトリクスＭ＿ｋ＿１〜Ｍ＿ｋ＿ｍよ
   り同じ従属則により生成された複数個の各ｋに対応した
   行マトリクスＭ＿ｋ＿ｄを予め記憶せしめこれをｋに対
   応して選択的に読み出される記憶装置と、Ｗ＿１〜Ｗ＿
   ｎ、Ｐ、Ｑに各々対応した受信ベクトルＷ＿１＾＊〜Ｗ
   ＿ｎ＾＊、Ｐ＾＊、Ｑ＾＊によって〔▲数式、化学式、
   表等があります▼〕 若しくは 〔▲数式、化学式、表等があります▼〕 と算出される部分シンドロームＳ＿１、Ｓ＿２によって
   誤りベクトルＥ＿ｊ＝Ｍ＿ｋ・（Ｓ＿１■Ｔ＾ｉ＾−＾
   ｎ＾−＾１・Ｓ＿２）若しくはＥ＿ｊ＝Ｍ＿ｋ・（Ｔ＾
   −＾Ｇ＾ｉ・Ｓ＿１■Ｔ＾−＾Ｈ＾ｉ・Ｓ＿２）を得る
   ため、又はエラーポインターにより誤りと示されたＷ＿
   ｉ＾＊とＷ＿ｊ＾＊を削除して〔▲数式、化学式、表等
   があります▼〕 若しくは 〔▲数式、化学式、表等があります▼〕 と算出される部分シンドロームＳ＿１、Ｓ＿２によつて
   Ｗ＿ｊ＝Ｍ＿ｋ・（Ｓ＿１■Ｔ＾ｉ＾−＾ｎ＾−＾１・
   Ｓ２）若しくは▲数式、化学式、表等があります▼ として訂正するために、列ベクトルＳ＿０（＝Ｓ＿１■
   Ｔ＾ｉ＾−＾ｎ＾−＾１・Ｓ＿２又は▲数式、化学式、
   表等があります▼）が供給され、これにＴを繰り返して
   乗算することによつて変換された列ベクトルＴ・Ｓ＿０
   、Ｔ＾２・Ｓ＿０、・・・、Ｔ＾ｍ・Ｓ＿０、又はＳ＿
   ０、Ｔ・Ｓ＿０、・・・、Ｔ＾ｍ＾−＾１・Ｓ＿０を順
   次算出及び出力する回路と、該記憶装置より選択的に読
   み出された行マトリクスと該回路の出力（列ベクトル）
   とよりＭ＿ｋ＿ｄ・Ｔ・Ｓ＿０、Ｍ＿ｋ＿ｄ・Ｔ＾２・
   Ｓ＿０、・・・、Ｍ＿ｋ＿ｄ・Ｔ＾ｍ・Ｓ＿０、又はＭ
   ＿ｋ＿ｄ・Ｓ＿０、Ｍ＿ｋ＿ｄ・Ｔ・Ｓ＿０、・・・、
   Ｍ＿ｋ＿ｄ・Ｔ＾ｍ＾−＾１・Ｓ＿０なる演算を順次行
   なつてｍ元ベクトルをシリアルに出力する演算回路と、
   該演算回路より得られるｍ元ベクトルを一時記憶しｍ行
   ｍ列の線形変換を行なつて出力する回路とよりなること
   を特徴とする隣接符号のエラーポインターによる２重誤
   り訂正装置。 ３ 前記情報ベクトルＷ＿１〜Ｗ＿ｎは各々１４元（＝
   ｍ）で、６個（＝ｎ）よりなり、かつ、前記補助マトリ
   クスＴは多項式１＋ｘ＾８＋ｘ＾１＾４の補助マトリク
   スとしたことを特徴とする特許請求の範囲第２項記載の
   隣接符号のエラーポインターによる２重誤り訂正装置。