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JPS5943786B2 - 記憶装置のアクセス方式 - Google Patents
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JPS5943786B2 - 記憶装置のアクセス方式 - Google Patents

記憶装置のアクセス方式

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JPS5943786B2
JPS5943786B2 JP54037885A JP3788579A JPS5943786B2 JP S5943786 B2 JPS5943786 B2 JP S5943786B2 JP 54037885 A JP54037885 A JP 54037885A JP 3788579 A JP3788579 A JP 3788579A JP S5943786 B2 JPS5943786 B2 JP S5943786B2
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茂 小柳
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 本発明はアクセス源から与えられるアドレスのうち、一
部分が他の部分より時間的に遅れて確定する場合におい
ても、アクセス時間を可能な限り短縮した記憶装置のア
クセス方式に関する。
情報処理装置においては種々の目的でアドレス変換が行
なわる。小型の装置においては装置内で扱われるアドレ
スビット数が小さいため、これを拡張するアドレス・マ
ツパが使用される。また大型の装置においては装置内で
扱われる論理アドレスを、それよりも少いビット数の実
アドレスに変換するためにアドレス変換テーブルが使用
される。いずれのアドレス変換においても、一般にはア
ドレスの下位ビットは変換なしにそのまま使用され、ア
ドレスの上位ビットのみが変換されて使用される。従つ
て記憶装置には、変換を受けるアドレスの上位ビットが
下位ビットよりも遅れて与えられることになる。このよ
うな場合に、全アドレスが揃うのを待つてから記憶装置
を起動していたのではアドレス変換時間が全く無駄にな
つてしまう。本発明はこのような情報処理装置において
、アドレス変換動作と並行して記憶装置の起動を行うこ
とを目的としており、そのために与えられるアドレスの
うちの第１部分が他の第２部分よりも遅れて確定する記
憶装置において前回のアクセス時におけるアドレスの第
１部分を保持し、与えられるアドレスのうちの上記第１
部分の確定前に前回のアクセス時におけるアドレスの第
１部分を今回の値として予測する手段を設け、該予測手
段による予測値と上記第２部分とを用いて上記記憶装置
のアクセスを開始し、かつ上記第１部分の確定時にその
値と上記予測値とを比較する手段を設け不一致の場合に
は該確定した第１部分と上記第２部分とを用いて再度ア
クセスをし直すようにしたことを特徴とする。以下図面
により本発明を詳細に説明する。
第１図は情報処理装置の一従来例構成を示すプロツク図
であり、１は中央処理装置（ＣＰＵ）、２はチヤネル制
御装置（ＣＨＣ）、３はメモリ・アクセス制御装置（Ｍ
ＡＣ）、４は記憶装置、１１及び２１はアドレス・レジ
スタ、１２，２２，３３，４２は制御回路、３１はアド
レス・マツパ、３２はアドレス・バツフア、４１はアド
レス・レジスタ、４３はデコーダ、４４はマルチプレク
サ、４５はメモリ・モジユールである。
アクセス源であるＣＰＵ又はＣＨＣからは例えば１６ビ
ツトのアドレスがＭＡＣに与えられ、下位７ビツトはア
ドレス・バツフア３２にバツフアされ、上位９ビツトに
よつてアドレス・マツパ３１が索引される。
アドレス・マツパ３１は９ビツトのアドレスにより１２
ビツトのデータを読み出すランダム・アクセス−メモリ
と考えてよい。アドレス・マツパ３１の出力が得られた
時点でバツフアされていた下位７ビツトと合わせて、合
計１９ビツトのアドレスが記憶装置中のアドレス・レジ
スタ４１に与えられかつメモリ起動信号（ＭＳＴＡ）が
与えられる。この１９ビツトのうち上位５ビツトはデコ
ーダ４３に与えられ、３２個設けられているモジユール
４５（ＭＯ〜Ｍ３ｌ）のうちの１つを選択するのに用い
られる。また各モジユール４５はアドレス入力ピン数節
約のためにアドレスを２回に分けて順次時分割的に入力
する構成となつている。そこでマルチプレクサ４４によ
り、先ずアドレス・レジスタ４１の最下位７ビツトを選
択してデコーダ４３の出力で選択されているモジユール
４５の１つに与え、引続いてマルチプレクサ４４により
アドレス・レジスタ４１の６ビツト目〜１２ビツト目の
７ビ゛ツトを選択して同モジユールに与えるようにされ
る。尚各モジユール４５は夫々１つの集積回路素子であ
つてもよいし、それらを複数個実装したプリント板であ
つてもよいし、さらにそれらを複数枚内蔵するメモリ装
置であつてもよい。このような従来装置においては、各
アクセス源からみたアクセス時間は常にアドレス・マツ
パ３１によるアドレス変換時間と記憶装置４によるアク
セス時間の和になり、非能率である。
第２図は本発明の一実施例構成プロツク図であり、第１
図と同一番号は同一のものを示す。
第１図と異なる点はＭＡＣ３の制御回路３４は２つの起
動信号ＭＳＴＡｌとＭＳＴＡ２を送出すること、アドレ
ス・レジスタがＭＡＲｌＶ５ｌ，ＭＡＲ７Ｂ７５２、及
びＭＡＷ２σ２５３の３つに分かれていること、デコー
ダがＤＥＣＡ５６，ＤＥＣＢ５８の２つ設けられている
こと、及び比較回路５５を有することである。各モジユ
ール５９は両デコーダ５６及び５８から選択信号を受け
ているが、これら２本の信号を論理和ゲートで受けて一
本にすれば第１図と全く同一モジユールでもよい。第３
図は第２図の実施例の動作説明のための各レジスタ５１
，５２，５３の状態遷移を示す図である。
以下第２図、第３図により動作説明をする。１ メモリ
サイクルの終了時にＭＡＷ′Ｎ／５１の上位アドレス（
０００１０）をＭＡＷ２Ｃ７に転送する。
２ メモリバスへＭＡｌ２〜ＭＡｌ８（０１１０１０１
）と第１起動信号ＭＳＴＡｌが送出される。
記憶装置５は、ＭＳＴＡｌによりＭＡｌ２〜ＭＡｌ８を
ＭＡビＢ７に格納する。
このＭＡビＢ″の内容（０１１０１０１）をマルチプレ
クサ５７を経由し各モジユールのメモリ素子のアドレス
入力端子に供給し、ＭＡビＣ７（０００１０）の示すモ
ジユールＭ２に第１アドレス入力信号（＊ＲＡＲ）を送
りＭ２を起動する。
３メモリバスヘマツパ３１からのアドレスＭＡＯＯ〜Ｍ
Ａｌｌ（００００１１０１００１１）と第２起動信号Ｍ
ＳＴＡ２が送出される。
記憶装置５はＭＳＴＡ２によりＭＡＯＯ〜ＭＡｌｌをＭ
Ａビ〜に格納し、ＭＡＲ′７Ａ′７の上位（００００１
）とＭＡＲ２Ｃ２（０００１０）を比較回路５５で比較
する。
比較した結果は不一致である。
これは予測により先行して行つたＭ２への起動が誤りで
あつたことを示す。現在ＭＡＲ″Ｂ′５の内容が各モジ
ユールのアドレス入力端子に供給されているので、ＭＡ
ＷＡの上位（００００１）が示すモジユールＭ１にも＊
ＲＡＳを送り、Ｍ１を起動する。
以上により、Ｍ１とＭ２の２つのモジユールに＊ＲＡＳ
が送られ起動されている。
４上記３より一定時間後ＭＡＲ′／〜の下位７ビツト（
１０１００１１）をマルチプレクサ５７を経由し、各モ
ジユールのアドレス入力端子に供給し、ＭＡＲ７〜の上
位（００００１）が示すモジユールＭ１に第２アドレス
入力信号＊ＣＡＳを送り書込み動作、または読出し動作
を行う。
５メモリサイクルの終了時ＭＡｒ〜の上位アドレス（０
０００１）をＭＡビσに転送する。
６ メモリバスへＭＡｌ２〜ＭＡｌ８ （０１１０１１０）とＭＳＴＡｌが送出される。
記憶装置５は、ＭＳＴＡｌによりＭＡｌ２〜ＭＡｌ８を
ＭＡＷ′Ｂ″に格納する。このＭＡＲ７Ｂ７の内容（０
１１０１１０）をマルチプレクサ５７を経由し各モジユ
ールのアドレス入力端子に供給し、ＭＡτＣ″（０００
０１）の示すモジユールＭ１に＊ＲＡＳを送りＭ１を起
動する。
７メモリバスへＭＡＯＯ〜ＭＡｌｌ （００００１１０１００１１）とＭＳＴＡ２が送出され
る。
メモリはＭＳＴＡ２によりＭＡＯＯ〜ＭＡｌｌをＭＡＷ
Ｔ・に格納し、ＭＡＲＩＡ″の上位（００００１）とＭ
ＡＲ″Ｃ″（００００１）を比較する。
比較した結果は一致である。
これは予測により先行して行つたＭ１への起動が正しか
つたことを示す。メモリはこのまま動作を続け、一定時
間後ＭＡＷＷ７の下位（１０１００１１）をマルチプレ
クサを経由し、各モジユールのアドレス入力端子に供給
し、ＭＡビ〜の上位（００００１）が示すモジユールＭ
１に＊ＣＡＳを送り書込み動作、または読出し動作を行
う。
８メモリサイクルの終了時ＭＡＷ八７の上位アドレス（
００００１）をＭＡＷ７Ｃ″に転送する。
以上のように上記実施例では前回のアクセス時のアドレ
スの上位５ビツトをアドレスレジスタＭＡｒＣ″５３に
保持しておき、次のアクセス時にもその値が用いられる
ものと予測をしてモジユールを先行アクセスすることに
より、アドレス変換時間が不要になる場合が生じ、従来
例よりも平ノ均のアクセス時間が短くなる。
上記第２図の実施例において、仮りに下位７ビツトの第
１アドレスをすべてのモジユールＭＯ〜Ｍ３ｌに共通に
与えて同時起動しておき、上位１２ビツトが確定した時
点でその６ビツト目〜１２ビツト目の７ビツトをその上
位５ビツトで指示されるモジユールに第２アドレスとし
て与えるようにすれば、アドレスの予測は不要になる。
しかし特にモジユール数が多い場合において、全モジユ
ールを同時起動することは消費電力の点で好ましくない
。特にＭＯＳ系の素子で作られた記憶装置では動作時の
消費電力はスタンバイ時の消費電力に比較してかなり大
きいため、全モジユールの同時起動は実際上困難であり
、そのような場合に本発明は特に有効となる。尚、上記
の例ではモジユール５９へ与えるべき第１アドレスが全
ビツト（７ビツト）最初から確定しているが、第１アド
レスの一部分まで遅れて確定するような場合には、アド
レスレジスタ″Ｃ７５３にそのビツト部分も含め、その
ビツト部分も予測するようにすればよい。
また上記の例はモジユール５９としてアドレスを２回に
分けて入力するものを例示したが、本発明はこれに限ら
れない。
さらに必らずしも複数モジユールから構成される必要も
なく、単一モジユールの場合でも効果があることはいう
までもない。尚、第４図に各モジユール５９に与えられ
る入力信号のタイムチヤートを示し、また第５図にＭＡ
Ｃ３からの出力信号のタイムチヤートを示す。図中Ｔ１
はアドレス変換時間である。
【図面の簡単な説明】
第１図は従来の情報処理装置の一例プロツク図、第２図
は本発明の一実施例構成プロツク図、第３図はアドレス
レジスタの状態遷移図、第４図、第５図はタイムチヤー
トである。 図中、１はＣＰＵｌ２はＣＨＣｌ３はＭＡＣｌ３ｌはア
ドレス・マツパ、３２はアドレス・バツフア、４は記憶
装置、５１，５２，５３はアドレス・レジスタ、５６，
５８はデコーダ、５７はマルチプレクサ、５９はメモリ
・モジユール、５５は比較回路である。

Claims (1)

  1. 【特許請求の範囲】 １ 与えられるアドレスのうちの第１部分が他の第２部
    分よりも遅れて確定する記憶装置において、前回のアク
    セス時におけるアドレスの第１部分を保持し、与えられ
    るアドレスのうちの上記第１部分の確定前に前回のアク
    セス時におけるアドレスの第１部分を今回の値として予
    測する手段を設け、該予測手段による予測値と上記第２
    部分とを用いて上記記憶装置のアクセスを開始し、かつ
    上記第１部分の確定時にその値と上記予測値とを比較す
    る手段を設け、不一致の場合には該確定した第１部分と
    上記第２部分とを用いて再度アクセスをし直すようにし
    たことを特徴とする記憶装置のアクセス方式。 ２ 上記記憶装置はアドレスを複数に分割して順次時分
    割的に入力する記憶装置であり、上記第２部分のアドレ
    スと上記予測値とを用いて１回目のアドレス入力が行わ
    れることを特徴とする特許請求の範囲第１項の記憶装置
    のアクセス方式。
JP54037885A 1979-03-30 1979-03-30 記憶装置のアクセス方式 Expired JPS5943786B2 (ja)

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