JPS5944664B2 - 半導体信号変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導１杢から成る信号変換装置、とくに半導体
電荷転送装置の機能を利用した信号変換装置に関するも
のである。

半導体電荷転送装置（以下ＣＴＤと略記する）の電荷転
送機能を利用して離散的（Ｄｉｓｃｒｅｔｅ ）フーリ
エ変換の演算を行わしめ得ることはすでに文献において
指摘されているが、余弦（Ｃｏｓｉｎｅ変換は上記フー
リエ変換の実数分に該当する重要な信号変与であって、
最近ＣＴＤを利用した簡易な余弦変換装置の出現が望ま
れている。

ＣＴＤを用いてフーリエ変換、余弦変換等の積分変換演
算を行なわせる装置を構成するには、周知のトランスバ
ーサルフィルタの原理を応用して。

入力信号に対し重み係数に代えて所定の余弦関数を乗じ
乗算後の出力を加算回路に入れて総和を求めればよい。

トランスバーサルフィルタの重み付は方法は種々提案さ
れているが、高次の余弦変換演算に使用する場合には電
極分割法が適している。

また上記の変換装置においては一般に遅延と重み付けを
行なう部分に複数系統のＣＴＤを必要とするが、各系統
の転送を同時に行なうようにすれば１駆動用回路及び配
線が簡単になる。

またこの場合には各系統の出力を最後に加算するだけで
よいので、出力側にスイッチング手段が不要となる等の
長所がある反面、入力部に問題を生ずる。

この点について次に説明する。

離散的余弦変換をマＩ−ＩＪクスで表示すると、次の式
のよう（こなる。

・・・・・・は出力される信号系列（５ｅｑｕｅｎｃｅ
）であり、ｇｏｙｇｉ＋ｇ２．・・・・・・は入力信号
系列である。

上記マｌ−ＩＪクス（１）の演算を、ＣＴＤを主体とす
る半導体装置によって行なわせる場合の原理的構成を第
１図に示した。

図において１は入力信号（一般にアナログ信号）の印加
される端子（以下入力端子と云う）、２はアナログシフ
トレジスタであるが、フィルタとして用いるＣＴＤと区
別するために上記入力側のアナログシフトレジスタ２を
入力レジスタと呼ぶことにする。

３は所定の時刻に上記入力レジスタの内容である入力信
号系列ｇ。

２ｇｔ ｌ ｇ２ ｚ ｇ３ ）・・・。ｇＮ−、を右
側のＣＴＤ群５へ移す開閉制御用ゲート電極で、これを
入力ケートと呼ぶことにする。

なお矢印４Ａは入力レジスタ２における信号転送の方向
である。

５はＮ系統（Ｎは変換次数）のＣＴＤによる演算部で、
その動作原理は周知のトランスパーサフィルタと本質的
に同じである。

すなわち所定ビットごとに、転送される信号に重み係数
を乗じた積に比例する出力がルリ出され、加算回路６で
加算される。

図において短冊状図形Ｗ□ 、 Ｗｌ ） Ｗ２ 、”
・ＷＮ １は各系統のＣＴＤフィルタを表わし、各段の
重み糸数を各長方形の内部に記入した。

この図から明らかなように、図の縦方向における重み係
数の配列はマｌ−ＩＪクス（１）内の糸数（要素）の各
行に対応している。

換言すれば、第１図の演算部５内にある各ＣＴＤの第ｍ
番目（ｍはＮより小さい任意の正整数）のビットに対す
る重み係数を上から順に配列させればマトリクス（１）
内の係数の第ｍ行と同一になる。

以後Ｗ。。Ｗｌ、、 Ｗ２．・・・を「フィルタ」と呼
ぶことにする。

６は加算回路で、各フィルタによって係数を乗ぜられた
信号の総和に比例する出力を生じ、該出力は出力端子７
から取出される。

矢印４Ｂは各フィルタの電荷転送の方向を示したもので
ある。

なお図には明示していないが加算回路６に入る信号はフ
ィルタ中のＣＴＤの内部を転送されて来た電荷ではなく
、電極分割型の場合には分割された電極の上側片と下側
片との電圧の差であることは周知の逼りである。

図から明らかなように、入力レジスタ２と演算部のフィ
ルタ用ＣＴＤとはその電荷転送の方向が矢印４Ａと４Ｂ
とのごと＜９０°異なっており、このため次に述べる問
題を生ずる。

電極分割型フィルタにおいて、重み係数の数値を充分精
密に設計値に一致せしめるためには分割前の電極の幅す
なわち長手方向（転送方向に垂直な方向）の寸法を１
ｍｍというように極めて長くしなければならない。

これに伴い入力レジスタとしてＣＴＤを用いた場合には
該レジスタ用ＣＴＤの電極は転送方向の寸法をフィルタ
用ＣＴＤのゲート電極幅の約１／２程度にしなければな
らないので設計困難となり、かつ入力レジスタ用ＣＴＤ
は電極容量が不尚に増大して高速動作が不可能となる。

とくに上記入力レジスタ用ＣＴＤは演算部のＣＴＤの転
送電圧と同一の繰返し周波数を有する転送電圧で駆動さ
れるため、上述の動作速度低下はきわめて不都合である
。

本発明は前述の問題点を解決したもので、入力部に遅延
素子と入力ゲートとを設けた新規なる半導体信号変換装
置を提供せんとするものである。

以下図面を用いて本発明の実施例について詳細に説明す
る。

第２図は本発明の一実施例構成を系統図として示したも
ので、演算部５、加算回路６、出力端子７には第１図の
該当部分き同一符号を付した。

入力信号は入力端子２０に印加されるが、演算部に入る
前に遅延氷子群２１により遅延させられる。

遅延素子群２１は演算部５中のフィルタの系統数Ｎより
も１だけ少ない数すなわち（Ｎ−１）ユニットの遅延素
子を含んでいて、各個の遅延素子ユニットＤ。

、Ｄ、、Ｄ２．Ｄ３・・・、ＤＮ−１はこの順に遅延時
間が短かくなっており、各素子の遅延時間は等差級数を
なしている。

すなわち各遅延素子の有する遅延時間をそれぞれｔｄｏ
、 ｔｄ、 、 ｔｄ２ 。

ｔｄ３．−：とすればｔｄｏ＞ｔｄ、＞ｔｄ２＞ｔｄ３
＞−・・であり、かつｔｄ□ ｔｄｔ＝ｔｄ１ ｔｄ
２＝ｔｄ２−ｔｄ３−・・・となっている。

この遅延素子として第２図の実施例）こおいてはそれぞ
れ転送段数の異なるＣＴＤを使用し且つ共通の転送電圧
で１駆動しているので、各ＣＴＤの遅延時間は転送段数
に比例している。

そして演算部５のフィルタ群中１系統ｗＮ−，のみは遅
延しない入力信号を受ける。

これらのＣＴＤ群り。

−ＤＮ−１を遅延用ＣＴＤ群と呼ぶことにする。

十紀遅延用ＣＴＤ群２１ （ＤＯ〜ＤＮ−２）と演算部
５との間には信号電荷廃棄部２２および入力ゲート２３
が設けられている。

上記信号電荷廃棄部２２を設けた理由は次の通りである
。

遅延用ＣＴＤ群り。

−ＤＮ−２に同時に印加されたアナログ入力信号は、遅
延させられるとともに標本化される。

標本化されて信号系列となった入力信号を標本と呼び、
時間的順序に従ってｇ。

２ｇ１゜ｇｚ２ｇａ、・・・という符号で表わすことに
する。

いま標本ｇ。

が遅延用ＣＴＤユニットＤ。の最後段に達したとき該Ｃ
ＴＤには右端（最後段）から順番に標本ｇ。

２ｇｌ ２ｇｚ・・・が蓄積されている筈である。

またＣＴＤユニットＤＩの最後段には標本ｇ１が、同じ
くＤ２の最後段には標本ｇ２が蓄積されている筈であり
、以下同様にして結局各ＣＴＤユニットの最後段に蓄積
されている標本は図の上から順にｇ。

ｔ ｇｔ ２ｇ２ｔ ｇｓ・・・であることになり、こ
の順序は各標本の時間的順序と完全に一致する。

ゆえに次の転送時刻において各遅延用ＣＴＤユニットの
最後段に蓄積されている標本を一斉に演算部５の各フィ
ルタに移送すれば、第１図について説明したと同じ余弦
変換が達成されることにな句しかしながら上述の推論は
ＣＴＤの動作原理を考慮に入れずになされたものであっ
て、実際には信号を運ぶ電荷がＣＴＤの最後位の転送電
極の下に到着後この電荷が外部へ流出することがなけれ
は、次々と転送されて来る後位の標本を担う電荷（信号
電荷）が上記最後段の電極下に重積し、たちまちこのＣ
ＴＤは正常な動作不能の状態に立ち到る。

ゆえに第２図の実施例において、上述したように各ＣＴ
Ｄユニットの最後段に標本がｇ。

２ｇ１ｇ２＋・・・の順に整列するに到るまでに各遅延
用ＣＴＤユニット（Ｄｏを除く）の最後段に達した信号
電荷は該各ＣＴＤユニットの外へ排除し、しかも演算部
５には入れないようにしなければならない。

前述した電荷廃棄部２２は上記不要の信号電荷を排除す
るために設けられたものであって、標本が所定の順序に
「勢揃い」するまでにＣＴＤユニットの最後段に達した
電荷をこの部に吸い出して廃棄する。

電荷廃棄部の詳細な構造と動作とについては後述する。

次に入力ゲート２３は第１図中の入力ゲート３と本質的
には同じであるが、一応異なる番号を付した。

標本の勢揃いが達成されたとき上記人力ゲーと２３を開
くとともに電荷廃棄部２２を不動状態として、すべての
標本を同時に演算部５に移送する。

この後は第１図の装置の場合と同様に演算処理される。

第３図に電荷廃棄部の構造を示した。

本図においては電荷廃棄部は遅延用ＣＴＤとフィルタと
の間に設けられた浮遊電位の拡散層（Ｆｌｏａｔｉｎｇ
Ｄｉｆｆｕｓｉｏｎ） ３１と、常時は逆方向にバイア
スされた電荷吸収層３２と、両者の中間に設けられた導
通制御用ゲート電極３３とから構成されている。

該ゲート電極３３に電圧が印加されていないときには信
号電荷は電荷吸収層３２に吸収されることなく入力ゲー
ト２３を経てフィルタＷｉ、ＷＷｉ十、等に入るが、導
通制御用ゲート電極３３に電圧が印加されているときに
は浮遊電位の拡散層３１と電荷吸収層３２との間は導通
状態となり、信号電荷は電荷吸収層３２へ流入し、バイ
アス電源に吸収されて消滅する。

以上の電荷廃棄部の動作により各遅延用ＣＴＤは電荷の
重積状態に陥ることなく所期の役割を果たすことができ
る。

次に第４図は本発明に係る信号変換装置の別の一実施例
を系統図として示したもので、前図吉同等の部分には同
一符号を付した。

また演算部５は一部省略した。

本図の実施例では信号廃棄部は不要であるが、一方各遅
延用ＣＴＤユニットの入力側に電子スイッチ群４１と、
該スイッチ群の動作タイミングを制御するためのレジス
タ４２とが付設されている。

入力信号は入力端子２０から電子スイッチ群４１中の各
スイッチング素子Ｓ。

、Ｓｌ。Ｓ２＋・・・・・・に同時に印加される。

上記各個のスイッチング素子は副号と同じ時間的順序で
一定時間幅だけオンとなり、入力信号を遅延用ＣＴＤ群
２１に入れる。

したがって本実施例では上記ＣＴＤ群２１への入力信号
はすでに標本化されている。

この意味から云えは電子スイッチ群４１は標本化（Ｓａ
ｍｐｌ ｉｎｇ）回路として働くとも云える。

上述した電子スイッチ群の動作を制御するのがレジスタ
４２の役割である。

このことから明らかなように該レジスタ４２の動作はア
ナログ的動作ではなく、単にオンオフのタイミング制御
のみにすぎないから、該レジスタ４２の構成は単なる計
数用レジスタで充分である。

上記電子スイッチ群を構成するスイッチング素子として
はたとえはＭＯ８型電界効果トランジスタを各段に１個
ずつ用いれはよく、こうすればＣＴＤと同一基板上に集
積する際に好都合である。

またバイポーラ型トランジスタを用いてもよく、光結合
素子を用いることもできる。

以上の説明から明らかなように、第４図の実施例におい
ては遅延用ＣＴＤ群中の各ユニットに対して適当な時点
に入力信号を印加することができるので、信号電荷廃棄
部を省いても遅延用ＣＴＤの動作に何ら不都合を生じな
い。

なお第２図および第４図に示した２種の実施例では最下
行のフィルタｗＮ−１の入力側には遅延用ＣＴＤが設け
られていないが、仮に何らかの理由により上記箇所にも
遅延用ＣＴＤを設けを場合にはこの遅延用ＣＴＤの段数
だけ他のＣＴＤユニットの段数を増せば上記両実施例と
同一の結果が得られる。

本発明に係る信号変換装置は演算部の入力側に７−１−
ログシフトレジスタに代えて遅延手段を設けたことによ
って、設計困難なアナログシフトレジスタに伴う問題を
解決している。

すなわち遅延用ＣＴＤと演算部のＣＴＤとはいずれも電
荷転送の方向を同じにすることができるから、前者の電
極容量が不出に増大するというような不都合がなく電極
の分割の有無を除けば両ＣＴＤ群の電極を同形同大とす
ることが可能である。

とくに入力部に電子スイッチ群を設けた形式とすれば高
速動作が可能となる等の種々の優れた利点がある。

【図面の簡単な説明】

第１図は従来の余弦変換装置の簡略系統図、第２図は本
発明に係る信号変換装置の一実施例を示す回路系統図、
第３図は前図中の信号廃棄部の詳細な構造を示す要部上
面図、第４図は本発明に係る信号変換装置の他の一実施
例を示す回路系統図である。 １：入力端子、２：入力レジスタ、３：入力ケート、４
Ａおよび４Ｂ：電荷転送の方向、５：演算部、６：加算
回路、７：出力端子、２０：入力端子、２１：遅延素子
群、２２：信号電荷廃棄部、２３：入力ゲート、３１：
浮遊電位の拡散層、３２：電荷吸収層、３３：導通制御
用ゲート、４１：電子スイッチ群、４２：レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数系統の電荷転送型フィルタを含む演算部と、該
   演算部内のフィルタの出力を加算する加算回路と、上記
   演算部の入力側に設けられた複数系統の互いに遅延時間
   が異なるアナログ遅延素子と、変換すべき信号が印加さ
   れる入力端子とを具えたことを％徴とする半導体信号変
   換装置。 ２ 複数系統のアナログ遅延素子各個の遅延時間値が該
   遅延素子の配列順序に従って等差級数となるごとく相異
   しており、各遅延素子には全部同時に共通の入力端子か
   ら信号が印加されることを特徴とする特許請求の範囲第
   １項に記載の半導体信号変換装置。 ３ アナログ遅延素子の系統数が電荷転送型フィルタの
   系統数よりも１つ少なく、上記フィルタの１つの系統に
   アナログ遅延素子を通過しない入力信号が印加されるこ
   とを特徴とする特許請求の範囲第１項に記載の半導体信
   号変換装置。