JPS5945293B2 - 直列↓−並列信号変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、ビット直列型式のディジタル信号をビット並
列型式のディジタル信号に変換する高速の直列−並列信
号変換器に関する。

ディジタル技術は、信号処理が簡単で且つ精度が高いと
いう理由で、種々の従来アナログ技術を採用していた技
術分野に進出している。

最も複雑で大型のディジタル機器は、周知の如く、ディ
ジタル電子計算機であるが、機械の効率を上げるためシ
ステム速度を高める努力がなされてきている。

ところで、直列−並列信号変換器は、特にデータ処理速
度を高める目的で直列信号を並列信号に変換するもので
あるが、前記の如きディジタル・システムでは、設計や
保守を目的とする信号の流れのテストに際して、この直
列−並列信号変換器が相当多数使用されている。

直列−並列変換器の変換周波数は、多くの要素で制約さ
れ、現在利用できる最先端の技術を用いても単一装置で
は１００ＭＨｚ（周期Ｉｏｎｓ）或はそれ以上の周波数
で誤りなく直列信号を並列信号に変換するのは極めて困
難である。

というのは、フリップ・フロップ（以下単にＦＦという
）が入力ディジタル信号の瞬時値に正確に応答するには
、入力信号に所謂セット・アップ時間Ｔｓととホールド
時間ＴＨが要求されるからである。

ここで、Ｔｓとは、ＦＦが正しく入力信号に応答する為
に、クロック信号がこのＦＦに印加される前に入力信号
が安定状態（高又は低レベル）に保持されていなければ
ならない時間をいう。

またＴＨとは、クロック信号印加後、このＦＦが新しい
状態に確実にセットされるために引続き前の安定状態に
保持されていなければならない時間をいう。

一方、５００ＭＨｚ或はそれ以上の高周波で作動する高
速直列−並列信号変換器を開発する試みが種々なされ、
その一方法として、直列ディジタル入力信号を高周波ク
ロックパルス（以下ＣＰという）で連続して蓄積するシ
フト・レジスタを用い、該シフト・レジスタの出力を複
数のランチ回路に転送しセットするというものがある。

しかしながら、この方法では、次のような欠点が指摘さ
れる。

即ち、高速シフト・レジスタは非常に高価であり、又、
電力消費量が大きいので可成の熱が放出され、さらに、
サンプルしたい入力ディジタル信号の最高周波数と同一
の高周波ＣＰを必要とし、又、従来より多くの部品を要
するので回路構成が複雑となる、という欠点である。

本発明の目的は、変換周波数ＩＧＨｚ或はそれ以上の高
周波まで動作可能で、クロック周波数は変換周波数より
も充分低く、しかも回路構成が簡単な高速直列−並列信
号変換器を提供するものである。

本発明の特徴を要約すると、共通信号入力端に接続され
た複数の入力（又はサンプリング）ＦＦと、この人力Ｆ
Ｆからの出力を保持する複数の出力ＦＦを設け、この人
力ＦＦの各々に多相ＣＰを与える遅延線と、さらに、最
後段又はその前段の−又は二以上の入力ＦＦからの出力
を、対応する出力ＦＦに転送する際その出力を遅延する
ための付加遅延線を用いることにある。

後に詳述する様に、遅延線を介して入力信号を受取った
出力ＦＦは、転送データが遅延されるため、他の出力Ｆ
Ｆが受取るデータに比べ、−クロックサイクル前のデー
タを受取ることになる。

以下、添付の図面を参照し、本発明の実施例の構成及び
動作について説明する。

第１及び３図は本発明の実施例であり、第２図は第１図
の実施例の動作を説明するためのタイム、チャートであ
る。

第１図で、入力ディジタル信号は共通入力端子１０を介
してＤ（遅延）型の入力（又はサンプリング）ＦＦ２０
Ａ〜２０Ｄの入力端りに加えられる。

この場合、入力信号の伝搬遅延を等しくするため、図か
らは明らかでないが、夫々等長の入力線を通して信号が
加えられるように構成しているものとする。

一方、ＣＰ入力端１２からのＣＰが、第１ＦＦ２０Ａに
は遅延線を介せず直接に、第２ＦＦ２０Ｂには遅延線Ｄ
ＬＩを介して、第３ＦＦ２０Ｃには２本の遅延線ＤＬＩ
及びＤＬ２を介して、そして、第４ＦＦ２０Ｄには３本
の遅延線ＤＬＩ、ＤＬ２及びＤＬ３を介してクロック端
Ｃに加えられる。

第２図を参照して行なう後述の説明から明らかなように
遅延線ＤＬ１ 、ＤＬ２ 。

ＤＬ３は多相タロツクパルスを作るものであり、電気的
に相互に等しい特性を有していることが好ましい。

他方、前記り岨ンク信号は同じくＤ型の出力ＦＦ３０ａ
〜３０ｄのクロック端Ｃに直接、即ち同時に加えられる
。

遅延線ＤＬ４がＦＦ２０Ｄと３０ｄの間に接続され、後
に第２図について説明する様に、転送データに遅延を与
えている。

並列ディジタル・データは出力ＦＦ３０ｄ、３０ａ。

３０ｂ 、３０ｃの各出力端１，２，３．４から得られ
る。

第１図の一実施例の動作を、第２図のタイム・チャート
に基づいて説明する。

第２図Ａは、入力ＦＦ２０Ａ〜２０Ｄの夫々のデータ入
力端りに、共通信号入力端１０を介して印加されるシン
グルチャンネルの５００ＭＨｚのディジタル・データを
模型的に示し、第２図Ｂは、ＣＰ入力端１２に加えられ
るＣＰを示している。

第２図Ｃ，Ｄ、Ｅは多相クロック信号発生手段である遅
延線ＤＬＬＤＬ２ 、ＤＬ３の出力端でのＣＰであり、
夫々２ｎｓづつ遅延されている。

つまり、Ｂ〜Ｅのパルスは夫々の前線で入力ＦＦ２０Ａ
〜２０Ｄを正確な時間間隔でトリガするための多相ＣＰ
を構成している。

第２図Ｆ〜■は夫々人力ＦＦ２０Ａ〜２０Ｄの出力状態
を図式的に示したものである。

第２図Ｊは遅延線ＤＬ１〜ＤＬ３と同じ特性を有する遅
延線ＤＬ４の出力端の出力を示している。

最後に、第２図に−Ｎは夫々出力端２，３，４゜１から
の出力ＦＦ３０ａ〜３０ｄの出力信号を示している。

さて、時点ｔ１で、ＣＰ（Ｂ）はその前縁でＦＦ２０Ａ
をトリガし、このＦＦ２０Ａは入力データ信号Ａ１をサ
ンプルする。

勿論このとき入力データＡ１はＦＦ２０ＡのＴｓ及びＴ
Ｈ規格を満足するものとする。

同時に各出力ＦＦ３０ａ〜３０ｄは前記ＣＰ（Ｅ％ｌの
前縁で夫々対応する入力ＦＦ２０Ａ〜２０Ｄの内容（若
しくは出力）をセットする。

ここで注意しなければならないのは、時点ｔ１でのＦＦ
２０Ａの内容は八〇ではなく前の古いデータＡ。

である。これは、ＦＦは入力信号に即座に応答出来ない
というＦＦの本質に起因するものである。

さらに、ＦＦ３０ａは前述したＴｓとＴＨのため、たと
え、新データＡ１がこの時点で入力してもそれに応答で
きずＣＰ印加前のデータに応答する。

したがって、出力端２，３，４．１からのディジタル・
データは夫々Ａｏ、Ｂｏ、ｃｏ。

Ｄ−１となる。

この並列データは、ＣＰ（Ｂ）の１サイクルに等しい（
ｔｌ ｔｓ）の間、同じ状態に保持されている。

ＣＰ（Ｃ’）がＦＦ２０Ｂに印加される時点ｔ２で、こ
のＦＦ２０Ｂは、第２のデータＢ１をサンプルする。

同様に、ＦＦ２０Ｃは時点ｔ３で第３のデータＣ１を、
ＦＦ２０Ｄは時点ｔ４で第４のデータＤ１をサンプルす
る。

ところで、前に触れた様に、ＦＦ３０ａ 〜３０ｄは時
点ｔ５までＣＰ（［３）７）前縁が到来しないのでトリ
ガされることなく、その内容（又は出力）に変化は生じ
ない。

さて、ＣＰ（Ｑの次の前縁が来る時点ｔ５で、ＦＦ２０
Ａはトリガされ、次のデータＡ２をサンプルし、同時に
、このＣＰ（Ｂ）の前縁によりＦＦ３０ａ〜３０ｄもト
リガされ夫々対応するＦＦ２０Ａ〜２０Ｄの内容を受取
る。

若し、遅延線ＤＬ４がないとすると、最後段のＦＦ、３
０ｄは時点ｔ４でサンプルしたデータＤ１を受取らなく
てはならない。

しかし、このデータＤ１はＦＦ２０Ｄの動作遅延及び入
出力ＦＦ間の信号路の伝搬遅延等により２ｎｓより極め
て短かい時間ＴでＦＦ３０ｄのデータ入力に加わるので
このＦＦ３０ｄは完全にセットできない。

つまり、前述のＴｓがＦＦ３０ｄのデータ受取りに大き
な問題となってくるのである。

したがって、ＦＦ３０ｄのデータ受取りが正確に行われ
るかどうかで、直列−並列信号変換器全体の動作周波数
の上限が制限される。

本発明は、付加遅延線ＤＬ４を用いて、この問題を解決
している。

即ち、第２図Ｊに示すように、遅延線ＤＬ４は、ＦＦ２
０Ｄからの出力データに、例えば２ｎｓの遅延を与えて
いるので、出力ＦＦがサンプリングを行なう時点ｔ、で
は、波形Ｊに示すとおりＦＦ３０ｄには新データＤ１で
はなく、前のデータＤ。

が転送さ゛れている。換言すれば、時点ｔ５で出力ＦＦ
３０ａ〜３０ｄがサンプルする並列出力データはり。

ｇ Ａｌ ｙ Ｂｌ ｓ Ｃ１となる。この出力データ
はＣＰ（Ｂ）の次の前縁が到来する時点ｔ６までこのま
＼の状態で保持される。

前述の動作は、次の時間１．−１６及びその後も同様に
繰返される。

なお、時点ｔ６での並列出力データはＤｌ、Ａ２．Ｂ２
．Ｃ２であることは明らかである。

つまり、最後のＦＦ３０ｄは他のＦＦ３０ａ〜３０ｃに
到達したデータよりも時間的に前に到達したデータを出
力することに留意すべきである。

したがって、ＦＦ３０ａ〜３０ｃは、当然のことながら
、ＦＦ３０ａの出力データ以後のデータを出力すること
になる。

それ故に第１図の各出力ＦＦ３０ａ 〜３０ｄの出力端
には２，３゜４．１の番号を付している。

隣合った並列出力データ（Ｄ−１，Ａｏ、Ｂｏ、ｃｏ）
、（Ｄｏ、Ａ１．Ｂ１゜Ｃ＋） ｔ （ＤＩ 、Ａ２
ｓ Ｂ２ ｓ Ｃ２） 、・・・等々の間隔は、ＣＰ
ＣＢ） （本実施例では８ ｎｓ （１２５ＭＨｚ）
）の周期に等しく、入力信号周期である２ｎｓ（５００
ＭＨｚ）よりも充分小さい（４分の１）ことに注意され
たい。

このことは、メモリのような比較的低速の装置を正確且
つ安定に動作させて、データを蓄積させることが出来る
ことを意味する。

したがって、本実施例の直列−並列信号変換器は、ディ
ジタル入力信号をサンプリングし集積回路メモリ等に記
憶させ、後に、陰極線管のスクリーン上で信号を分析す
るためのロジック・アナライザーや測定装置に用いるの
に好適である。

第２図から明らかなように、本実施例で動作が問題とな
りそうなのはＦＦ３０ｄではなく、ＦＦ２０Ｃから４ｎ
ｓ前にサンプルされたデータを受取るＦＦ３０ｃである
。

しかし、比較的応答速度の遅いＦＦでも、４ｎｓという
長いＴｓを必要としないので、５００ ＭＨｚ或はそれ
以上の周波数の入力信号をかなり低周波数のＣＰで支障
なく確実に直列−並列変換することが可能である。

第１図の実施例で入力信号周波数をＩＧＨｚにした場合
は、遅延線ＤＬ１〜ＤＬ３夫々の遅延時間を半分、即ち
、Ｉｎｓとし、クロックパルスの周波数は２倍、即ち、
２５０ＭＨｚとしなければならない。

この場合、第３の出力ＦＦ３０ｃが動作上問題となって
くる。

というのは、対応する入力ＦＦ２０Ｃは出力ＦＦ３０ｃ
のデータ受取り前２ｎｓに入力データをサンプルするか
らである。

この問題は、ＦＦ ２０ Ｃ及び３０ｃ間に新たに２ｎ
ｓの遅延時間を有する遅延線を挿入すれば解決される。

その場合には、第３及び第４の出力ＦＦ３０ｃ及び３０
ｄは一つ前のクロックサイクルでサンプルされたデータ
を受取ることになり、並列データ信号の時間的順序は、
ＦＦ３０ｃ、３０ｄ。

３０ａ 、３０ｂの出力の順となる。

第１図の実施例では、入力及び出力段に夫々４個のＦＦ
を用いているが、本発明は、これに限らずこれ以上のＦ
Ｆを用いて実施例と同−又はそれ以下のクロック周波数
で同一の直列入力データを並列データに変換することが
出来る。

この場合、遅延線での遅延時間・ｔｄは使用されるクロ
ック周波数と入力ＦＦの数によって次の式を満足するよ
うに変化させなくてはいけない。

ｔｄ＝Ｔｃ／Ｎ ＋＋＋＋＋＋ （ｉ）ここで
、Ｎ：入力ＦＦの数 Ｔｃ：ＣＰの周期 ところで、入力信号の最大周波数は遅延時間の逆数で決
定される。

なお、遅延線Ｄ Ｌ’ ４の遅延時間は必ずしも他の遅
延線の遅延時間に等しくなくても良く、第２図から明ら
かな様に、かなり大きい値でも差支えない。

今、クロック周波数が１２５ＭＨｚで、入力信号周波数
がＩＧＨｚの場合を考えると、（１）式から８個の入力
ＦＦが必要であることが判る。

したがって、第１図の実施例で、入力段に４個の入力Ｆ
Ｆ２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈを、出力段に同じく
４個の出力ＦＦ３０ｅ ｓ ３０ ｆ ｓ ３０ｇ。

３０ｈを追加し、各々Ｉ ｎｓの遅延時間を有する遅延
線を介して多相ＣＰを入力ＦＦ２０Ａ〜２０Ｈに加える
。

この場合、前述したＴｓに起因する問題を避けるために
、最後の２段又はそれ以上の入出カフリップ°フロップ
間に夫々遅延線が挿入される。

このようにして、８ビツトからなる並列データ出力が得
られるが、以下、一般に複数個の入出力ＦＦを用いた場
合に、入出力ＦＦ間に挿入すべき遅延線の本数と夫々の
遅延線に必要とされる遅延時間について第３図に示す本
発明の一般的原理図に基づいて説明する。

第３図でＮ個の入力ＦＦ ２０（１）〜２０ＣＮ）が夫
々遅延時間Ｋ（ｎｓ）の（Ｎ−１）個の遅延線ＤＬＩ〜
ＤＬ（Ｎ−１）によって作られる多相ＣＰでトリガされ
る。

一方、Ｎ個の出力ＦＦ３０（１）〜３０（Ｎ）が図のよ
うに設けられている。

今、Ｋ（Ｍ＋１）≦Ｔ ｐ 十ＴＷ 十Ｔ Ｓ ＝・
・・（２）が成立すれば、最後段から（Ｍ＋１）段（但
し、Ｍ＝０，１，２，３．・・・）目の入出力ＦＦ間に
遅延線の挿入が必要である。

なお上式でに：遅延線ＤＬＩ〜ＤＬ（Ｎ−１）夫々の遅
延時間 ＴＰ：ＦＦがＣＰ前縁から出力を発生するまでの時間 Ｔｗ：入出力ＦＦ間のデータの伝搬遅延時間ところで、
前述したように、ＦＦを確実に動作させるためには、Ｔ
ｓの外にＴＨが必要である。

したがって、最後段から（Ｍ＋１）段目の出力ＦＦを確
実にセットするには、式（２）の左辺の遅延時間を更に
ホールド時間ＴＨだけ遅延させなければならない。

つまり（Ｍ＋１）番目の入出力ＦＦ２０（Ｎ−Ｍ）及び
３０（Ｎ−Ｍ）の間には、Ｋ（Ｍ＋１）＋ＴＨ・・・・
・・ （３）の遅延時間を持つ遅延線を挿入する必要が
ある。

勿論これ以上の遅延時間を与えても支障ないが、遅延線
の長ぞを短かくするこめに（３）式の遅延時間を有する
遅延線が望ましい。

なお、第１図の実施例で遅延線ＤＬ４の遅延時間が２ｎ
ｓでＴＨが考慮に入れられていないのは、ＦＦによって
はこのような遅延時間でも正常に動作する場合があると
いう理由からである。

（３）式の遅延時間は具体的なＦＦの特性及びその使用
形態を考慮しないで、一般的に、直列−並列信号変換器
を確実に動作させる場合に必要とされる時間を示すもの
である。

以上説明したように、本発明によれば、入出力ＦＦ間に
−又はそれ以上の遅延線を挿入し、入力ＦＦから出力Ｆ
Ｆへ転送される信号に遅延を与えることにぶって、比較
的遅いクロック周波数で１０Ｈｚ或はそれ以上の直列人
力ディジタル信号を確実に並列ディジタル信号に変換で
きる。

【図面の簡単な説明】

第１，３図は本発明に係る実施例、第２図は第１図の実
施例の動作を説明するためのタイム・チャートである。 １０・・・・・・共通入力端子、１，２．・・・、Ｎ−
１゜Ｎ・・・・・・出力端子、２０Ａ〜２０Ｄ 、 ３
０ ａ 〜３０３０ｄ・・・・・・フリップフロップ、
ＤＬ１〜ＤＬ（Ｎ−１）・・・・・・遅延線、２０（１
）〜２０（Ｎ） 、 ３０（１）〜３０（Ｎ）・・・・
−フリップ・フロップ。

Claims (1)

1. 【特許請求の範囲】 １ 直列ディジタル信号が印加される共通信号入力端に
   夫々入力端を接続した複数の第１フリツプフロツプと、
   入力端を上記第１フリツプ・フロップの出力端に夫々接
   続した複数の第２フリツプ・フロップと、該第２フリツ
   プ・フロップの各クロック信号端にクロック信号を同時
   に印加し、上記第１フリツプ・フロップの各クロック信
   号端に多相クロック信号を印加するクロック信号発生手
   段と、上記第１フリツプ・フロップの上記出力端と上記
   複数の第２７リツプ・フロップの上記入力端の夫々の間
   に形成された複数の信号伝搬路の内の少なくとも最後に
   クロックパルスが加わる上記第１フリツプ・フロップの
   信号伝搬路に信号遅延手段ヲ設ケ、上記第２フリツプ・
   フロップの各出力端から並列ディジタル信号を出力する
   直列−並列信号変換器。 ２ 上記共通信号入力端と上記複数の第１フリツプ・フ
   ロップの上記入力端の間に形成された複数の信号伝搬路
   の長さを等しくしたことを特徴とする特許請求の範囲第
   １項記載の直列−並列信号変換器。 ３ 上記クロック信号発生手段は、複数の遅延線を有し
   、該複数の遅延線により上記多相タロツク信号を作り出
   すことを特徴とする特許請求の範囲第１項又は第２項記
   載の直列−並列信号変換器。