JPS5947346B2 - プロセツサ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は信号処理装置に関し、更に具体的には２個の複
素数オペランドの積の合計を計算するように設計された
特殊マイクロプロセツサに関する〇技術の背景文字認識
、データ転送、スペクトル分析等の技術分野で使用され
る信号処理は、短い時間内で非常に多数のデータ・エレ
メントを処理しなければならない０通常のコンピユータ
を使用しては、リアル・タイムでそれを処理することは
できない〇従来まで、特殊応用例のために作られた特殊
のアナログ及びデイジタル回路が信号処理を実行した〇
信号処理用に市販された初期のデイジタル装置は、比較
的高価なマイクロプロセツサの形態をとつていた。

フランス特許第７４−４３５６１号（公告番号２２９６
２２１）は、主従関係に基づいたモジユラ形信号処理装
置を説明している０基本的装置は、制御ユニツトとして
使用されるマイクロプロセツサと、乗算器兼累算器とし
て使用される特殊マイクロプロセツサとを含んでいる０
もし信号処理がより大きな計算能力を必要とすれば、乗
算器兼累 二算器として働く第２のマイクロプロセツサ
が最初のマイクロプロセツサに付加される〇スペクトル
分析及び高速データ処理の分野では、信号処理は本質的
に複素数のたたみ込み（ＣＯｎｖＯ−１ｕｔｉ０ｎ）及
び相関（ＣＯｒｒｅｌａｔｉＯｎ）の積を計算しな シ
ければならない（デイジタル・フイルタリング、デイス
クリートなフーリエ変換の計算）。

即ち、２個の複素数オペランドの積の合計を計算しなけ
ればならない。これは明らかに非常に大きな計算能力を
必要とする。何故ならば、２個の複素数オペ ５ランド
の積を計算するためには４回の乗算が実行されねばなら
ず、そのうちの２回は積の実数部を計算するために必要
であり、他の２回は虚数部を決定するために必要である
０これら４回の乗算は概念的には逐次的に実行され、割
当てられた短時 ３間のうちにそれを終らせることはで
きない０それらを並列に実行することはできるが、その
場合、前述した特許で説明される装置では、少なくとも
２個のマイクロプロセツサを設けることが必要である０
これらマイクロプロセツサは、４回の乗算 ４結果の実
数部及び虚数部をまとめるように設計されたアルゴリズ
ムに従つて、乗算器兼累算器として働く。本発明の開示 本発明は、２個の複素数オペランドの積の合計を計算す
ることのできる１個の特殊マイクロプロセツサを設ける
ことによつて、上記の欠点を克服したものである０本発
明の装置に従えば、２個の複素数オペランドの積の実数
部及び虚数部は、１個の乗算兼累算ユニツト中で同時に
計算される〇本発明のマイクロプロセツサは、積の合計
Ｓ＝Σ±Ｐｉを計算することのできる特殊プロセツサで
ある０ここで各々の積Ｐｉは乗数Ａｉ＋ＪＢｉ及び被乗
数Ｃｌ＋ＪＤｌより成る２個のｎビツト複素数オペラン
ドの積である０ｊ＝（：］である。

このプロセツサは命令ストレージと、該ストレージから
読出された命令を解読し且つプロセツサの動作を制御す
る手段と、データ・ストレージと、乗算兼累算ユニツト
とを含む。上記乗算兼累算ユニツトは、データ・ストレ
ージから逐次に読出されるオペランドＡｉ，Ｂｉ，Ｃｉ
，Ｄｉを貯蔵するいくつかのバツフアと、２個の乗算器
兼累算器装置（ＭＡＣ）を含む。乗数の実数部Ａｌ及び
虚数部Ｂ１は、それぞれＭＡＣの乗数人カへ印加され、
被乗数の実数部ＣｉはＭＡＣの被乗数人カへ印加される
。ＭＡＣは積ＡｉＣｉ及びＢｉＣｉを同時に計算する。
次いで、被乗数の虚数部ＤｉはＭＡＣの被乗数人カへ印
加される。ＭＡＣの乗算器部分は積ＢｌＤｉを計算し、
それを積ＡｉＣｌへ加算する０ＭＡＣの累算器部分は積
ＡｉＤｌを計算し、それをＢｉＣｉへ加算する。従つて
、２個のＭＡＣは同時に積Ｐｉの実数部及び虚数部を与
える。本発明の実施例 本発明のマイクロプロセツサを組込んだ信号処理装置が
第１図に示されている０この装置は２個の相補的マイク
ロプロセツサより成る。

その１個は２個の複素数オペランドの積の合計を計算す
るためにパイプライン方式で動作する特殊目的マイクロ
プロセツサ（ＰＭＡＵ）であり、他の１個はＰＭＡＵの
ための制御ユニツト（ＣＵ）として働く汎用目的マイク
ロプロセツサである０ＰＭＡＵは２個の１６ビツト×１
６ビツトの乗算器兼累算器装置（ＭＡＣ）より成る１個
の乗算兼累算ユニツトを含む０上記ＭＡＣは重複方式で
動作して、２個の複素数オペランドの積の実数部及び虚
数部を同時に計算し且つその積を合計することができる
。ＣＵは任意の汎用目的マイクロプロセツサで構成され
てよく、それは例えば前記フランス特許第７４−４３５
６１号で説明されている形式のものでよいｏ処理される
べきアナログ信号は、線１を介してアナログーデイジタ
ル（Ａ／Ｄ）変換器２の入力へ印加され、そこで位相ロ
ツク発振器（ＰＬＯ）の制御の下に特定時間にサンプル
され定量化される。

変換器２によつて与えられたデイジタル・サンプル値は
バス３を介してＰＭＡＵへ送られる〇ＰＭＡＵ及びＣＵ
は双方向性バス４によつてデータを交換する０ＣＵは各
種の入出力装置と結合して独立のタスクを実行すること
ができる０例えば、データ転送の応用例において、アナ
ログ入力信号は人力信号自体を処理することによつて指
示される特定の時間にサンプルされる０第１図の装置に
おいて、線５はＰＭＡＵがＰＬＯを制御する事実を示す
。この図において、信号処理は適当な順序で実行される
、時間から独立した一連の基本的タスクへ分割される０
大きな計算能力を必要とする基本的タスクはＰＭＡＵで
実行され、加算又は論理動作（ＡＮＤ，ＯＲ，Ｅｘｃｌ
ｕｓｉｖｅＯＲなど）に関するものはＣＵで実行される
。ここで第２Ａ図一第２Ｅ図を参照すると、そこには本
発明のＰＭＡＵのプロツク図が示されている。

このユニツトは、主として命令ストレージ１０及び関連
したアドレシング回路１１、データ・ストレージ１２及
び関連したアドレシング回路１３、乗算兼累算ユニツト
１４、インターフエイス１５より構成されるｏ命令スト
レージ１０は読取り専用ストレージ（ＲＯＳ）であり、
この具体的例では２Ｋ個のマイクロ命令を含む０マイク
ロ命令の谷々は３６ビツトの長さを有し、アドレシング
回路１１によつて与えられた単一アドレスによつてアク
セスされる０マイクロ命令アドレスは１０ビツトの長さ
を有し、従つて４Ｋ個のマイクロ命令をアドレスするこ
とができる０次のマイクロ命令のアドレスは、現在のマ
イクロ命令又はＣＵから受取られた制御ワードから得ら
れるｏデータ・ストレージ（ＲＡＭ）１２は、本実施例
では１０２４個の１８ビツト・データ・ワードを貯蔵す
ることができる。

各々のデータ・ワードは１６個のデータ・ビツト、１個
のフラグ・ビツト、１個の制御ビツトを含む０ＲＡＭア
ドレシング回路１３は、データ・ストレージ１２を間接
的にアドレスするための３個のインデツクス・レジスタ
を含む〇乗算兼累算ユニツト１４は重複モードで動作す
る２個の１６ビツト×１６ビツト乗算器兼累算器装置（
ＭＡＣｌ及びＭＡＣ２）を含む。

インターフエイス１５は、８ビツト双方向性バス４を介
してＣＵとＰＭＡＵとの間でデータを交換する。

更にこのインターフエイスは、１３ビツトバス３を介し
て処理されるべき信号のデイジタル・サンプル値をアナ
ログーデイジタル変換器２によつて与えられる通りに受
取るｏ第２図の装置を詳細に説明する前に、マイクロ命
令のフオーマツトを説明しておく〇マイクロ命令フオー
マツト 各マイクロ命令は３６ビツトの長さを有し、次のような
フイールドを含む。

パリテイ・フイールド ２ビツト原フイー
ルド又は宛先フイールド ６ビツト動作コード・フイ
ールド ２ビツトＲＡＭアドレス・フイール
ド １０ビツトインデツクス・フイールド
１ピット乗算ユニツト制御フイールド ６ビツ
トブランチ・フイールド ２ビツト「次の
命令アドレス」フイールド ７ビツト（以上第３図参
照）パリテイ・フイールド（ビツト０及び３５）このフ
イールドは命令ストレージ１０を制御するために使用さ
れる０ビツトＯは命令ストレージ１０の最初の半分を制
御する。

その値はマイクロ命令の前半の１８ビツトが奇数の１を
含むようにされる。ビツト３５は命令ストレージ１０の
第２半分を制御する。その値はマイクロ命令の後半の１
８ビツトが奇数の１を含むようにされる。原／宛先フイ
ールド（ビツト２〜７）６ビツトのこのフイールドは、
マイクロ命令が実行されている間に、データが送られる
べき装置又はデータが受取られるべき装置を指定する０
これに関連する装置は、後述するように直列器、乗算兼
累算ユニツ口４の出力レジスタ、累算器、インターフエ
イス１５の入出力（１／Ｏ）レジスタ、Ａ／Ｄレジスタ
、インデツクス・レジスタの任意のものである。

下記の表は、アドレスされる装置に従つて原／宛先（Ｓ
／Ｄ）フイールドのビツト２〜７の値を示したものであ
る。インデツクス・フイルド（ビツト２０） この１ビツト・フイールドはデータ・ストレージ１２の
アドレシング・モードを指定する。

インデツクス・ビツトがＯへセツトされた時、ＲＡＭア
ドレスはＲＡＭアドレス・フイールドによつて与えられ
る（直接アドレシング）。このビツトが１へセツトされ
た時、ＲＡＭアドレスはＲＡＭアドレス・フイールドに
よつて指定されたインデツクス・レジスタから得られる
（間接アドレシング）。ＲＡＭアドレス・フイールド（
ビツト１０〜１９）このフイールドの１０ビツトは、Ｒ
ＡＭの直接アドレス、インデツクス・レジスタのアドレ
ス、又は現在の命令の後にインデツクス・レジスタの内
容へ加えられるべき増分値を指定する。更にこ；動作コ
ード及びブランチ・フイールド（ビツト８８〜９，２６
〜２７）これらの４ビツトは、データ・ストレージ１２
に関して移動されるデータの方向及びブランチ条件を指
定する０更にそれらはフラグ・ビツトがデータ・ストレ
ージ１２へ書かれるべきかどうかを指定すると共に、Ｃ
Ｕへ送られる中断要求を制御する。

各種の動作及びブランチ条件は次のように定義される〇
のフイールドは、ステータス・レジスタ、ＰＬＯｌ又は
マイクロプロセツサへ接続された他の装置のために即時
指令を与える。

インデツクス・ビツト（ビツト２０）がＯへセツトされ
た時、このフイールドはＲＡＭの直接アドレスを指定す
る０インデツクス・ビツトが１へセツトされた時、ＲＡ
Ｍアドレス・フイールドはビツト１８〜１９に従つて次
のような意味を有するＯビツト１８ビツト１９ １０ＲＡＭアドレスはインデツクス・ レジスタＩＲ２から与えられる〇 １１ＲＡＭアドレスはインデツクス・ レジスタＩＲ３から与えられる。

ビツト１５〜１７これらのビツトは、ビツト１８〜１９
によつて指定されたインデツクス・レジスタの内容へ加
えられるべき増 分値を限定する。

この増分はＲＡＭアクセスの後に指定されたインデツ クス・レジスタの内容へ加えられる〇 ビツト１０〜１４これらのビツトは、ビツト１８〜１９
によつて指定されたインデツクス・レジスタの内容と結
合される。

ビツト１０〜１４がインデツクス・レジスタ ＩＲｌ又はＩＲ２（６ビツトレジスタ） と共に使用される時、ビツト１０〜 １３はＲＡＭアドレスの最有意ビツト となり ビツト１４インデツクス・レ ジスタの最有意ビツトと０Ｒ結合さ れる。

ビツト１０〜１４がインデツクス・レジスタＩＲ３（１
０ビツト レジスタ）と共に使用される時、そ れらはＩＲ３の最有意ビツトと０Ｒ 結合される（第３図参照）。

ビツト１８及び１９の双方が０へセツトされた時、ビツ
ト１０〜１７は制御ビツトとなり、次のような意味を有
する〇ビツト１０この制御ビツトはＰＬＯの周波数を増
加させる〇ビツト１１この制御ビツトはＰＬＯの周波数
を減少させる〇ビツト１２このビツトはインデイケータ
（ＩＮＤ）信号をりセツトさせる〇ビツト１３〜１７こ
れらのビツトはＰＭＡＵの８ビツト制御バイトのビツト
１１〜１５を１へセツトするために使用される〇 「次の命令アドレス」フイールド（ビツト２８〜３４）
このフイールドは、次のマイクロ命令アドレスの全部又
は１部を含む０後述するエントリイ・モードの動作では
、エントリイ・レジスタ（アドレス・レジスタ）が能動
化され、「次の命令アドレス」（ＮＩＡ）フイールドの
ビツト２８〜３３がエントリイ・レジスタへ書込まれ、
ビツト３４が無視される０後述するプロセシング・モー
ドの動作では、ビツト３４の設定値に従いプロセシング
・レジスタ（アドレス・レジスタ）に対して左寄せ又は
右寄せされる０もしビツト３４が０へセツトされていれ
ば、ビツト２８〜３３は左寄せされ、ビツト３４が１へ
セツトされていれば、ビツト２８〜３３は右寄せされる
（第５図参照）。

ビツト２８〜３３は、マイクロ命令が実行されている間
、エントリイ・レジスタ又はプロセシング・レジスタへ
負荷される。乗算ユニツト制御フイールド（ビツト１及
び２１〜２５）このフイールドは乗算兼累算ユニツト１
４の動作を制御する。

ビツト１ このビツトはＭＡＣｌとＭＡＣ２との交差接
続を制御する０もしビツト１がＯベセツトされていれば
、直列器ＳＥＲｌはＲＡＣｌ又はＬＡＣｌへ入り、直列 器ＳＥＲ２はＲＡＣ２又はＬＡＣ２へ 入る〇 もしビツト１が１へセツトされていれ ば、ＳＥＲｌはＲＡＣ２又はＬＡＣ２ へ入り、ＳＥＲ２はＲＡＣｌ又は ＬＡＣｌへ入る〇 ビツト２１このビツトはＭＡＣｌ及びＭＡＣ２で起るデ
ータ・シフトを制御する０もしこのビツトがＯへセツト
されていれば、 シフトは起らない０もしこのビツトが １へセツトされていれば、シフトが実 行される〇 ビツト２２このビツトは ビツト２３によつて指定され
た累算器から出力レジスタ−の負荷を制御する０出力レ
ジスタが負荷 された後に、ビツト２２は累算器をＯ へセツトし、まるめワード（ＲＯｕｎｄ ＯｆｆｗＯｒｄ）をセツトし、次の動作の準備を行う。

もしビツト２２がＯへセツトされていれば、動作は生じ
ないｏも しビツト２２が１へセツトされていれ ば、出力レジスタが負荷され、累算器 が０へセツトされ、まるめワードがセ ツトされる。

ビツト２３このビツトは、どの累算器が直列器の出力を
受取るべきか、又はどの累算器の内容を出力レジスタ−
負荷すべきか を指示する０このビツトがＯへセツト されている時、それは右方累算器を指 定し、それが１へセツトされている時、 左方累算器を指示する〇 これらのビツトはＳ／Ｄフイールドに よつて指定された累算器又は直列器へ 負荷されるオペランドのフオーマツト を指定する。

直列器に負荷される場合、 ビツト２３ ビツト２４ 〜２５ 累算器に負荷される場合、 ＲＡＭアドレス回路（第２Ａ図） ここで再び第２Ａ図〜第２Ｅ図を参照する０命令ストレ
ージ１０から読出されたマイクロ命令の２個のパリテイ
・ビツトは、線２０を介してパリテイ制御回路２１へ印
加される。

パリテイ制御回路２１は通常型のものであり、排他的０
Ｒ回路のトリ一より成る。勿論、回路２１はマイクロ命
令の他の３４ビツトを受取るが、説明を簡単にするため
、これらのビツトを回路２１へ印加する線は示されてい
ない０回路２１は命令ストレージ１０の各半分について
行われたテストの結果を示す２個のビツトを発生するが
、これらのビツトは線２２を介してインターフエイス１
５へ印加される。ＲＡＭアドレス・フイールド（ビツト
１０〜１９）の１０ビツトと、マイクロ命令のインデツ
クス・ビツト（ビツト２０）は、１１ビツトバス２３を
介して命令レジスタ２４へ印加される。命令レジスタ２
４に貯蔵されたビツト１８〜２０はデコード回路２５へ
印加され、ビツト１０〜１７は２出力バス切替ゲート２
６の入カへ印加される。ゲート２６の出力の１つはバス
２７を介してインターフエイス１５へ接続され、他の出
力はバス２８を介してストレージ・アドレス・レジスタ
ＲＡＲ２９の入カへ接続される。増分レジスタ３０は、
その出力をゲート３１，３２，３３を介して３個のイン
デツクス・レジスタＩＲｌ，ＩＲ２，ＩＲ３の入カへ接
続される。インデツクス・レジスタＩＲｌ，ＩＲ２，Ｉ
Ｒ３からの出力は、それぞれゲート３４，３５，３６を
介してストレージ・アドレス・レジスタ２９へ印加され
るｏ更にこれらの出力は、それぞれ原ゲート３８，３９
，４０を介して０Ｒゲート３７の入カへ印加される。０
Ｒゲート３７の出力は、バス４１を介して１８ビツト双
方向性内部バス４２へ接続される０内部バス４２は、バ
ス４３及び宛先ゲート４４，４５，４６を介してインデ
ツクス・レジスタＩＲｌ，ＩＲ２，ＩＲ３の入カへ接続
される０更に内部バス４２は、バス４８を介してデコー
ド回路４７へ接続される〇動作において、マイクロ命令
の実行中、デコード回路２５はビツト１８〜２０をデコ
ードする。

もしビツト１８及び１９の双方がＯへセツトされており
、ビツト２０が１へセツトされていれば、命令レジスタ
２４に貯蔵されたビツト１，０〜１７は制御ビツトであ
る。これらの制御ビツトは、ゲート２６及びバス２７を
介してインターフエイス１５へ印加される。もしインデ
ツクス・ビツト２０がＯへセツトされていれば、ビツト
１０〜１７はデータ・ストレージ・アドレスを指定し、
従つてこれらのビツトはゲート２６及びバス２８を介し
てアドレス・レジスタ２９に貯蔵される０もしビツト１
８及び１９のいずれかがＯへセツトされておらず 且つ
インデツクス・ビツト２０が１へセツトされていれば、
これはデータ・ストレージ１２の間接アドレシングに関
係している０デコード回路２５は、ビツト１８〜１９が
インデツクス・レジスタＩＲｌ，ＩＲ２，ＩＲ３のいず
れを指定するかに従つてゲート３４，３５，３６の１個
を能動化する０命令レジスタ２４に貯蔵されたビツト１
０〜１４はバス２８を介してアドレス・レジスタ２９へ
印加される０そこで上記ビツトは第４図に示されるよう
に、ビツト１８及び１９によつて指定されたインデツク
ス・レジスタの内容と結合される０このようにしてアド
レス・レジスタ２９で得られたアドレスは、ＲＡＭアド
レス・バス４９を介してデータ・ストレージ１２へ印加
される。データストレージ１２で実行される読出し及び
書込み動作は後に説明する。アドレス・レジスタ２９が
負荷された後、指定されたインデツクス・レジスタの内
容は、ビツト１５〜１７によつて限定された値だけ増加
する。ビツト１５〜１７は、バス２８及びバス５０を介
して増分レジスタ３０へ負荷されている０増分レジスタ
３０に貯蔵された増分値はゲート３１，３２，３３を介
して指定されたインデツクス・レジスタへ印加される。
上記のゲートはビツト１８〜１９をデコードするデコー
ド回路２５によつて能動化されている０説明を簡単にす
るため、増分値をインデツクス・レジスタの内容へ加え
る回路は図面に示されていない。インデツクス・レジス
タＩＲｌ〜ＩＲ３は、 ！マイクロ命令の実行中又は後
に説明する制御ワードの実行中、内部バス４２を介して
負荷することができる０マイクロ命令が実行されている
間にインデツクス・レジスタを負荷することは、そのマ
イクロ命令の原／宛先（Ｓ／Ｄ）フイールドのビツト３
〜５によつて制御される０命令メモリ１０から読出され
たマイクロ命令のＳ／Ｄフイールドの６個のビツト２〜
７はバス５１上で得られるので、その中のビツト３〜５
はバス５２を介して命令レジスタ５３へ負荷される０デ
コード回路５４は、インデツクス・レジスタＩＲｌ〜Ｉ
Ｒ３のいずれがビツト３〜５によつて指定されたかに従
つて、制御線（図示せず）を介して宛先ゲート４４〜４
６の１個を能動化する。次いで内部バス４２上にあるデ
ータはバス４３、能動化された宛先ゲート４４，４５，
４６の１個を介して指定されたインデツクス・レジスタ
へ負荷される０内部バス４２上に存在する制御ワードの
実行中、インデツクス・レジスタの負荷は後述する如く
制御ワードのビツト３〜５の制御の下で実行される。デ
コード回路４７は制御ワードのビツト３〜５をデコード
し、インデツクス・レジスタＩＲｌ〜ＩＲ３のいずれが
ビツト３〜５によつて指定されたかに従つて、宛先ゲー
ト４４〜４６の１個を能動化する。次いで制御ワードの
ビツト６〜１７は、バス４３及び能動化されたゲート４
４，４５，４６の１個を介して指定されたインデツクス
・レジスタへ負荷される。インデツクス・レジスタの内
容は、マイクロ命令の実行中、そのマイクロ命令のＳ／
Ｄフイールドのビツト３〜５の制御の下でデータ・スト
レージ１２へ貯蔵されてよい。デコード回路５４は、イ
ンデツクス・レジスタＩＲｌ〜ＩＲ３のいずれがビツト
３〜５によつて指定されたかに従つて、原ゲート３８〜
４０の１個を能動化し、指定されたインデツクス・レジ
スタの内容は能動化された原ゲート、０Ｒゲート３７、
バス４１を介して内部バス４２上に置かれる。制御ワー
ドが内部バス４２上に置かれる方法は、後にインターフ
エイス１５の動作と関連して説明する０ＲＡＭ読出し／
書込み動作 データ・ストレージ（ＲＡＭ）１２との間のデータ転送
についてこれから説明する０データ・ストレージ１２の
データ入力はデータ入力バス６０を介して内部バス４２
へ接続される０データ・ストレージ１２のデータ出力は
データ出力バス６１へ接続され、出力バス６１は３個の
ゲート６２，６４，６５を含むバス切替ゲート６２へ接
続されている。

バス６１はゲート６３の入カへ接続され、ゲート６３の
出力はバス６６を介して内部バス４２へ接続されている
。ゲート６４はその入力を乗算兼累算ユニツト１４の出
力バス６７へ接続され、その出力はバス６６を介して内
部バス４２へ接続されている。バス４２はゲート６５の
入カへ接続され、ゲート６５の出力は乗算兼累算ユニツ
ト１４の入力バス６８へ接続されている０マイク口命令
の実行中、データ・ストレージ１２で実行される読出し
及び書込み動作は、マイクロ命令の動作コード・フイー
ルド・ビツト８〜９によつて制御される。命令ストレー
ジ１０の出力にあるバス６９上で得られるこれらのビツ
トは、命令レジスタ７０に貯蔵され、デコード回路７１
によつてデコードされる。デコード回路７１は、マイク
ロ命令フオーマツトの欄で説明したように、ビツト８〜
９の値に従つて読出し／書込み（Ｒ／Ｗ）制御線７２を
選択的に能動化する０線７２はデータ・ストレージ１２
へ接続されている〇書込み動作が実行されるべきである
時、Ｒ／Ｗ制御線７２がアツプとなり、内部バス４２上
にあるデータが入力データ・バス６０を介してデータ・
ストレージ１２へ転送され、ＲＡＭアドレス・バス４９
上にあるアドレスに従つてそこへ貯蔵される０内部バス
４２上のデータは、前述したようにインデツクス・レジ
スタの１個から来るか、乗算兼累算ユニツト１４の出力
バス６７から来るか、後述するようにインターフエイス
１５から来る〇出力バス６７上にあるデータは、ゲート
６４を介して内部バス４２へ転送される。

ゲート６４はデコード回路７３によつて能動化され、Ｓ
／Ｄフイールドのビツト２〜７はバス５１及び７４を介
してデコード回路７３へ印加される０ビツト２〜７が出
力レジスタＲＥＧｌ又はＲＥＧ２をデータ源として指定
する時に、ゲート６４はデコード回路７３によつて能動
化される〇読出し動作が実行されるべきである時、Ｒ／
Ｗ制御線７２はダウンとなり、ＲＡＭアドレス・バス４
９上のアドレスによつて指定されたデータ・ストレージ
１２のデータは、データ出力バス６１及びＲ／Ｗ制御線
７２によつて能動化されたゲート６３を介して内部バス
４２上に置かれる。

ＲＯＳアドレシング回路（第２Ｅ図）アドレシング回路
１１は２個のアドレス・レジスタを含む。

即ち、６ビツトのエントリイ・レジスタは命令ストレー
ジ１０の６４個の低順位ビツト位置のみをアドレスする
ために設けられ、１２ビツトのプロセシング・レジスタ
は命令ストレージ１０の全ての内容をアドレスするため
に設けられる０これら２種のレジスタは、現在のマイク
ロ命令の「次の命令アドレス」（ＮＩＡ）フイールドか
ら負荷されるか、制御ユニツト（ＣＵ）から受取られた
制御ワードから負荷されてよい。ＮＩＡフイールドは命
令ストレージ１０の出力にあるバス８０上で利用可能で
あり、そのビツト２８〜３４はバス切替ゲート８１へ入
力される０ゲート８１は上記ビツトをエントリイ・レジ
スタ又はプロセシング・レジスタのいずれかへ負荷する
０ゲート８１の制御は後に説明する０エントリイ・レジ
スタ及びプロセシング・レジスタは内部バス４２からゲ
ート６５、入力バス６８（第２Ｃ図）、バス８２、バス
切替ゲート８３を介して負荷されてもよい。ゲート８３
はバス８４を上記レジスタへ選択的に接続する。ゲート
８３の制御については後に説明する０エントリイ・レジ
スタ及びプロセシング・レジスタからの出力は、１組の
ゲート８５，８６を介して０Ｒゲート８４の人カへ印加
される。ゲート８５及び８６は、それぞれラツチ８７の
真及び補の出力によつて制御される０ラツチ８７は、イ
ンターフエイス１５からのＡ／Ｄ要求線８８及びデコー
ド回路７１からのＡ／Ｄテスト線８９によつて制御され
る〇デコード回路７１は前述した如く動作コード・フイ
ールドのビツトをデコードし、又ブランチ・フイールド
のビツト２６〜２７をデコードする。

これらのビツトは命令レジスタ７０に貯蔵されているが
、バス９０を介してそこへ負荷されたものである０ブラ
ンチ・フイールドのビツト２６及び２７がそれぞれ１及
びＯへセツトされている時、デコード回路７１はＡ／Ｄ
テスト線８９を能動化する。Ａ／Ｄテスト線８９は２個
のＡＮＤゲート９１及び９２の第１入カへ接続され、Ａ
ＮＤゲート９１，９２の出力はそれぞれラツチ８７のセ
ツト及びりセツト入カへ接続されている。Ａ／Ｄ要求線
８８はＡＮＤゲート９１の第２入カへ直接に接続され、
イ５ンバータ９３を介してＡＮＤゲート９２の第２人カ
へ接続されている００Ｒゲート８４からの出力は１２ビ
ツト・ワードを与える。このワードの最低順位ビツトは
排他的０Ｒゲート９４の第１入カへ接続され、ブランチ
論理回路９５から来るブランチ条件線は排他的０Ｒゲー
ト９４の第２入カへ接続される。０Ｒゲート８４からの
出力ワードの高順位１１ビツトは、排他的０Ｒゲート９
４からの出力と一緒になつて、命令ストレージ１０から
フエツチされるべきマイクロ命令の１２ビツトアドレス
を形成し、このアドレスは１２ビツト・バス９６を介し
て命令ストレージ１０へ印加される０ブランチ論理回路
９５は、マイクロ命令フオーマツトの説明時に掲げた表
に従つて、ブランチ条件線９５′を選択的に能動化する
０論理回路９５はＡ／Ｄテスト線８９及びＡ／Ｄ要求線
８８へ接続され、線８９及び８８の双方がアツプになつ
た時にブランチ条件線９５′を能動化する。

線８８のアツプは、「Ａ／Ｄ要求線が１ならばブランチ
」の条件に対応する。更に、ブランチ論理回路９５は中
断終了テスト線（図示せず）及び中断終了線（図示せず
）へ接続される０これら線の双方がアツプとなつた時、
ブランチ条件線９５″が能動化される０これは「中断終
了ならばブランチ」の条件に対応する。

中断終了テスト線はデコード回路７１から来る０デコー
ド回路７１はビツト８，９，２６，２７がそれぞれ０，
０，０，１へセツトされた時に中断終了テスト線をアツ
プにする０中断終了線はインターフエイス１５中の中断
制御１１５から来る〇更に、ブランチ論理回路９５はフ
ラグ・ビツト・テスト線（図示せず）へ接続される０こ
の線はデータ・ストレージから読出されたワードのフラ
グ・ビツトが１状態にある時に、アツプとなつてブラン
チ条件線９５′を能動化する。これは１−フラグ・ビツ
トが１ならばブランチ」の条件に対応する〇フラグ・ビ
ツト・テスト線はデコード回路７１から来る０デコード
回路７１は、ビツト８，９，２６，２７がそれぞれ０，
１，０，１へセツトされた時、フラグ・ビツトテスト線
をアツプにする０フラグ・ビツトは線９７を介して論理
回路９５へ印加され、回路９５はそのビツトを入力バス
４２から受取る。更に論理回路９５はＲＥＧｌ符号テス
ト線（図示せず）へ接続され、出力レジスタＲＥＧｌの
内容に関連した符号ビツトを乗算兼累算ユニツト１４か
ら受取る０ＲＥＧ１符号テスト線がアツプであり符号ビ
ツトがＯ状態にある時、回路９５はブランチ条件線９５
″を能動化する〇これは「ＭＡＣｌの結果が正ならばブ
ランチ」の条件に対応する。ＲＥＧｌ符号ビツトは線９
８を介して論理回路９５へ印加される０ＲＥＧ１符号テ
スト線はデコード回路７１から来る。デコード回路７１
は、ビツト２，９，２６，２７がそれぞれ１，０，０，
１又は１，１，０，１へセツトされた時、ＲＥＧｌ符号
テスト線をアツプにする。更に、論理回路９５は線１２
４を介してインターフエイス１５によつて与えられるイ
ンデイケータ（ＩＮＤ）を受取り、Ａ／Ｄテスト線８９
がアツプであリインデイケータが１状態にある時に、ブ
ランチ条件線９５″を能動化する。ブランチ条件線９５
′が能動化された時、０Ｒゲート８４によつて与えられ
た出力ワードの最少有意ビツトと１ビツトとのモジユロ
２加算が実行される０それによつて、アドレス・レジス
タに含まれるアドレスが偶数の場合（最少有意ビツトが
Ｏ）、上記アドレスのすぐ後に続くマイクロ命令へブラ
ンチし、アドレス・レジスタに含まれるアドレスが奇数
の場合（最少有意ビツトが１）、上記アドレスのすぐ前
のマイクロ命令へブランチすることが可能となる〇イン
ターフエイス１５（第２Ｂ図）インターフエイス１５は
８ビツト双方向性バス４へ接続された１８ビツト入出力
（１／０）レジスタ１００を含み、ＰＭＡＵ及びＣＵ（
第１図参照）間を交換されるデータは上記レジスタに貯
蔵される０１／Ｏレジスタ１００は、バス１０１を介し
て内部バス４２へ接続される出力を有する０内部バス４
２は、バス１０２及びゲート１０３を介してＩ／Ｏレジ
スタ１００の入カへ接続される。

更にインターフエイス１５は１６ビツトのステータス・
レジスタ１０４を含む。ステータス・レジスタ１０４は
内部バス４２及びバス１０５を介して負荷されてよい０
ステータス・レジスタ１０４の内容は、バス１０６を介
して双方向性バス４上に直接に置かれてよい０ステータ
ス・レジスタ１０４は８ビツトＰＬＯ制御バイト及び８
ビツトＰＭＡＵ制御バイトを含む。ＰＬＯ制御バイト ビツトＯ これは制御ワード・ビツトである〇ビツト
１ これはフラグ・ビツトである。

ビツト２〜６これらのビツトは各種の信号処理速度を限
定する０第１図の装置のモデム応用例では、ビツト２〜
４はビツト速度 を限定し、ビツト５〜６は信号速度を 限定する。

ビツト７ このビツトはサンプリング速度を限定する〇
ビツトＯ及び１は、バス１０５を介して内部バス４２か
ら得られる０ビツト２〜７はバス１０７を介してＰＬＯ
カウンタ１０８へ印加される０第１図及び第２図の実施
例では、外部のＰＬＯ（第１図）は発振器自体であり、
ＰＬＯによつて与えられるパルスの位相及び周波数を変
化させる一連の通常型分割器はインターフエイス１５に
含まれＰＬＯカウンタ１０８として示される０カウンタ
１０８は線１０９を介して外部発振器によつて与えられ
たパルスを受取り、アナログーデイジタル変換器のため
に線１１０を介してサンプリング・パルスを与え、又Ｃ
Ｕのためにそれぞれ線１１１及び１１２を介してビツト
速度及び信号速度でパルスを与える０ＰＬ０カウンタ１
０８は、バス１０７を介して受取られた８ビツトＰＬＯ
制御バイトのビツト２〜７によつて制御され、且つマイ
ク口命令が制御ワードである時（即ち、前述した如くＲ
ＡＭアドレス・フイールドのビツト１８〜１９が共にＯ
である時）、実行されつつあるマイクロ命令のＲＡＭア
ドレス・フイールドのビツト１０〜１１によつて制御さ
れる。

これらのビツト１０〜１１はバス２７及び１１３を介し
てＰＬＯカウンタ１０８へ印加される。ＰＭＡＵ制御バ
イト ８ビツトＰＭＡＵ制御バイトは、ハードウエア又はソフ
トウエア制御の下で書かれた情報を含む。

ビツト８ このビツトは、命令ストレージ１０の前半
部で実行されるパリテイ・チエツタの結果を示す。

ビツト９ このビツトは、命令ストレージ１０の後半
部で実行されるパリテイ・チエツクの結果を示す〇 ビツト１０このビツトは、ＣＵによる読出しエラー又は
書込みエラーを示す〇ビツト１１これらのビツトは割当
てられておらず、〜１５？プログラマがソフトウエア・
チエツク を行うのに使用してよい。

ビツト８〜９は、パリテイ・チエツク回路２１により線
２２を介してステータス・レジスタ１０４へ負荷される
０ビツト１１〜１５はバス２７を介してマイクロ命令の
ＲＡＭアドレス・フイールドのビツト１３〜１７により
レジスタ１０４へ負荷される。

マイクロ命令のビツト１８〜１９は共にＯであり、ビツ
ト２０は１である０ＣＵによつて読出し動作が行われ、
ＰＭＡＵによつて書込み動作が行われる時（又はその反
対の時）、常にビツト１０が１へセツトされる０ＣＵに
よつて実行される読出し動作及び書込み動作は後に説明
する。８ビツトのＰＭＡＵ制御バイト中に１ビツトがあ
れば、中断例外要求手順を開始してそれをＣＵへ知らせ
るのに十分である０このため、ＰＭＡＵ制制バイトのビ
ツトが０Ｒ結合され、その結果は線１１４を介して中断
制御装置１１５へ印加される。

０Ｒ結合の結果が１ビツトの時、中断制御装置１１５は
ＣＵへ接続された中断例外線１１６を能動化する。

更に装置１１５は、現在のマイクロ命令の動作コード及
びブランチ・フイールドのデコード結果に応答して、線
１１７を介してデコード回路７１（第２Ａ図）から通常
の中断要求信号を受取る〇更に中断制御装置１１５は線
１１７上のアツプ・レベルに応答して、ＣＵへ接続され
たノーマル中断線１１８を能動化する０装置１１５は中
断保持線１１９へ接続され、Ｉ／Ｏレジスタ１００に貯
蔵された制御ワード（後に説明する）のビツト２が中断
保持線１１９へ印加される。更に、インターフエイス１
５は１３ビツトＡ／Ｄレジスタ１２０を含み、処理され
るべき信号のデイジタル・サンプル値は、Ａ／Ｄ変換器
２（第１図）からバス３を介して受取られた時に、Ａ／
Ｄレジスタ１２０に貯蔵される。

このサンプル値は、ゲート１２１及びバス１２２を介し
て内部バス４２へ転送される。Ａ／Ｄ要求論理回路１２
３（後に説明する）は、レジスタ１２０が負荷された時
に、線８８上にＡ／Ｄ要求表示信号を与える〇デコード
回路１２６は、ＰＭＡＵ及びＣＵ間のデータ交換を制御
し、且つ処理されるべきサンプル値がＡ／Ｄレジスタ１
２０から内部バス４２へ転送されるのを制御する０デコ
ード回路１２６は、バス５１（第２Ａ図）及び１２７を
介して、実行されているマイクロ命令のＳ／Ｄフイール
ドのビツト３〜５を受取り、且つバス６９及び１２８を
介して、そのマイクロ命令の動作コード・フイールド・
ビツトを受取る０更にデコード回路１２６は線１２４を
介してインデイケータ（ＩＮＤ）信号を与える。このＩ
ＮＤ信号は、実行されているマイクロ命令のＲＡＭアド
レス・フイールドのビツト１８〜１９が共にＯでありビ
ツト２０が１である時、上記フイールドのビツト１２に
よつてＯへリセツトされる。このビツト１２は、バス２
７及び線１２５を介してデコード回路１２６へ印加され
る。デコード回路１２９は、ＰＭＡＵとＣＵとの間で交
換されるタグをデコードする０これらのタグとして、次
のようなものがある。

ＴＤこのタグはＣＵから受取られ、バス４を介してＣＵ
から与えられたデータが 有効であるかどうかを示す。

Ｔ このタグはタグＴＤが受取られたことを示し、
ＰＭＡＵからＣＵへ送られる。

昏晶Ｕ選択このタグはＣＵから受取られ、ＣＵがいくつ
かの処理ユニツトへ接続されている時に、そのＰＭＡＵ
を選択する働き をする〇 ＴＡｌこのタグはＰＭＡＵとＣＵとの間で交換され、／
０レジスタ１００との間のデータ転送を制制する。

ＴＡ２このタグはＰＭＡＵとＣＵとの間で交換され、デ
ータ・ビツトとして使用され ！る０ Ｒ／Ｗ このタグはＣＵから受取られ、ＰＭＡＵとＣ
Ｕの間で起る交換の方向を制御する。

制御ワード（ＣＷ） １
ＣＵは制御ワードによつてＰＭＡＵを管理する。

ＣＵから受取られた制御ワードはＩ／０レジスタ１００
に貯蔵され、次いでデータ・ストレージ１２に貯蔵され
るか、又は直ちに実行される０それは１８ビツトの長さ
を有し、ＰＭＡＵによつて中断が要求された後、ＣＵに
よつて転送される０制制ワードのフオーマツトは第６図
に示されている〇ビツトＯ これは制御ビツトであり
、ワードが制制ワードかデータ・ワードかを示す。もし
ビツトＯがＯへセツトされていれ 二ば ビツト２〜１
７はデータ・ビツト である０ワード（ビツトＯ〜１７）は データ・ストレージ１２へ貯蔵される べきである〇 もしビツト０が１へセツトされていれ Ｃば、ビツト０
〜１７は制制ワードを構 成する。

ビツ日 このビツトは、制御ワードが直ちに実行され
るべきか、又はデータ・ストレージ１２に貯蔵されるべ
きかを示す。

もしビツト１が０へセツトされていれ ば、制御ワードはデータ・ストレージ １２へ書込まれるべきである。

もしビツト１が１へセツトされていれ ば、制御ワードは直ちに実行されるべ きである〇 ビツト２ このビツトはＣＵに中断を要求させるか、又
は要求された中断を維持させる〇もしビツト２が０へセ
ツトされていれ ば、中断は生じない〇 もしビツト２が１へセツトされていれ ば、中断はＰＭＡＵによつて要求される （即時実行の場合、即ちビツト１が１ へセツトされている場合にのみ）。

ビツト３〜５これらのビツトは宛先レジスタを指定する
０ビツト６〜１７がそこへ負荷される。

ビツト６〜１７これらは、宛先レジスタへ負荷されるべ
きデータ・ビツトである０これらのビツトは宛先レジス
タのフオーマツト に対して右寄せされる。

ＰＭＡＵ／ＣＵデータ転送 ＣＵはＰＭＡＵとのデータ交換を開始しなくてもよい。

データ転送の前に、ＰＭＡＵは中断を要求する。次いで
データ転送がＣＵによつて開始される。ＣＵはＰＭＡＵ
選択タグを能動化することによつてＰＭＡＵへ直接にア
クセスする。このタグが無能化された時、ＰＭＡＵはＣ
Ｕから切離される０ＣＵによつて実行される書込み動作
（ＣＵからＰＭＡＵへ）制御ユニツト（ＣＵ）からのデ
ータは、１時に９ビツトずつＩ／Ｏレジスタ１００へ負
荷される。

タグＲ／Ｗは０へセツトされる〇タタグＴＡｌは、ＣＵ
によつてバス４上に置かれた８個のビツトが、Ｉ／０レ
ジスタ１００の最有意ビツト（ＭＳＢ）ポジシヨンへ負
荷されるべきか、最小有意ビツト（ＬＳＢ）ポジシヨン
へ負荷されるべきかを示す。

もしタグＴＡｌが０へセツトされていれば、８個のビツ
トはＭＳＢポジシヨンへ負荷されるべきであり、もしｌ
へセツトされていれば、ＬＳＢポジシヨンへ負荷される
べきである。タグＴＡ２は次のようなデータ・ビツトと
して使用される。

一般的には、ＣＵ書込み動作においては、先ずＬＳＢポ
ジシヨンが負荷される。バス４からの８ビツトはＩ／０
レジスタ１００のポジシヨン１０〜１７へ負荷され、タ
グＴＡ２はポジシヨンｌ（フラグ）へ負荷される。続い
てＣＵによりバス４上に置かれた８ビツトはＩ／０レジ
スタ１００のポジシヨン２〜９へ負荷され、次のＴＡ２
はポジシヨンＯ（制御ビツト）へ負荷される。もしレジ
スタ１００のポジシヨンＯ及びｌの双方がｌへセツトさ
れていれば、レジスタ１００に含まれるワードは制御ワ
ードであり、その制御ワードは直ちに実行されねばなら
ない。

この場合、ポジシヨン２は現在の中断を維持するために
ｌへゼツトされてよい。もしポジシヨン０及び１のいず
れかがｌへセツトされていなければ、レジスタ１００に
含まれるワードは内部バス４２上に置かれてデータ・ス
タレージに貯蔵される。この場合、ステータス・レジス
タ１０４によつて中断例外が要求されなければ、書込み
動作が完了すると、直ちに中断要求線がダウンになる。
制御ワードは、アドレシング回路１１のエントリイ・レ
ジスタ及びプラセシング・レジスタへのデータ負荷を行
う。

デコード回路４７（第２Ａ図）は内部バス４２上にある
制御ワードのビツト３〜５をデコードし、ゲート８３（
第２Ｅ図）を制御する２本の制御線１２９を選択的に能
動化する。線１２９は、もしエントリイ・レジスタ及び
プロセシング・レジスタのいザれも宛先レジスタでなけ
ればゲート８３をプロツクし、そのいずれかが宛先レジ
スタであればゲート８３７！−してバス８２の内容をこ
れらＲＯＳアドレス・レジスタへ選択的に転送させる。
もしＲＯＳアドレス・レジスタの１個（プロセシング・
レジスタ）が宛先レジスタであれば、内部バス４２上に
ある制御ワードのビツト６〜１７は、ゲート６５（第２
Ｃ図）、バス６８，８２、ゲート８３を介してプロセシ
ング．Ｚ４レジスタへ転送される。

ゲート６５は内部バス４２上にある制御ワードのビツト
３〜５に応答するデコード回路７３によつて能動化され
る。ＣＵによつて実行される読出し動作（ＰＭＡＵから
ＣＵへ）ＣＵはステータス・レジスタ１０４又はＩ／０
レジスタ１００の内容を読出すことができる。

／０レジスタ１００の場合、それは前もつてＰＭＡＵに
よつてデータを負荷されていなければならない。タグＲ
／Ｗはｌへセツトされる。

タグＴＡｌは、バス４上にあるビツトがＩ／０レジスタ
１００又はステータス・レジスタ１０４のＭＳＢポジシ
ヨン又はＬＳＢポジシヨンから来なければならないこと
を指示する。

もしこのタグが０へセツトされていけば、ビツトはＭＳ
Ｂポジシヨンから負荷されるべきであるし、もしｌへセ
ツトされていれは、ＬＳＢポジシヨンから負荷されるべ
きである。タグＴＡ２は、Ｉ／０レジスタ１００又はス
テータス・レジスタ１０４のいずれの内容が読出される
べきであ３るかどうかを指示する。

もしタグＴＡ２がＯへセツトされていれば、レジスタ１
００が読出されるべきであるし、それが１へセツトされ
ていれば、レジスタ１０４が読出されるべきである。レ
ジスタ１０４の場合、その内容はバス１０６を介して直
接ｌこバス４へ印加される。レジスタ１０４は、中断要
求手順がＰＭＡＵによつて開始されない時でも、任意の
時点で読出されることができる。乗算兼累算ユニツト１
４ 乗算兼累算ユニツト１４は２個の同様な１６ビツトＸｌ
６ビツト乗算器兼累算器装置（ＭＡＣｌ及びにＭＡＣ２
）を含む。

ＭＡＣｌ及びＭＡＣ２はフランス特許出願第７６−３４
８２０号に説明されている乗算器兼累算器装置と同一の
ものであつてよい。ＭＡＣｌは１６ビツト直列化器ＳＥ
Ｒｌ、左右の１６ビツト累算器ＬＡＣｌ及びＲＡＣｌ、
１６ビツト出力レジスタＲＥＧｌを含む。同様にＭＡＣ
２は１６ビツト直列化器ＳＥＲ２、左右の１６ビツト累
算器ＬＡＣ２及びＲＡＣ２、１６ビツト出力レジスタＲ
ＥＧ２を含む。直列化器及び累算器の各々は接頭語Ｂを
付された入カバツフアと独自に関連している。従つてＭ
ＡＣｌ及びＭＡＣ２は入カバツフアＢＳＥＲｌ，ＢＬＡ
Ｃｌ，ＢＲＡＣｌ，ＢＳＥＲ２．，ＢＬＡＣ２，ＢＲＡ
Ｃ２を含む。ユニツト１４への入力バス６８はバス切替
ゲート１３０の入カへ接続される。バス切替ゲート１３
０は２つの出力を有し、それぞれインバータ１３１を介
してＭＡＣｌの入力バス１３２及びＭＡＣ２への入力バ
ス１３３へ接続されている。補数信号が線１６０を介し
てインバータ１３１へ印加される。ゲート１３０は現在
のマイクロ命令のＳ／Ｄフイールドのビツト３〜５によ
つて制御される。上記ビツトはバス５１及び１３４を介
してそこへ印加される。入力バス１３２上へ転送された
ビツトは、入カバツフアＢＳＥＲｌ，ＢＬＡＣｌ，ＢＲ
ＡＣｌへ並列に印加される。ＳＥＲｌの直列出力はＡＮ
Ｄゲート１３５及び１３６を介してそれぞれＬＡＣｌ及
びＲＡＣｌの乗数人カへ接続される。ＬＡＣｌの直列出
力は、ＲＡＣｌの直列入カへ接続される。ＲＡＣｌの直
列出力は線１３７を介してＬＡＣｌの直列入カへ接続さ
れる。ＬＡＣｌ及びＲＡＣｌからの並列出力は出力レジ
スタＲＥＧｌへ送られ、ＲＥＧｌの出力はＭＡＣｌから
の出力バス１３８へ接続される。入力バス１３３上へ転
送されるビツトは、入カバスフアＢＳＥＲ２，ＢＬＡＣ
２，ＢＲＡＣ２へ並列に印加される。ＳＥＲ２の直列出
力は、ＡＮＤゲート１３９及び１４０を介して、それぞ
れＬＡＣ２及びＲＡＣ２の乗数人カへ接続される。ＬＡ
Ｃ２の直列出力はＲＡＣ２の直列入カへ接続され、ＲＡ
Ｃ２の直列出力は線１４１を介してＬＡＣ２の直列入カ
へ？続される。ＬＡＣ２及びＲＡＣ２からの並列出力は
出力レジスタＲＥＧ２へ送られ、ＲＥＧ２の出力はＭＡ
Ｃ２からの出力バス１４２へ接続される。更に、ＳＥＲ
ｌの直列出力は、線１４３及びＡＮＤゲート１４４，１
４５を介してＬＡＣ２及びＲＡＣ２の乗数人カへ接続さ
れる。更に、ＳＥＲ２の直烈出力は、線１４６ＡＮＤゲ
ート１４７，１４８を介してＬＡＣｌ及びＲＡＣｌへ接
続される。出力バス１３８及び１４２はバス切替ゲート
１４９の入カへ接続され、ゲート１４９の出力はユニツ
ト１４からの出力バス６７へ接続される。ゲ゛一ト１４
９はバス５１を介してそこへ印加された現在のマイクロ
命令のＳ／Ｄフイールドのビツト５〜７によつて制御さ
れる。更に、ユニツト１４はデコード回路１５０を含む
。デコード回路１５０は、バス１５１を介して、現在の
マイクロ命令のＳ／Ｄフイールドのビツト２〜５を受取
り、且つバス１５２を介して現在のマイクロ命令の乗算
ユニツト制御フイールドの６ビツトを受取る。回路１５
０は、後に詳細に説明するように、制御線（図示せず）
によつてユニツト１４の動作を制御する。更ｚこ、回路
１５０は線１６０上に補数信号を与える。この補数信号
は、乗算ユニツト制御フィールートのビツト２４〜２５
のデコード結果によりインバータ１３１へ印加される。
直列化器及び累算器及びこれらに関連したバツフアより
成るプロツク、即ちＢＳＥＲｌ＋ＳＥＲｌ，ＢＬＡＣｌ
＋ＬＡＣｌ，ＢＲＡＣｌ＋ＲＡＣｌ，ＢＳＥＲ２＋ＳＥ
Ｒ２，ＢＬＡＣ２＋ＬＡＣ２，ＢＲＡＣ２＋ＲＡＣ２は
同じような１６ビツトのユニツトより成る。

これらユニツトの各々は２個の基本的な８ビツト．コン
ポ一ｊ、ントより構成される。即ち、それらは８個の最
有意ビツトを含むコンポ＝ネットＭと、８個の最少有意
ビツトを含むコンポーネントＬで構成される。ここで第
７図を参照すると、そこに基本的８ビツト・コンポーネ
ントが示されている。

このコンポーネントは８つの入力ＸＯ〜Ｘ７を有し、そ
こへ入力バス１３２又は１３３から８個のビツトが並列
に印加される。これらのビツトは、基本的コンポーネン
トがＭコンポーネントとして使用されるかＬコンポーネ
ントとして使用されるかに従つて、最有意ビツトか最少
有意ビツトである。入力ＸＯ〜Ｘ７は、それぞれ８個の
ラツチＰＨＯ〜ＰＨ７の入カへ接続される。これらのラ
ツチはコンポーネントの８ビツト入カバツフアを形成す
る。ラツチＰＨＯ〜ＰＨ７の出力は、それぞれ８個のＡ
ＮＤゲート１６０〜１６７の入力の１つへ接続される。
各ＡＮＤゲートの他の入力は、乗数線へ接続される。Ａ
ＮＤゲート１６０〜１６７の出力は、それぞれセル０〜
セル７と表示された８個のセルの第１の合計入カへ接続
されている。これらのセルは、第８図を参照して詳細に
説明するが、加算器又は減算器のセルであつて、その各
々は第２の合計入力と合計出力とを有する。セル１〜７
の各々は、その第２合計入力を先行するセルの合計出力
へ接続され、セル０の第２合計入力は基本的コンポーネ
ントの直列入力ＳＸへ接続される。セル１〜６の合計出
力は、それぞれ６個のＡＮＤゲート１ｂ９〜１７４の入
カへ接続され、これらＡＮＤゲートの出力は、それぞれ
６個の出力Ｓ１〜Ｓ６へ接続される。セル０の合計出力
は排他的０Ｒゲート１７５の入カへ接続され、このゲー
トの他の入力はセル１のキャリー出力へ接続される。排
他的０Ｒゲ゛一ト１７５の出力は、ＡＮＤゲ゛一ト１６
８の入力の１つへ接続される。ＡＭＤゲート１６８〜１
７４の各々の他の入力は、出力ゲートとレーベルを付さ
れた線へ接続される。ＡＮＤゲート１６８の出力は出力
ＳＯへ接続される。セル７の合計出力は、出力Ｓ７へ直
接に接続される。出力ＳＯ〜Ｓ７は基本的コンポーネン
トの８ビツト並列出力を構成する。更に、セル７の合計
出力は、コンポーネントの直列出力へ接続される。コン
ポーネントの全てのセル０〜７へは、クロツク線が並列
に接続されている。デコード回路１７６はデコード回路
１５０（第２Ｄ図）から３本の制御線ＣＴＲＬＯ，ＣＴ
ＲＬｌ，ＣＴＲＩ．２を入力として受取り、セル１へ接
続された［ｌへのＳ１セツト」線、セルモ接続された［
ＬＳＢ加算」線、セル１へ接続された［０へのＳ１セツ
ト」線、セル０へ接続された「ＭＳＢ減算」線、ＡＮＤ
ゲート１６８〜１７４へ接続された「出力ゲート」線、
ラツチＰＨＯ〜ＰＨ７へ接続された［入力Ｘ」線、セル
０及び２〜７へ接続された「０へのセツト」線を選択的
に能動化する。これらの線Ｓこあるコマンドは、次の表
に従つて制御．線ＣＴＲＬＯ，ＣＴＲｌＣＴＲＬ２から
発生される。（Ｘ＝無視） コマンドの説明 出力ゲート このコマンドはセル０〜６の内容を出力Ｓ
Ｏ〜Ｓ６へ転送させる。

０へのセツト このコマンドはセル１を除く全てノのセ
ルをＯへセツトする。

０へのＳ１セツト このコマンドはセル１を０へセツト
する。

ｌへのＳ１セツト このコマンドはセルｌをｌへセツト
する。

入力Ｘこのコマンドは入力ＸＯ〜Ｘ７にあるビツトをそ
れぞれラツチＰＨＯ〜ＰＨ７へ負荷させる。

ＬＳＢ加算 このコマンドは＋ｌをセル７の内容へ加算
させる。

これはＬコンポーネントでのみ働く。＋１は１６ビツト
・ワードの最少有意ビツトへ加算される。ＭＳＢ減算
このコマンドはセル０を減算器セルへ転送する。

これは累算器のコンポーネントＭでのみ働く。直列化器
ＳＥＲｌ及びＳＥＲ２において、入力ＸＯ〜Ｘ７は入カ
バス−接続され、コンポーネントＭの出力Ｓ７はコンポ
ーネントＬの直列入力ＳＸへ接続され、コンポーネント
Ｌの出力Ｓ７は直列化器の直列出力であり、出力ＳＯ〜
Ｓ６は使用されない。

コンポーネントＬ於びＭの乗数線は相互に接続されてい
る。各々の累算器において、コンポーネントＭ及びＬの
入力ＸＯ〜Ｘ７及び出力ＳＯ〜Ｓ７は、それぞれ入力バ
ス及び出力バス−接続されている。コンポーネントＭは
、その乗数線を累算器の乗数人カへ接続され、その直列
入力ＳＸを累算器の直列入力ＳＹへ接続され、その出力
Ｓ７をコンポーネントＬの直列，人力ＳＸへ接続される
。コンポーネントＬは、その乗数線を累算器の乗数人カ
へ接続され、その直列出力Ｓ７を累算器の直列出力へ接
続される。ユニツ口４の動作を説明する前に、一般的な
加算器セル及び減算器セルを説明する。

加算器セルは３つの入力及び２つの出力を有する。１つ
の出力は合計出力であり、入カへ印加された３個のビツ
トのモジユロ２加算に等しいビツトを与える。

他の出力はキヤリロ出力であり、３個の人カビツトの加
算から生じたキャリー・ビツトを与える。第１の入力は
、ＡＮ］ｖゲート１６０〜１５７の１個がセルに関連し
ている時に、オペランド・ビツトを受取る。第２の入力
は、左方のセルの「合計」出力ビツトを受取り、第３の
人力は、ｌクロツク・タイムたけ遅れた上記左方セルか
づのキャリー・ビツトを受取る。真理表は次の通りであ
る。減算器セルは、加算器セルの入力及び出力と同じよ
うに接続された３つの入力（オペランド、合計、キャリ
ー）と２つの出力（合計及びキャリー）を有する。減算
器セルにおいて、オペランド及びキャリー入カビツト（
これらは負である）は、次の真理表に従つて合計ビツト
（これは正である）から減算される。次に第８図を参照
して、加算器セル又は減算器セルとして使用することの
できる例示的セルを説明する。

このセルは排他的０Ｒ回路１８０を含む。

回路１８０は入力線１８１を介して前述したオペランド
・ビツトを受取り、入力線１８２を介して先行するセル
から合計ビツトを受取り、入力線１８３゛からキャリー
・ビツトを受取る。回路１８０からの出力はラツチ１８
４へ入力される。このラツチは合計出力ビツトを貯蔵し
、且つクロツク・パルスがクロツク線を介してそこへ印
加させる時に、セルの合計出力線１８５へ上記合計出力
ビツトを与える。セルがセル０又はセル２〜６のいずれ
かである時、［０へのセツト」線がラツチ１８４へ接続
される０セル１の場合、「ｏへのＳ１セツト」線がラツ
チ１８４へ接続される。多数決回路１８６は線１８１を
介してオペランド・ビツトを受取り、線１８３を介して
キャリー・ビツトを受取り、線１８８を介して合計ビツ
ト（これは排他的０Ｒ回路１８７によつて反転されても
、反転されなくてもよい。）を受取り、これら３つの入
力の１の数がＯの数を越える時に、ｌビツトを発生する
。回路１８６の出力はラツチ１８９へ接続される。この
ラツチは加算動作の結果発生させたキャリー・ビツトを
貯蔵し、クロツク・パルスが受取られた時に、キャリー
・ビツトを回路１８０及び１８６へ印加する。クロツク
線及び「ｏへのセツト」線（又は［ＯへのＳ１セツ目線
）がラツチ１８９へ接続される。更にセル０の場合、Ｍ
ＳＢ減算線が排他的０Ｒ回路１８７の入カへ接続される
。ＭＳＢ減算線がＯの論理レベルにある時、回路１８７
は先行するセルから受取られた合計ビツトを変更せず、
それを回路１８６の入カへ印加する。次いでセルは加算
器セルとして動作し、真理表１に従つて合計ビツト及び
キャリー・ビツトを与える。ＭＳＢ減算線がｌの論理レ
ベルにある時、排他的０Ｒ回路１８７は先行するセルか
ら受取つた合計ビツトを反転し、この反転したビツトを
回路１８６へ入力する。次いでセルは減算器セルとして
動作し、真理表１こ従つて合計ビツト及びキャリー・ビ
ツトを与える。セル７とセル０〜６との間の唯一の相異
は、セル７がＬＳＢ加算線上にあるビツトヘオペランド
・ビツトを加える半加算器を含むことである。半加算器
からの出力は、第８図に示される線１８１へ印加される
。ＬＳＢ加算線上にある信号が論理０である時、セル７
は通常の加算器セルであり、この信号が論理１である時
セル７の内容は＋ｌ、だけ増加される。動作 これから乗算器兼累算器装置の１つ（例えばＭＡＣｌ）
の動作を説明する。

ＭＡＣｌは１６ビツト・オペランドＡｉ，Ｂｉの積の代
数合計Ｓを計算することができる（Ｓ＝Σ±ＡｉＢｉ）
。

−上記の積は、直列接続された左右の累算器ＬＡＣｌ及
びＲＡＣｌより構成される３２ビツト累算器中で、周知
の乗算アルゴリズムを使用して部分的積を連続的に加算
し且つシフトすることによつて得られる。

ＲＡＣｌの最右方ポジシヨンはＬＡＣｌの最左方ポジシ
ヨンへ接続される。クロツク・パルスの制御の下で、累
算器ＬＡＣｌ及びＲＡＣｌ中の各ポジシヨンの内容は、
すぐ右のポジシヨンヘシフトされ、最右方ポジシヨンの
内容は最左方ポジシヨンヘシフトされる。積の部分合計
は、ＬＡＣｌ及びＲＡＣｌへ交互に累積される。

例えば、次のような合計Ｓを計算することが望まれると
する。最初の乗算の部分積はＬＡＣｌ中に累積されて右
方へシフトされ、乗算動作が完了すると、積ＡｌＢｌの
最少有意ビツトはＲＡＣｌの最右方ポジシヨンｌこ来る
。

第２乗算の部分積はＲＡＣｌに累積されて右方へシフト
され、従つてそれらは同一の重さを有する第１の積のビ
ツトへ加えられる。第３乗算の部分積はＬＡＣｌに累積
される。以下同様である。原則として、奇数番目の乗算
の部分積はＬＡＣｌに累積され、偶数番目の乗算の部分
積はＲＡＣｌに累積される。

しかし、この構成は逆になつてもよいことに注意された
い。前者の場合、奇数番目の乗算は左方へ累積され、偶
数番目の乗算は右方へ累積される。オペランドは２の補
数コードで表現された１６ビツト２進数である。最左方
ビツトは符号ビツトである。このビツトは正の数に対し
て０であり、負の数に対してｌである。２の補数で表現
されたコードを得る方法は、全てのビツトを反転して結
果の数に＋１を加算することである。

オペランドが乗算され累算される前に、その２ｑの補数
は次のような条件を満たすようにして得られなければな
らない。１．乗数は常に正でなくてはならない。

２．積の前の符号は常に正でなくてはならない。

下記の表は、積の前の符号及び乗数の符号に従つて、オ
ペランドの２の補数が必要であるかどうかを示す。乗数
は第１オペランドＡｉであり被乗数は第２オペランドＢ
ｉであると仮定する。２６進数の２の補数は、そのビツ
トを反転し結果の２進数へｌを加算することによつて決
定される。

反転は第２Ｃ図のインバータ１３１によつて実行される
。このインバータは排他的０Ｒ回路を含み、その第１入
力は符号ビツト又は乗算ユニツト制御フイールドのビツ
ト２４〜２５をデコードすることによつて得られた補数
信号を受取り、その第２入力は反転されるべきオペラン
ドのビツトを受取る。排他的０Ｒ回路の出力で得られる
ビツトは、オペランドが反転されるべきであれば、人力
ビツトを反転したものであり、反転が必要でない場合に
は入カビツトに等しい。十ｌの加算は直列化器及び累算
器中で実行され、「ＬＳＢ加算」コマンドによつて開始
される。

このコマンドは最少有意ビツト＋ｌを加算させる。２の
補数表現を使用すると、最有意ビツトを除く全てのビツ
トへ正の重みを割当て、最有意ビツトへ負の重みを割当
てることによつて、オペランドの値が得られる。

各累算器の最有意ビツトのポジシヨンは、減算可能なポ
ジシヨンでなければならない。従つて、累算器のコンポ
ーネントＭのセル０は、「ＭＳＢ減算」コマンドによつ
て減算可能ｉこされる。次に第２Ｄ図及び第７図を参照
する。

ＭＡＣｌは動作において唯一の乗算器兼累算器装置であ
ると仮定する。ＡＮＤゲート１４４，１４５，１４７，
１４８は禁止されてＭＡＣ２がＭＡＣｌと干渉しないよ
うにされる。乗算兼累算ユニツト１４はＴ秒のサイクル
で動作する。

Ｔ秒の各サイクルは次の時間間隔を含む。１．入カバツ
フアが負荷される制御時間間隔。

２．直列化器及び累算器のクロツク線へ８個のクロツク
・パルスが印加される「加算及びシフ目時間間隔（第９
図参照）。

連続した制御時間間隔の間に、オペランドはユニツト１
４への入力バス上で順次に利用可能となる。

例１サイクルｌ 制御時間間隔 乗数Ａ１はユニツト１４への入力バス６８上で利用可能
となる。

Ａ１は、Ｓ／Ｄフイールドのビツト２〜５の制御の下で
、ゲート１３０を介してＭＡＣｌへの入力バス１３２上
へ転送される。Ａ１の符号がテストされ、もし負であれ
ば、Ａ１はインバータ１３１で反転される。Ａ１が反転
されても反転されなくても、それはＳＥＲｌの入力Ｘ線
の制御の下にＢＳＥＲｌへ負荷される。「加算及びシフ
ト」時間間隔 この時間間隔では、何の動作も生じない。

サイクル２ 制御時間間隔 被乗数Ｂ１がユニツト１４への入力バス６８上で利用可
能となる。

被乗数Ｂ１は、Ｓ／Ｄフイールドのビツト３〜５の制御
の下で、ＭＡＣｌへの入力バス１３２上へ転送される。
Ｂ，は、Ａ１の符号及び乗算ユニツト制御フイールドの
ビツト２４〜２５に従つて、インバータ１３１で反転さ
れ又は反転されない。上記ビツト２４〜２５は、前記の
表に従つて「積の前の符号」を与える。次いでＢ，は、
ＬＡＣｌの入力Ｘ線の制御の下でＢＬＡＣｌへ負荷され
る。乗数Ａ１は、ＳＥＲｌのコンポーネントＭ及びＬの
乗数線を能動化することによつて、ＢＳＥＲｌからＳＥ
Ｒｌ（即ち、ＳＥＲｌのセル）へ転送される。

もしＡ１が反転されていれば、ＳＥＲｌの最右方ビツト
はＳＥＲｌのＬＳＢ加算線の制御の下で＋ｌだけ増加さ
れ、Ａ，の２の補数を決定するプロセスが完了する。「
加算及びシフ目時間間隔 Ａ１とＢ１とを乗算するプロセスが始まる。

乗算ユニツウ制御フイールドのビツト２１はクロツクを
能動化し、このクロツクは８個のクロツク・パルスを与
こる。最初のクロツク・パルスが生じると、Ａ，の最少
有意ビツトがＬＡＣｌの乗数人力へ印加され、そのビツ
トが１であるかＯであるかに従つて、被乗数Ｂ１又は１
６個のＯがＬＡＣｌセルの内容へ加えられる。このよう
にして得られた部分積は、右方へｌポジシヨンだけシフ
トされる。次のクロツク・パルスが生じると、Ａ，の第
２ビツトの値に従つて、Ｂ１又は１６個のＯがＳＥＲｌ
の内容へ加えられ、新しい部分積がシフトされる。［加
算及びシフト」時間間隔の間に、８回の昼算及びシフト
が生じる。もしＢ１がインバータ１３１によつて反転さ
れていれば、ＬＡＣｌのコンポーネントＬは、ＬＳＢ加
算線の匍脚の下で、Ｂ１の２の補数を決定するプロセス
を完了する。サイクル３制御時間間隔 乗数Ａ２がサイクル１と同じようにして ＢＳＥＲｌへ負荷される。

「加算及びシフト」時間間隔 ８個のクロツク・パルスがＡ１とＢ１とを乗算するプロ
セスを完了する。

サイクル４ 制御時間間隔 Ｂ２がＢＲＡＣｌへ負荷される。

「加算及びシフ目時間間隔 ８個のクロツク・パルスがＡ１とＢ１とを乗算するプロ
セスを開始する。

サイクル５ 制御時間間隔 動作なし。

「加算及びシフト」時間間隔 ８個のクロツク・パルスがＡ１とＢ，とを乗算するプロ
セスを完了する。

サイクル６ これはクリア・サイクルである。

「加算及びシフト」時間間隔に８個のパルスがキャリー
を伝播させる。サイクル７ これはクリア・サイクルである。

サイクル８ 結果のＳはＲＡＣｌの出力で利用可能である。

ＲＡＣｌへ印加された出力ゲート・コマンドは出力レジ
スタＲＥＡｌへＳを負荷させる。〔注意） ２個の１６
ビツトオペランドの乗算の積は、勿論、３２ビツト・ワ
ードによつて限定される。

この積を連続的に処理するためには、それを１６ビツト
へ切りつめることを要する。ＭＡＣｌでは、第１０図に
示されるように、』記の切りつめは、１６ビツトの結果
かＲＡＣｌの１５個の低順位ビツト位置とＬＡＣｌの最
高順位ビツト位置とで構成されるか、又はＬＡＣｌの１
５個の低順位ビツト位置とＲＡＣｌの最高順位ビツト位
置とで構成されるようにして成される。これまでの説明
では、第２Ｄ図に示されるように、説明を簡単にするた
め、結果はＲＡＣｌ又はＬＡＣｌのいずれにおいても利
用可能であるように説明した。

切りつみの結果、サイクル８では、結果ＳがＲＥＧｌへ
負荷された後、次の動作の間に負荷されるべき累算器（
即ち、この例ではＬＡＣｌ）が、ゼロヘリセツトされる
代り（こ次の値へセツトされる。

これは切りつめによつて必要なまるめ （ＲＯｕｎｄＯｆｆ）を行わせるワードである。

このワード（以下、まるめワードと呼ぶ。）は、乗算が
実行される前に、被乗数を受取る累算器べ負荷される。
まるめワード中のｌビツトによるキャリー発生を待機す
る必要をなくすため、セル１のキャリー出力を排他的０
Ｒ回路１７５（第７図）の入力へ印加して、キャリーを
予測することができる。

本実施例のサイクル８へ戻る。ＳがＲＥＧｌへ負荷され
た後、ＬＡＣｌがまるめワードをセツトされ、ＲＡＣｌ
がゼロヘリセツトされる。このため、「０へのセツト」
及び「０へのＳ１セツ目コマンドがＬＡＣｌのコンポー
ネントＬ１及びＲＡＣｌのコンポーネントＭ及びＬへ印
加され、「０へのセツ口及び［ｌへのＳ１セツト」コマ
ンドが、ＬＡＣｌのコンポーネントＭへ印加される。次
に、２個の複素オペランドが乗算される場合のユニツト
１４の動作を説明する。例 複素オペランドＡ１＋ＪＢｌ及びＣ１＋ＪＤｌの積Ｐ１
を計算したいものと仮定する。

積Ｐ，は次のように書ける。

Ｐ，＝ＡｌＣｌ−ＢｌＣｌ＋』（ＡｌＤｌ＋ＢｌＣｌ）
ここでＰ１の実数部及び虚数部は並列に計算される。

動作の順序は次の表に示される。サイクルｌ 制御時間間隔 乗数Ａ，がユニツト１４の入力バス６８上で利用可能と
なる。

Ａ，は、Ｓ／Ｄフイールドのビツト３〜５の制御下で、
ＭＡＣｌの入力バス１３２へ導かれ、又必要ならばイン
バータ１３１で反転される。次いで、Ａ１はＢＳＥＲｌ
へ負荷される。このため、デコード回路１５０は、ＳＥ
Ｒｌを指定するＳ／Ｄフイールドのビツト２〜５をデコ
ードし、ＳＥＲｌのコンポーネントＭ及びＬの入力Ｘ線
を能動化する。もしＡ１がインバータ１３１によつて反
転されていれば、回路１５０はＳＥＲｌのコンポーネン
トＬＯＬＳＢ加算線を能動化する。「加算及びシフ目時
間間隔動作なし。

サイクル２ 制御時間間隔 乗数Ｂ１が入力バス６８上で利用可能となり、サイクル
ｌと同じようにＢＳＥＲ２へ負荷される。

「加算及びシフト」時間間隔動作なし。

サイクル３ 制御時間間隔 被乗数Ｃ１がユニツト１４の入力バス６８上に存在する
。

ゲート１３０はＳ／Ｄフイールドのビツト２〜５をデコ
ードし、Ｃ１をＭＡＣｌの入力バス１３２及びＭＡＣ２
の入力バス１３３へ印加する。Ｃ１は表におけるＡ１の
符号及び積の前にある符号（この実施例では＋）に従つ
てインバータ１３１で反転され又は反転されず、且つ乗
算ユニツト制御フイールドのビツト２４〜２５によつて
フオーマツトを指定される。次いで、Ｃ１はＢＬＡＣｌ
及びＢＬＡＣ２へ負荷される。

このため、デコード回路１５０は累算器を指定するＳ／
Ｄフイールドのビツト２〜５をデコードし、且つ左方の
累算器を指定する乗算ユニツト制御フイールドのビツト
２３をデコードし、ＬＡＣｌ及び１．ＡＣ２のコンポー
ネントＭ及びＬの入力Ｘ線を能動化する。更に回路１５
０は、もしＣ１が反転されていれば、ＬＡＣｌ及びＬＡ
Ｃ２のコンポーネントＬ（７）ＬＳＢ加算線を能動化す
る。乗数Ａ１及びＢ１は、ＳＥＲｌ及びＳＥＲ２の乗数
人力を能動化することによつて、それぞれＳＥＲｌ及び
ＳＥＲ２のセルへ負荷される。次いで、これらの入力は
非能動的にされる。しかしＡ１及びＢ１は、それぞれＢ
ＳＥＲｌ及びＢＳＥＲ２に貯蔵されたままである。デコ
ード回路１５０は、乗算ユニツト制御フイールドのビツ
ト１及び２３に応答して、ＡＮＤゲート１３５及び１３
９を能動化する。［加算及びシフト」時間間隔 乗算ユニツト制御フイールドのビツト２１が１へセツト
され、クロツクはＭＡＣｌ及びＭＡＣ２へ８個のパルス
を与える。

これによつて、Ａ１とＣ１との乗算プロセス及びＢ１と
Ｃ１との乗算プロセスがそれぞれ開始される。クロツク
・パルスが発生する時に、ＳＥＲｌ及びＳＥＲ２のそれ
ぞれの内容はｌポジシヨンだけ右方へシフトされ、最右
方のビツトはＢ，又はゼロがそれぞれＬＡＣｌ又はＬＡ
Ｃ２へ負荷されるのを選択的に制御し、ＬＡＣｌ及びＬ
ＡＣ２のそれぞれの内容がｌポジシヨンだけ右方へシフ
トされる。サイクル４ 制御時間間隔 被乗数Ｄ１がユニツト１４の入力バス６８土に存在する
。

それはゲート１３０を介してＭＡＣｌの入力バス１３２
上へ転送され、又それは表に掲けられている通りに、Ｂ
１の符号及び積ＢｌＤｌの前の符号（本実施例では一）
に従つて、インバータ１３１で反転され又は反転されな
い。Ｄ１はＭＡＣ２の入力バス１３３上へ転送され、又
それは表に掲けられている通りに、Ａ１の符号及び積Ａ
ｌＤｌの前の符号に従つて反転され又は反転されない。
次いでＤ，がＳ／Ｄフイールドのビツト２〜５及び乗算
ユニツト制御フイールドのビツト２３の制御の下でＢＲ
ＡＣｌ及びＢＲＡＣ２へ負荷される。デコード回路１５
０は、もしＲＡＣｌに対する被乗数が反転されていれば
、ＲＡＣｌのコンポーネントＬＯＬＳＢ加算線を能動化
し、もしＲＡＣ２のコンポーネントＬ（７）ＬＳＢ加算
線を能動する。「加算及びシフ目時間間隔 ８個のクロツク・パルスがＭＡＣｌ及びＭＡＣ２へ印加
されると、これらの装置はそれぞれＡ，とＣ，との乗算
プロセス、及びＢ１とＣ１との乗算プロセスを完了する
。

サイクル５ 制御時間間隔 乗数Ａ１及びＢ１は、それぞれＳＥＲｌ及びＳＥＲ２の
セルへ再び負荷される。

サイクル４の間に負荷されたＳＥＲｌとＳＥＲ２のセル
は、１６個のクロツク・パルスの後にクリアされている
。Ａ１及びＢ１は、ＳＥＲｌ及びＳＥＲ２の乗数人力を
能動化することによつて負荷される。ＳＥＲｌ及びＳＥ
Ｒ２のコンポーネントＬ（７）ＬＳＢ加算線は、もしＡ
１及びＢ，が反転されていれば能動化される。デコード
回路１５０は、乗算ユニツト制御フイールドのビツト１
及び２３に応答して、ＡＮＤゲート１４５及び１４８を
能動化する。こうして、直列化器及び累算器が交差接続
される。「加算及びシフト」時間間隔乗算ユニツト制御
フイールドのビツト２１が１へセツトされ、８個のクロ
ツク・パルスがＭＡＣｌ及びＭＡＣ２へ印加されて、そ
れぞれ−Ｂ，とＤ１との乗算プロセス、Ａ１とＤ１との
乗算プロセスが開始される。

クロツク．パルスが発生する時、ＳＥＲｌ及びＳＥＲ２
のそれぞれの内容がｌポジシヨンだけ右方へシフトされ
る。最右方ビツトはＲＡＣ２及びＲＡＣｌへそれぞれＤ
，及びＯが負荷されるのを選択的に制御し、ＲＡＣｌ及
びＲＡＣ２のそれぞれの内容が１ポジシヨンだけ右へシ
フトされる。サイクル６ 制御時間間隔 動作なし。

「加算及びシフト」時間間隔 ８個のクロツク・パルスがＭＡＣｌ及びＭＡＣ２へ印加
されると、これらの装置はそれぞれ−Ｂ１とＤ，との乗
算プロセス、及びＡ１とＤ１との乗算プロセスを完了す
る。

サイクル７ これはクリア・サイクルである。

制御時間間隔 動作なし。

「加算及びシフ目時間間隔 ８個のクロツク・パルスがＭＡＣｌ及びＭＡＣ２へ印加
されて、キャリーを伝播させる。

サイクル８ これはクリア・サイクルである。

このサイクルの終りに、Ｐ，の実数部ＡｌＣｌ−Ｂ，Ｄ
ｌがＲＡＣｌで利用可能となり、Ｐ１の虚数部ＡｌＤｌ
＋Ｂ，ＣｌがＲＡＣ２で利用可能となる（実施例１の注
意を見よ）。

サイクル９ 制御時間間隔 ＲＡＣｌ及びＲＡＣ２の内容がそれぞれ出力レジスタＲ
ＥＧｌ及びＲＥＧへ負荷される。

このため、デコード回路１５０は乗算ユニツト制御フイ
ールドのビツト２２〜２３をデコードし、ＲＡＣｌ及び
Ｒ−ＡＣ２のコンポーネントＭ及びＬの出力ゲート線を
能動化する。実施例 ２個の複素オペランドの２つの積の合計を得る方法を、
これから簡単に説明する。

Ｐ１及びＰ２の合計Ｓは次のように書ける。

１′４′）−Ｊ−ム′ Ｓの実数部（実数Ｓ）は 実数Ｓ＝Ａ，Ｃ，−Ｂ，Ｄｌ＋Ａ２Ｃ２−Ｂ２Ｄ２Ｓの
虚数部（虚数Ｓ）は▲−息−一４−ＴＳｌ＆１〆４ 次の動作シーケンスはＳの計算を要約したものである。

概略的動作 タイミング ＰＭＡＵサイクルはＴ秒の持続時間を有し、Ｔ秒の各サ
イクルの間に、マイクロ命令が命令ストレージ（ＲＯＳ
）１０から読出され、その間に先行するマイクロ命令が
実行される（第９図参照）。

ＰＭＡＵによつて実行される２つの主たる機能１．それ
は処理されるべき信号のデイジタル・サンプル値を貯蔵
する。このサンプル値はアナログーデイジタル変換器２
から受取られる。以上はエントリイ・モードの動作であ
る。

２．それは信号のデイジタル・サンプル値を処理理する
。

これはプロセシング・モードの動作である。エントリイ
・モードの動作 アナログーデイジタル（Ａ／Ｄ）変換器２による変換が
完了すると、デイジタル・サンプル値がバス３を介して
ＰＭＡＵへ印加される（第１図）。

Ａ／Ｄレジスタ１２０（第２Ｂ図）が一杯になると、直
ちにＡ／Ｄ要求論理回路１２３は線８８上のＡ／Ｄ要求
信号をｌへセツトする。ＰＭＡＵはプロセシング・モー
ドで動作するものと仮定するマイクロプログラムの実行
中、例えばアドレスが１０００のマイクロ命令であつて
「次の命令アドレス」フイールドが同じアドレス１００
０を含んでいるマイクロ命令は、そのブランチ・フイー
ルド・ビツトによつて、線８９上のＡ／Ｄテスト信号を
１へセツトする。Ａ／Ｄ要求信号及びＡ／Ｄテスト信号
は共にｌへセツトされるから、ゲート８５（第２Ｅ図）
は能動化され、ゲート８６はプロツクされ、エントリイ
・レジスタに貯蔵されたエントリイ・ルーチン中の最初
のマイクロ命令のアドレスがＲＯＳｌＯへ入力される。
こうして工ンヘリイ・ルーチンが起動され、Ａ／Ｄレジ
スタ１２０に含まれるサンプル値がＲＡＭｌ２へ負荷さ
れる。このため、デコード回路１２６はＡ／Ｄレジスタ
１２０をソース・レジスタとして指定するＳ／Ｄフイー
ルドのビツトをデコードし、ゲート１２１を能動化して
、内部バス４２を介してサンプル値をＲＡＭｌ２へ負荷
する。同時に、デコード回路１２６は線１２４上のイン
デイケータＩＮＤ信号をｌへセツトする。サンプル値が
〜Φレジスタ１２０から出されると、直ちにＡ／Ｄ要求
論理回路１２３はＡ／Ｄ要求信号をＯへセツトする。エ
ントリイ・ルーチンの実行中、エントリイ・レジスタは
、バス８０及びゲート８１を介して「次の命令アドレス
」フイールドによつて更新される。ゲ゛一ト８１はラツ
チ８７からの真の出力がアツプになつている限り、バス
８０の内容をエントリイ・レジスタへ印加する。エント
リイ・ルーチンは、Ａ／Ｄテスト信号をｌへセツトする
マイクロ命令で終了する。Ａ／Ｄ要求信号はＯへセツト
されるので、ゲート８５がプロツクされ、ゲート９６が
能動化され、それによつてプロセシング・レジスタに含
まれるアドレスが０Ｒゲート８４に印加される。プロセ
シング・レジスタに含まれるアドレスは、アドレスが１
０００のマイクロ命令における「次の命令アドレス」フ
イールドによつて負荷されたアドレス１０００である。

上記マイクロ命令はエントリイ・モードの動作を起動し
た。Ａ／Ｄテスト信号及びインデイケータ信号は共に１
へセツトされるので、ブランチ論理回路９５はブランチ
条件線９５′をｌの論理レベルヘセツトする。プロセシ
ング・レジスタによつて０Ｒゲート８４へ印加されたア
ドレス１０００は、排他的０Ｒゲート９４によつて変更
され、プロセシング・モードの動作を再開するため、ア
ドレス１００１がＲＯＳｌＯへ入力される。エントリイ
・モードの動作へ入らせるマイクロ命令の［次の命令ア
ドレス」フイールドによつて限定されたアドレスを使用
することにより、プログラムは任意所望のアドレスでプ
ロセシング・モードの動作を再開してよい。プロセシン
グ・モコドの動作この動作はＲＯＳｌＯに貯蔵されたマ
イクロ命令によつて制御される。

関連する各種の動作は既に説明した。プロセシング・モ
ードの動作において、プロセシング・レジスタは、バス
８０及びゲート８１を介して、実行されているマイクロ
命令の「次の命令アドレス」フイールドｌこよつて更新
される。ゲ゛一ト８１は、ラツチ８７の真の出力がダウ
ンである限り、バス８０の内容をプロセシング・レジス
タへ印加する。ＰＭＡＵとＣＵとの間のデータ転送は、
プロセシング・モードの動作中に起こる。ＰＭＡＵマイ
クロプログラムをデイジタル・サンプル値の受取り速度
へ同期化させるため、「サンプル値待機」マイクロ命令
がマイクロプログラム中に設けられている。

このマイクロ命令は閉ループ式であり、その動作コード
とブランチ・フイールドは、「動作なし」及び「Ａ／Ｄ
テス目を指定する。デイジタル・サンプル値が受仰られ
ると、直ちにＰＭＡＵはエントリイ・モードの動作へ切
替えられる。本明細書において、「プロセツサ」及び「
命令」の語へ「マイクロ」の接頭語を付加して用いてい
るが、それは本発明の範囲に何らの制限を課するもので
はなく、一般的に「命令」を使用するプロセツサヘ本発
明を適用できることが当業者に分るであろう。

【図面の簡単な説明】

第１図は本発明のマイクロプロセツサを組込んだ信号処
理システムの略図であり、第２図は第２Ａ図から第２Ｅ
図までの配置を示し、第２Ａ図〜第２Ｅ図は本発明のマ
イクロプロセツサの詳細を示す図であり、第３図はマイ
クロ命令のフオーマツトを示し、第４図は間接アドレシ
ングを利用してＲＡＭアドレスを形成する方法を示し、
第５図は現在の命令の「次の命令アドレス」フイールド
からＲＯＳアドレスを形成する方法を示し、第６図は制
御ワード（ＣＷ）のフオーマツトを示し、第７図は乗算
兼累算ユニツト１４の基本的コンポーネントを示し、第
８図は加算器セル又は減算器セルの略図であり、第９図
は本発明のプロセツサの動作を示すタイミング図であり
、第１０図は乗算器兼累算器中で結果を切りつめる様子
を示す。 １０・・・・・命令ストレージ、１１・・・・・・アド
レシング回路、１２・・・・・・データ・ストレージ、
１３・・・・・・アドレシング回路、１４・・・・・・
乗算兼累算ユニツト、１５・・・・・・インターフエイ
ス。

Claims (1)

【特許請求の範囲】
1. １ ２つの複素数オペランドＡｉ＋ｊＢｉ（これを乗数
   と呼ぶ）及びＣｉ＋ｊＤｉ（これを被乗数と呼ぶ）の積
   Ｐｉの合計Ｓ＝Σ±Ｐｉを計算するプロセッサにして（
   ここでｊ＝√（−１））、プロセッサの動作を制制する
   命令を貯蔵する命令ストレージと、該命令ストレージか
   ら読出された命令をデコードする手段と、複素数オペラ
   ンドを貯蔵するデータ・ストレージと、それぞれ乗数入
   力及び被乗数入力を有する第１及び第２の乗算器兼累算
   器装置と、第１及び第２の乗数入力バッファと、第１及
   び第２の被乗数入力バッファと、データと・ストレージ
   から読出された乗数の実数部Ａｉを上記第１乗数入力バ
   ツフアへ転送するための第１のゲート手段と、データ・
   ストレージから読出された乗数の虚数部Ｂｉを上記第２
   乗数入力バツフアへ転送するための第２のゲート手段と
   、データ・ストレージから読出された被乗数の実数部Ｃ
   ｉ又は虚数部Ｄｉを上記第１及び第２の被乗数入力バツ
   フアへ同時に転送するための第３のゲート手段と、上記
   第１及び第２乗算器兼累算器装置の１つで積ＡｉＣｉを
   計算させ他の１つで積ＢｉＣｉを同時に計算させるため
   、上記第１及び第２乗数入力バッファから上記第１及び
   第２装置の乗数入力へ上記実数部Ａｉ及び虚数部Ｂｉを
   印加し、上記第１及び第２被乗数入力バッファから上記
   第１及び第２装置の被乗数入力へ上記実数部Ｃｉを印加
   する手段と、上記第１及び第２乗算器兼累算器装置の１
   つで積−ＢｉＤｉを計算させ他の１つで積ＡｉＤｉを計
   算させ、且つこれらの積を上記の積ＡｉＣｉ又はＢｉＣ
   ｉへ加算させて上記の積Ｐｉの実数部ＡｉＣｉ＋ＢｉＤ
   ｉ及び虚数部ＢｉＣｉ＋ＡｉＤｉを上記第１及び第２装
   置の各々で計算させるため、上記第１及び第２乗数入力
   バッファから上記第１及び第２装置の乗数入力へ上記実
   数部Ａｉ及び虚数部Ｂｉを印加し、上記第１及び第２被
   乗数入力バッファから上記第１及び第２装置の被乗数入
   力へ上記虚数部Ｄｉを印加する手段とを具備するプロセ
   ッサ。