JPS5947464B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5947464B2 JPS5947464B2 JP49103927A JP10392774A JPS5947464B2 JP S5947464 B2 JPS5947464 B2 JP S5947464B2 JP 49103927 A JP49103927 A JP 49103927A JP 10392774 A JP10392774 A JP 10392774A JP S5947464 B2 JPS5947464 B2 JP S5947464B2
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- Japan
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- insulated gate
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- field effect
- misfet
- memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）を用いた半導体装置特に大規模集積回路（ＬＳＩ）
に関する。
Ｔ）を用いた半導体装置特に大規模集積回路（ＬＳＩ）
に関する。
情報処理分野の半導体装置には信頼性の向上およびコス
トの低減等のために集積度の高いものが要求されている
。
トの低減等のために集積度の高いものが要求されている
。
この要求を満たす有効な方法として、ＭＩＳＦＥＴを基
本素子として構成し、１枚の半導体基板上に各素子を集
積して構成したＬＳＩがある。すなわちＭＩＳＦＥＴを
基本素子として構成したＭＩＳＬＳＩは、素子間の分離
が不要で、その分だけ集積度が向上する構造のものであ
り、しか’ もエンハンスメントタイプのＭＩＳＦＥＴ
による素子の構成をとれば、製作技術的にも容易であれ
製造歩留まＤが向上するという長所がある。
本素子として構成し、１枚の半導体基板上に各素子を集
積して構成したＬＳＩがある。すなわちＭＩＳＦＥＴを
基本素子として構成したＭＩＳＬＳＩは、素子間の分離
が不要で、その分だけ集積度が向上する構造のものであ
り、しか’ もエンハンスメントタイプのＭＩＳＦＥＴ
による素子の構成をとれば、製作技術的にも容易であれ
製造歩留まＤが向上するという長所がある。
しかし従来のＭＩＳＬＳＩに不可欠であつた多層配線技
術において、ＭＩＳＬＳＩの各素子の電・ 極間を電気
的に相互接続する場合、アルミニウム配線を用いておれ
、このアルミニウム配線と上記の各素子の電極とを接続
する場合は、精密なマスク合わせと微細なホトレジ技術
によつてそのコンタクトホールを形成しても、マスク寸
法精度によフ 力コンタクトホールの占有面積が大きく
なれ、したがつてＭＩＳＬＳＩの集積度は、低下する欠
点があつた。たとえば、ＭＩＳＬＳＩの構成ブロックの
一つとして使用されている従来の絶縁ゲート型９−ド・
５ オンリー ・メモリー（ＭＩＳＲＯＭ）は、第１図
に示すような路列で概略構成されている。
術において、ＭＩＳＬＳＩの各素子の電・ 極間を電気
的に相互接続する場合、アルミニウム配線を用いておれ
、このアルミニウム配線と上記の各素子の電極とを接続
する場合は、精密なマスク合わせと微細なホトレジ技術
によつてそのコンタクトホールを形成しても、マスク寸
法精度によフ 力コンタクトホールの占有面積が大きく
なれ、したがつてＭＩＳＬＳＩの集積度は、低下する欠
点があつた。たとえば、ＭＩＳＬＳＩの構成ブロックの
一つとして使用されている従来の絶縁ゲート型９−ド・
５ オンリー ・メモリー（ＭＩＳＲＯＭ）は、第１図
に示すような路列で概略構成されている。
このＭＩＳＲＯＭを１枚の半導体基板上に形成したもの
のパターンを第２図と第３図に示す。なお第１図におい
て、Ｑ，〜Ｑ，はエンハンスメントタイプのＭｌｓＦＥ
’Ｒ，Ａ，〜Ａ３はアドレス配線、Ｂ，〜Ｂ３は出力信
号用配線である。また第３図は、第２図を一点鎖線で示
した切断面をＸＸ′方向から描いた断面図であり、第２
図および第３図において、１はＮ型シ９コン基板、２と
３はソースないしはドレイン領域であるＰ゛型領域、４
は絶縁膜、５はシ９コンゲート用多結晶シ９コン層、６
はアルミニウム配線、Ｔはアルミニウム配線とドレイン
用Ｐ”型領域とを電気接続しているコンタクトホールで
ある。第１図輸第３図から明らかのように、エンハンス
メントタイプの複数のＭＩＳＦＥＴを用い、それらを並
列接続して構成したＭＩＳＲＯＭは、各ＭＩＳＦＥＴの
ドレイン用Ｐ″ｔ″型領域をアースラインに接続するた
めに、多層配線としてのアルミニウム配線を用いなけれ
ばならず、しかもこのアルミニウム配線とドレイン用Ｐ
゛型領域とを電気接続するために各ＭＩＳＦＥＴのドレ
イン用Ｐ゛型領域上にコンタクトホールを形成する必要
がある。
のパターンを第２図と第３図に示す。なお第１図におい
て、Ｑ，〜Ｑ，はエンハンスメントタイプのＭｌｓＦＥ
’Ｒ，Ａ，〜Ａ３はアドレス配線、Ｂ，〜Ｂ３は出力信
号用配線である。また第３図は、第２図を一点鎖線で示
した切断面をＸＸ′方向から描いた断面図であり、第２
図および第３図において、１はＮ型シ９コン基板、２と
３はソースないしはドレイン領域であるＰ゛型領域、４
は絶縁膜、５はシ９コンゲート用多結晶シ９コン層、６
はアルミニウム配線、Ｔはアルミニウム配線とドレイン
用Ｐ”型領域とを電気接続しているコンタクトホールで
ある。第１図輸第３図から明らかのように、エンハンス
メントタイプの複数のＭＩＳＦＥＴを用い、それらを並
列接続して構成したＭＩＳＲＯＭは、各ＭＩＳＦＥＴの
ドレイン用Ｐ″ｔ″型領域をアースラインに接続するた
めに、多層配線としてのアルミニウム配線を用いなけれ
ばならず、しかもこのアルミニウム配線とドレイン用Ｐ
゛型領域とを電気接続するために各ＭＩＳＦＥＴのドレ
イン用Ｐ゛型領域上にコンタクトホールを形成する必要
がある。
しかも、第３図に示すようなメモ９配列体によｈ構成さ
れたＭＩＳＲＯＭは、おびただしい数のＭＩＳＦＥＴお
よび相互結線を含み、しかもＭＩＳＲＯＭの周辺回路が
付け加わると、素子の数および相互結線は更に増加する
。したがつて、上述したアルミニウム配線を用いた多層
配線とドレイン用Ｐ゛型領域とを接続するためのコンタ
クトホールの数は極めて多く必要とし、このため従来の
ＭＩＳＲＯＭを含むＭＩＳＬＳＩの集積度が低下する欠
点があつた。それゆえ本発明の目的は、複数のＭＩＳＦ
ＥＴを半導体基板上に極めて高密度に置くことができる
半導体装置を提供することにある。
れたＭＩＳＲＯＭは、おびただしい数のＭＩＳＦＥＴお
よび相互結線を含み、しかもＭＩＳＲＯＭの周辺回路が
付け加わると、素子の数および相互結線は更に増加する
。したがつて、上述したアルミニウム配線を用いた多層
配線とドレイン用Ｐ゛型領域とを接続するためのコンタ
クトホールの数は極めて多く必要とし、このため従来の
ＭＩＳＲＯＭを含むＭＩＳＬＳＩの集積度が低下する欠
点があつた。それゆえ本発明の目的は、複数のＭＩＳＦ
ＥＴを半導体基板上に極めて高密度に置くことができる
半導体装置を提供することにある。
このような本発明の目的を達成するため、本発明の基本
的構成によれば、半導体基体に行列状に形成された複数
の絶縁ゲート電界効果素子から成る絶縁ゲート型リード
・オンリー ・メモリにおいて、上記複数の絶縁ゲート
電界効果素子は、各列において、直列接続され、かつ、
各行に位置する −上記絶縁ゲート電界効果素子のゲー
ト電極は、互いに共通接続されるように、各列を横切つ
て延在する配線層により形成されて成力、上記行列状に
配列された複数の絶縁ゲート電界効果素子のそれぞれは
、９−ド・オン９−・メモ９−の記憶情報に従つてデイ
プリシヨンタイプまたはエンハンスメントタイプのいず
れかに規定され、このデイプ９シヨンタイプとエンハン
スメントタイプとの違いにより異なる二つの記憶情報を
示すようになしたことを特徴とする。
的構成によれば、半導体基体に行列状に形成された複数
の絶縁ゲート電界効果素子から成る絶縁ゲート型リード
・オンリー ・メモリにおいて、上記複数の絶縁ゲート
電界効果素子は、各列において、直列接続され、かつ、
各行に位置する −上記絶縁ゲート電界効果素子のゲー
ト電極は、互いに共通接続されるように、各列を横切つ
て延在する配線層により形成されて成力、上記行列状に
配列された複数の絶縁ゲート電界効果素子のそれぞれは
、９−ド・オン９−・メモ９−の記憶情報に従つてデイ
プリシヨンタイプまたはエンハンスメントタイプのいず
れかに規定され、このデイプ９シヨンタイプとエンハン
スメントタイプとの違いにより異なる二つの記憶情報を
示すようになしたことを特徴とする。
以下実施例を用いて具体的に説明する。
第４図は本発明の一実施例である半導体装置であるＭＩ
ＳＬＳＩ中にＭＩＳＲＯＭを組み込んだものの複雑な電
気回路の一部を示す略図であり、第５図はその電気回路
を１枚のシ９コン基板上に形成した場合の正面図であｈ
、第６図は第５図を一点鎖線で示した切断面をＸＸ′方
向から描いた概略断面図である。第４図〜第６図におい
て、Ａ１〜Ａ３はアドレス配線、Ｂ，〜Ｂ３は出力信号
用配線、ＱＥ，〜ＱＥ５はエンハンスメントタイプのＭ
ＩＳＦＥＴＮＱＤＩ−一Ｑｌはデイプ９シヨンタイプの
ＭＩＳＦＥＴである。また第５図〜第６図において、１
はＮ型シリコン基板、２はソースないしはドレイン用Ｐ
″Ｆ型領域、３はデイプ９シヨンタイプのＭＩＳＦＥＴ
のチヤンネル用Ｐ゛型領域、４は絶縁膜、５はシ９コン
ゲート用多結晶シ９コン層である６さて第４図に示すよ
うに行列状に複数のＭＩＳＦＥＴを配列し、ＱＥ，〜Ｑ
Ｅ５をエンハンスメントタイプのＭＩＳＦＥＴとし、Ｑ
Ｄ，〜ＱＤ４をデイプ９シヨンタイプのＭＩＳＦＥＴに
することにより）一枚の半導体基板上に極めて集積度の
高いＭＩＳＲＯＭを構成することができる。
ＳＬＳＩ中にＭＩＳＲＯＭを組み込んだものの複雑な電
気回路の一部を示す略図であり、第５図はその電気回路
を１枚のシ９コン基板上に形成した場合の正面図であｈ
、第６図は第５図を一点鎖線で示した切断面をＸＸ′方
向から描いた概略断面図である。第４図〜第６図におい
て、Ａ１〜Ａ３はアドレス配線、Ｂ，〜Ｂ３は出力信号
用配線、ＱＥ，〜ＱＥ５はエンハンスメントタイプのＭ
ＩＳＦＥＴＮＱＤＩ−一Ｑｌはデイプ９シヨンタイプの
ＭＩＳＦＥＴである。また第５図〜第６図において、１
はＮ型シリコン基板、２はソースないしはドレイン用Ｐ
″Ｆ型領域、３はデイプ９シヨンタイプのＭＩＳＦＥＴ
のチヤンネル用Ｐ゛型領域、４は絶縁膜、５はシ９コン
ゲート用多結晶シ９コン層である６さて第４図に示すよ
うに行列状に複数のＭＩＳＦＥＴを配列し、ＱＥ，〜Ｑ
Ｅ５をエンハンスメントタイプのＭＩＳＦＥＴとし、Ｑ
Ｄ，〜ＱＤ４をデイプ９シヨンタイプのＭＩＳＦＥＴに
することにより）一枚の半導体基板上に極めて集積度の
高いＭＩＳＲＯＭを構成することができる。
すなわち、本実施例におけるＭＩＳＲＯＭは、ＭＩＳＲ
ＯＭのビツトの動作をするエンハンスメントタイプのＰ
チヤンネルＭＩＳＦＥＴ（ゲート電圧が０Ｖではチヤン
ネルが形成されないで、ソースとドレイン間がカツトオ
フ状態にあり、次にゲート電極にあるしきい値電圧を加
えて初めてチヤンネルが形成され、ソースとドレイン間
が導通状態となるいわゆる通常オフ型の素子）と、ゲー
ト電極下のＮ型シ９コン基板表面を熱拡散ないしはイオ
ン注入法によりＰｆ型化したデイプリシヨンタイプのＰ
チヤンネルＭＩＳＦＥＴ（ゲート電圧が０Ｖでもチヤン
ネルが形成されており、ソースとドレイン間が導通状態
になつているいわゆる通常オン型の素子）とから構成さ
れているために、デイプリシヨンタイプのＰチヤンネル
ＭＩＳＦＥＴは常にオン状態にあり１一方エンハンスメ
ントタイプのＰチヤンネルＭｌＳＦＥＴはオン状態とオ
フ状態の２つの状態をもつ。
ＯＭのビツトの動作をするエンハンスメントタイプのＰ
チヤンネルＭＩＳＦＥＴ（ゲート電圧が０Ｖではチヤン
ネルが形成されないで、ソースとドレイン間がカツトオ
フ状態にあり、次にゲート電極にあるしきい値電圧を加
えて初めてチヤンネルが形成され、ソースとドレイン間
が導通状態となるいわゆる通常オフ型の素子）と、ゲー
ト電極下のＮ型シ９コン基板表面を熱拡散ないしはイオ
ン注入法によりＰｆ型化したデイプリシヨンタイプのＰ
チヤンネルＭＩＳＦＥＴ（ゲート電圧が０Ｖでもチヤン
ネルが形成されており、ソースとドレイン間が導通状態
になつているいわゆる通常オン型の素子）とから構成さ
れているために、デイプリシヨンタイプのＰチヤンネル
ＭＩＳＦＥＴは常にオン状態にあり１一方エンハンスメ
ントタイプのＰチヤンネルＭｌＳＦＥＴはオン状態とオ
フ状態の２つの状態をもつ。
したがつて、ゞ１″，′ｏ′２の区別ができ、アドレス
されたとき、エンハンスメントタイプのＭＩＳＦＥＴの
接続されているところで出力信号電流が得られＭＩＳＲ
ＯＭの動作ができる。すなわち、本実施例のＲＯＭの動
作は、下記の通Ｄとなる。
されたとき、エンハンスメントタイプのＭＩＳＦＥＴの
接続されているところで出力信号電流が得られＭＩＳＲ
ＯＭの動作ができる。すなわち、本実施例のＲＯＭの動
作は、下記の通Ｄとなる。
ＭＩＳＲＯＭが情報（例えば″１”）を記憶しているか
否かは、行列状に配列されたＭＩＳＦＥＴがエンハンス
メントタイプになつているか否によつて区別される。
否かは、行列状に配列されたＭＩＳＦＥＴがエンハンス
メントタイプになつているか否によつて区別される。
例えば、行列状の交差部に゛１″″を書込みたい場合、
その交差部のＭＩＳＦＥＴはエン・・ンスメントタイプ
に規定され、逆に、行列状の交差部に゛０″″を書込み
たい場合、その交差部のＭＩＳＦＥＴはデイプリシヨン
タイプに規定される。第４図にて、出力信号用配線Ｂ，
について見るならば、ＱＤｌ（デイプリシヨンタイプ）
、ＱＥｌ（エンハンスメントタイプ）卦よびＱＥ，（エ
ンハンスメントタイプ）は、それぞれ、゛゛０″゛，゛
１″′卦よび゛Ｆ′を記憶していることとなる。同様に
出力信号用配線Ｂ，について見るならば、ＱＯ２，ＱＯ
，卦よびＱＦ：３は、それぞれ゛０−゛０″゛および゛
Ｆ″をそれぞれ記憶していることとなる。このようなＭ
ＩＳＲＯＭにおいて、読み出し動作は、次のように行な
われる。所定のＭＩＳＦＥＴについて、゛０″゛ であ
るか゛１″″であるかを読み出す場合、そのＭＩＳＦＥ
Ｔが接続されるアドレス配線のみに、０Ｍすなわち、エ
ンハンスメントタイプのＭＩＳＦＥＴがオフするような
レベルを供給し、他の残ｂの２つのアドレス配線には、
エンハンスメントタイプのＭＩＳＦＥＴがオンするよう
なレベル（この電圧レベルを−Ｖ（．（Ｖ）とする）を
供給する。
その交差部のＭＩＳＦＥＴはエン・・ンスメントタイプ
に規定され、逆に、行列状の交差部に゛０″″を書込み
たい場合、その交差部のＭＩＳＦＥＴはデイプリシヨン
タイプに規定される。第４図にて、出力信号用配線Ｂ，
について見るならば、ＱＤｌ（デイプリシヨンタイプ）
、ＱＥｌ（エンハンスメントタイプ）卦よびＱＥ，（エ
ンハンスメントタイプ）は、それぞれ、゛゛０″゛，゛
１″′卦よび゛Ｆ′を記憶していることとなる。同様に
出力信号用配線Ｂ，について見るならば、ＱＯ２，ＱＯ
，卦よびＱＦ：３は、それぞれ゛０−゛０″゛および゛
Ｆ″をそれぞれ記憶していることとなる。このようなＭ
ＩＳＲＯＭにおいて、読み出し動作は、次のように行な
われる。所定のＭＩＳＦＥＴについて、゛０″゛ であ
るか゛１″″であるかを読み出す場合、そのＭＩＳＦＥ
Ｔが接続されるアドレス配線のみに、０Ｍすなわち、エ
ンハンスメントタイプのＭＩＳＦＥＴがオフするような
レベルを供給し、他の残ｂの２つのアドレス配線には、
エンハンスメントタイプのＭＩＳＦＥＴがオンするよう
なレベル（この電圧レベルを−Ｖ（．（Ｖ）とする）を
供給する。
例えば、出力信号用配線Ｂ１に直列接続されたデイプリ
シヨンタイプのＰチヤンネルＭＩＳＦＥＴＱＯ，の記憶
状態を検出する場合、アドレス配線Ａ，が選択され、選
択されたアドレス配線Ａ１に印加された０Ｖの信号（Ｈ
ｉｇｈレベル）にかかわらず、ＭＩＳＦＥＴＱＤｌはい
つもオンである。
シヨンタイプのＰチヤンネルＭＩＳＦＥＴＱＯ，の記憶
状態を検出する場合、アドレス配線Ａ，が選択され、選
択されたアドレス配線Ａ１に印加された０Ｖの信号（Ｈ
ｉｇｈレベル）にかかわらず、ＭＩＳＦＥＴＱＤｌはい
つもオンである。
なぜならば、そのＭＩＳＦＥＴＱＯｌは上述したように
デイプリシヨンタイプであるからである。一方、選択さ
れていないＭＩＳＦＥＴＱＯ，，ＱＯ２は、選択されて
いないアドレス配線Ａ２，Ａ，によつて印加された一の
信号（ＬＯｗレベル）によつて、オンされる。
デイプリシヨンタイプであるからである。一方、選択さ
れていないＭＩＳＦＥＴＱＯ，，ＱＯ２は、選択されて
いないアドレス配線Ａ２，Ａ，によつて印加された一の
信号（ＬＯｗレベル）によつて、オンされる。
したがつて、すべてのＭＩＳＦＥＴＱＯｌ，ＱＥ，，Ｑ
Ｅ２はオンとなつているため、それらのＭＩＳＦＥＴか
ら成る直列回路は電流パスが生じる。このように直列回
路に電流パスが生じた場合ＭＩＳＦＥＴＱＯｌば０″″
を記憶しているものと判定できる。一方、エンハンス
メントタイプのＭＩＳＦＥＴＱＥｌの記憶状態を検出す
る場合アドレン配線Ａ２が選択され、選択されたアドレ
ス配線Ａ２には０Ｖの信号（Ｈｉｇｈレベル）が印加さ
れ、これによつてＭＩＳＦＥＴＱＥｌはオフにされる。
Ｅ２はオンとなつているため、それらのＭＩＳＦＥＴか
ら成る直列回路は電流パスが生じる。このように直列回
路に電流パスが生じた場合ＭＩＳＦＥＴＱＯｌば０″″
を記憶しているものと判定できる。一方、エンハンス
メントタイプのＭＩＳＦＥＴＱＥｌの記憶状態を検出す
る場合アドレン配線Ａ２が選択され、選択されたアドレ
ス配線Ａ２には０Ｖの信号（Ｈｉｇｈレベル）が印加さ
れ、これによつてＭＩＳＦＥＴＱＥｌはオフにされる。
なぜならば、そのＭＩＳＦＥＴＱＥｌは上述したように
エンハンスメントタイプであるからである。この時、Ａ
１卦よびＡ３には−Ｖ。（ＬＯｗレベル）が印加されて
いるので、ＭＩＳＦＥＴＱＯｌ卦よびＱＥ２はともにオ
ンとなる。従つて、ＭＩＳＦＥＴＱＯｌ，ＱＥｌ，ＱＥ
２から成る直列回路は、選択されたＭＩＳＦＥＴＱＯｌ
がオフしているために電流パスが生じない。それ故に、
直列回路に電流パスが生じないので、この場合、ＭＩＳ
ＦＥＴＱＥｌは、上述とは逆に、゛１”を記憶している
ものと判定できる。以上のようにして、あるＭＩＳＦＥ
Ｔのゲートに選択信号を印加し、その時電流パスがある
かないかによつて出力信号レベルが決定され、それによ
つて選択されたＭＩＳＦＥＴが゛０れを記憶しているか
、゛「″を記憶しているか読み出すことができる。
エンハンスメントタイプであるからである。この時、Ａ
１卦よびＡ３には−Ｖ。（ＬＯｗレベル）が印加されて
いるので、ＭＩＳＦＥＴＱＯｌ卦よびＱＥ２はともにオ
ンとなる。従つて、ＭＩＳＦＥＴＱＯｌ，ＱＥｌ，ＱＥ
２から成る直列回路は、選択されたＭＩＳＦＥＴＱＯｌ
がオフしているために電流パスが生じない。それ故に、
直列回路に電流パスが生じないので、この場合、ＭＩＳ
ＦＥＴＱＥｌは、上述とは逆に、゛１”を記憶している
ものと判定できる。以上のようにして、あるＭＩＳＦＥ
Ｔのゲートに選択信号を印加し、その時電流パスがある
かないかによつて出力信号レベルが決定され、それによ
つて選択されたＭＩＳＦＥＴが゛０れを記憶しているか
、゛「″を記憶しているか読み出すことができる。
さらに、本実施例のＭＩＳＲＯＭは、デイプリシヨンタ
イプのＭＩＳＦＥＴとエンハンスメントタイプのＭＩＳ
ＦＥＴを行列状に配列しているために、多層配線として
のアルミニウム配線を用いる必要がなく、しかもソース
ないしはドレイン領域であるｐ＋型領域２とシリコンゲ
ート電極である多結晶シリコン５とが交差している個所
に卦いても多層配線とする必要がない。
イプのＭＩＳＦＥＴとエンハンスメントタイプのＭＩＳ
ＦＥＴを行列状に配列しているために、多層配線として
のアルミニウム配線を用いる必要がなく、しかもソース
ないしはドレイン領域であるｐ＋型領域２とシリコンゲ
ート電極である多結晶シリコン５とが交差している個所
に卦いても多層配線とする必要がない。
さらに本実施例のＭＩＳＲＯＭは、各ＭＩＳＦＥＴのド
レイン用Ｐ＋型領域が隣接するソース用ｐ＋型領域とｐ
＋型領域により接続しているために、従来のようにドレ
インをアースラインに接続したｂ１コンタクトホールを
設けて多層配線としてのアルミニウム配線に接続するこ
とが省略できる。それゆえ、本実施例のＭＩＳＲＯＭは
、極めて高い集積度のＭＩＳＬＳＩとなｂ１しかも製造
方法が簡単でかつ容易なために製造歩留まｂが向上する
とともに信頼性の高いＭＩＳＬＳＩとなる。
レイン用Ｐ＋型領域が隣接するソース用ｐ＋型領域とｐ
＋型領域により接続しているために、従来のようにドレ
インをアースラインに接続したｂ１コンタクトホールを
設けて多層配線としてのアルミニウム配線に接続するこ
とが省略できる。それゆえ、本実施例のＭＩＳＲＯＭは
、極めて高い集積度のＭＩＳＬＳＩとなｂ１しかも製造
方法が簡単でかつ容易なために製造歩留まｂが向上する
とともに信頼性の高いＭＩＳＬＳＩとなる。
上述の実施例より明らかなように、本発明は、シリコン
ゲート用多結晶シリコン層とソースないしはドレイン用
Ｐ＋型領域とが交差するような回路構成のＭＩＳＬＳＩ
を、多層配線を用いずに容易に構成することができるた
めに、極めて高い集積度のＭＩＳＬＳＩを得ることがで
きる。本発明は上述した実施例に限定されることなく、
種々の態様の半導体装置に適用できる。
ゲート用多結晶シリコン層とソースないしはドレイン用
Ｐ＋型領域とが交差するような回路構成のＭＩＳＬＳＩ
を、多層配線を用いずに容易に構成することができるた
めに、極めて高い集積度のＭＩＳＬＳＩを得ることがで
きる。本発明は上述した実施例に限定されることなく、
種々の態様の半導体装置に適用できる。
また本発明は、エンハンスメントタイプのＭＩＳＦＥＴ
とデイプリシヨンタイプのＭＩＳＦＥＴを１枚の半導体
基板上に行列状に適宜配列するために、極めて高い集積
度で、しかも簡単で容易な製作技術により形成できる半
導体装置である。
とデイプリシヨンタイプのＭＩＳＦＥＴを１枚の半導体
基板上に行列状に適宜配列するために、極めて高い集積
度で、しかも簡単で容易な製作技術により形成できる半
導体装置である。
第１図は、ＭＩＳＬＳＩの構成プロツクの一つとして使
用されている従来のＭＩＳＲＯＭの概略配列図、第２図
〜第３図は、従来のＭＩＳＲＯＭを１枚の半導体基板上
に形成したもののパターンを示す図、第４図〜第６図は
本発明の一実施例を示す概略図。 １・・・・・・Ｎ型シリコン基板、２，３・・・・・・
Ｐ＋型領域、４・・・・・・絶縁膜、５・・・・・・多
結晶シリコン層、６・・・・・・アルミニウム配線、７
・・・・・・コンタクトホール、Ａ，，Ａ，，Ａ３・・
・・・・アドレス配線、Ｂ，，Ｂ２，Ｂ３・・・・・・
出力信号用配線、Ｑｌ，Ｑ，，Ｑ３，Ｑ４，Ｑ，・・・
・・・エンハンスメントタイプのＭＩＳＦＥＴｌＱＯｌ
，ＱＯ２，ＱＯ３，ＱＯ４・・・・・・デイプリシヨン
タイプのＭＩＳＦＥＴ〜 ＱＥ！，Ｑ？，ＱＥ３，ＱＥ
４，ＱＥ５゜゜゜・・・エンハンスメントタイプのＭＩ
ＳＦＥＴｌＸ，Ｘ５・・・・・・切断線の両端の符号。
用されている従来のＭＩＳＲＯＭの概略配列図、第２図
〜第３図は、従来のＭＩＳＲＯＭを１枚の半導体基板上
に形成したもののパターンを示す図、第４図〜第６図は
本発明の一実施例を示す概略図。 １・・・・・・Ｎ型シリコン基板、２，３・・・・・・
Ｐ＋型領域、４・・・・・・絶縁膜、５・・・・・・多
結晶シリコン層、６・・・・・・アルミニウム配線、７
・・・・・・コンタクトホール、Ａ，，Ａ，，Ａ３・・
・・・・アドレス配線、Ｂ，，Ｂ２，Ｂ３・・・・・・
出力信号用配線、Ｑｌ，Ｑ，，Ｑ３，Ｑ４，Ｑ，・・・
・・・エンハンスメントタイプのＭＩＳＦＥＴｌＱＯｌ
，ＱＯ２，ＱＯ３，ＱＯ４・・・・・・デイプリシヨン
タイプのＭＩＳＦＥＴ〜 ＱＥ！，Ｑ？，ＱＥ３，ＱＥ
４，ＱＥ５゜゜゜・・・エンハンスメントタイプのＭＩ
ＳＦＥＴｌＸ，Ｘ５・・・・・・切断線の両端の符号。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体に行列状に形成された複数の絶縁ゲート
電界効果素子から成る絶縁ゲート型リード・オンリー・
メモリーにおいて、上記複数の絶縁ゲート電界効果素子
は、各列において、直列接続され、かつ、各行に位置す
る上記絶縁ゲート電界効果素子のゲート電極は、互いに
共通接続されるように、各列を横切つて延在する配線層
により形成されて成り、上記行列状に配列された複数の
絶縁ゲート電界効果素子のそれぞれは、リード・オンリ
ー・メモリーの記憶情報に従つてデイプリシヨンタイプ
またはエンハンスメントタイプのいずれかに規定され、
このデイプリシヨンタイプとエンハンスメントタイプと
の違いにより異なる二つの記憶情報を示すようになした
ことを特徴とする絶縁ゲート型リード・オンリー・メモ
リー。 ２ 上記配線層は多結晶シリコン層より成ることを特徴
とする特許請求の範囲第１項記載の絶縁ゲート型リード
・オンリー・メモリー。 ３ 上記デイプリシヨンタイプの絶縁ゲート電界効果素
子として動作する選択されたチャンネル領域はイオン打
込みによつて形成された上記半導体基体と反対導電型の
領域より成ることを特徴とする特許請求の範囲第１項記
載の絶縁ゲート型リード・オンリー・メモリー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49103927A JPS5947464B2 (ja) | 1974-09-11 | 1974-09-11 | 半導体装置 |
| DE2540350A DE2540350B2 (de) | 1974-09-11 | 1975-09-10 | Halbleiterschaltung mit einer Matrix aus Isolierschicht-Feldeffekttransistoren |
| GB37389/75A GB1519995A (en) | 1974-09-11 | 1975-09-11 | Semiconductor devices |
| US05/934,886 US4145701A (en) | 1974-09-11 | 1978-08-18 | Semiconductor device |
| HK352/81A HK35281A (en) | 1974-09-11 | 1981-07-23 | Improvements in or relating to semiconductor devices |
| MY18/82A MY8200018A (en) | 1974-09-11 | 1982-12-30 | Improvements in or relating to semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49103927A JPS5947464B2 (ja) | 1974-09-11 | 1974-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5131180A JPS5131180A (ja) | 1976-03-17 |
| JPS5947464B2 true JPS5947464B2 (ja) | 1984-11-19 |
Family
ID=14367051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49103927A Expired JPS5947464B2 (ja) | 1974-09-11 | 1974-09-11 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5947464B2 (ja) |
| DE (1) | DE2540350B2 (ja) |
| GB (1) | GB1519995A (ja) |
| HK (1) | HK35281A (ja) |
| MY (1) | MY8200018A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
| IT1097967B (it) * | 1977-07-18 | 1985-08-31 | Mostek Corp | Procedimnto e struttura per l'incrocio di segnali di informazione in un dispositivo a circuito integrato |
| DE3044984A1 (de) | 1979-11-30 | 1982-04-15 | Dassault Electronique | Integrierte transistorschaltung, insbesondere fuer codierung |
| FR2471083A1 (fr) * | 1979-11-30 | 1981-06-12 | Dassault Electronique | Dispositif de circuit integre a transistors mos, utilisable notamment pour le codage |
| US4319396A (en) * | 1979-12-28 | 1982-03-16 | Bell Telephone Laboratories, Incorporated | Method for fabricating IGFET integrated circuits |
| JPS6028145B2 (ja) * | 1983-08-24 | 1985-07-03 | 株式会社日立製作所 | Ｍｉｓ形半導体装置の製造法 |
| JPS6028144B2 (ja) * | 1983-08-24 | 1985-07-03 | 株式会社日立製作所 | Ｍｉｓ形半導体装置の製法 |
| JPS6133013A (ja) * | 1984-07-25 | 1986-02-15 | Nec Corp | リング発振器 |
| JPH0783062B2 (ja) * | 1985-06-18 | 1995-09-06 | 株式会社東芝 | マスタ−スライス型半導体装置 |
| FR2716586B1 (fr) * | 1994-02-23 | 1996-04-05 | Bull Sa | Porte ou-Exclusif intégrée dans un semi-conducteur III-V. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5232557B2 (ja) * | 1972-03-14 | 1977-08-22 | ||
| JPS4924330A (ja) * | 1972-06-28 | 1974-03-04 |
-
1974
- 1974-09-11 JP JP49103927A patent/JPS5947464B2/ja not_active Expired
-
1975
- 1975-09-10 DE DE2540350A patent/DE2540350B2/de not_active Withdrawn
- 1975-09-11 GB GB37389/75A patent/GB1519995A/en not_active Expired
-
1981
- 1981-07-23 HK HK352/81A patent/HK35281A/xx unknown
-
1982
- 1982-12-30 MY MY18/82A patent/MY8200018A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| MY8200018A (en) | 1982-12-31 |
| DE2540350A1 (de) | 1976-04-01 |
| GB1519995A (en) | 1978-08-02 |
| DE2540350B2 (de) | 1980-07-03 |
| HK35281A (en) | 1981-07-31 |
| JPS5131180A (ja) | 1976-03-17 |
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