JPS5948421B2 - パリティ予測回路 - Google Patents

Description

【発明の詳細な説明】 本発明はパリテイ予測回路に関し、特に加算器、カウン
タおよび他のデータ処理回路等に使用されるパリテイ予
測回路に関する。

パリテイ予測およびパリテイ発生はデータ処理回路にお
いてエラーを検出するために長年用いられている。パリ
テイ発生とはｎ＋１ビツトのａｏラａ１９＊゜゜ａｏを
有する２進数から１つのパリテイビツトＰａを発生させ
ることを意味する用語である。

゛４゛を排他的オア記号とし、および゛４゛を排他的ノ
ア記号とすれば、発生されるパリテイビツトＰａは次式
のごとく定義される。２進加算器は第１の２進数ａ。

，ａ，，・・・，ａｏと第２の２進数ｂ。，ｂ１，・・
・，ｂｏとを加算して和ｓ。，Ｓ１，・・・，Ｓｎを形
成する機能を有する。この和からのパリテイ発生により
次式に示すパリテイビツトＰ８が形成される。和から発
生した、すなわち加算器出力のみから発生したパリテイ
ビツトＰ８は加算演算が加算器によつて正しく実行され
たか否かを示していないことはよく知られている。

パリテイ予測とは装置の出力のみに基づくというよりむ
しろ加算器等の装置の入力に基づくパリテイビツトＰを
形成する技術を意昧する用語でｐある。

予測パリテイビツトＰ，が入力から独立に発生されれば
、エラー検出を目的として、予測パリテイビツトＰ，を
発生パリテイビツトＰ８と比較することができる。たと
えば、２進加算器において、予測パリテイビツトＰｐと
発生パリテイビツトＰ８との比較は加算器によつて実行
される加算演算におけるエラーを検出するに使用するこ
とができる。予測パリテイビツトと発生パリテイビツト
とが同一であれば、エラーなしと判別される。また、予
測パリテイビツトと発生パリテイビツトとが異なれば、
エラーありと判別される。エラー検出を目的とするパリ
テイ予測ビツトは回路の複雑化を招くことなく、装置の
出力から直接発生させたいかなるパリテイ発生ビツトか
らできるだけ独立したものでなければならない。

パリテイ予測ビツトがパリテイ発生ビツトから独立でな
い範囲においては、予測パリテイと発生パリテイとは共
にエラーとなり、この結果、演算におけるエラー検出が
行えない。特に、予測パリテイが簡単に速く処理され、
もしくは予測パリテイが優先である場合には、予測パリ
テイは発生パリテイの代りとしても役立つ。

パリテイ予測回路およびパリテイ予測技術は多く知られ
ているものの、パリテイ予測回路の改善が望まれている
。特に、金属一酸化物一シリコン（ＭＯＳ）技術のよう
な大規模集積化技術に関連した使用に適するパリテイ予
測回路の改善が望まれている。上述の背景に従い、本発
明の目的は加算器およびカウンタ用に改善されたパリテ
イ予測回路を提供することである。

本発明に係る装置からの出力のパリテイを予測するため
の、加算器、カウンタおよび他の類似し．た装置に使用
されるパリテイ予測回路は、１つ以上のパリテイ予測転
送ビツトを加算器等の装置の最上位ビツトから最下位ビ
ツトヘ転送するための回路網を有する。

転送されるパリテイ予測情報は、加算器等の装置への各
入力数の、桁上げ入力およ，びパリテイビツトと論理的
に結合されて装置出力の予測パリテイを形成する。ｎ＋
１ビツトの２進加算器用の特別な例において、パリテイ
予測回路網はｎ段から構成され、１番目の段はパリテイ
予測情報を２ビツトＸｉおよ ｔびＹｉとして転送する
。

このパリテイ予測ビツトＸｉおよびＹ１はｌ＋１番目の
段に転送される。転送されるパリテイ予測ビツトＸｉお
よびＹｉは１つ前の上位の段であるｉ−１段から転送さ
れる情報、ビツト伝播Ｐｉおよびビツト発生Ｇｉを用い
て定義される。ただし、ＰｉおよびＧｉは２進入力数ａ
ｏツａ１′１）ａｉ９°ｅリａｎと２進入力数ｂ。，ｂ
１，・・・，ｂｉ，・・・，ｂｎとのｉ番目ビツトから
形成される。ＸｉおよびＹｉは次式のごとく与えられる
。ただし、Ｘｉ−１＝ｉ−１段からの第１の転送ビツト
、Ｙｉ−１＝ｉ−１段からの第２の転送ビツト、ｐｉ：
ａｉ４ｂｉ：ａｉ＜ｌ５ｂｉとの排他的オア論理、Ｇｉ
−（ａｉ）（ｂｉ）＝ａｉ＜１５ｂｉとのアンド論理、
１＝排他的オア論理記号、８＝排他的ノア論理記号２進
入力数ａ。

，ａ，，・・・，ａｏの（ｎ＋１）ビツトがすべてＯで
ある特殊な加算器の一実施例において、２つの数の２進
加算器は２進カウンタとなる。すべてのａｉ（１−０，
１，・・・，ｎ）の値がＯである２進カウンタにおいて
は、Ｇ１項もまたＯとなり、Ｐｉ項はｂｉとなる。この
ように簡略化されると、パリテイ予測回路網は簡単なナ
ンドゲートあるいは他の簡単な論理構造となる。このよ
うなナンドゲート回路網は通常の方法でパリテイを発生
するのに用いられる排他的オアゲートと排他的ノアゲー
トとの回路網より簡単なものとなる。また、本発明によ
るナンドゲート回路網からのパリテイ予測は、カウンタ
の上位の段からの桁上げ出力より遅延することなく、利
用される。本発明の他の実施例においては、全２進加算
器用のパリテイ予測段を構成するに用いられる排他的ノ
アゲートは対にして束ねてある。このように束ばねるこ
とにより、パリテイ予測回路網のゲー卜遅延は十分に減
少する。上述の要旨に従い、本発明は２進加算器、カウ
ンタおよびこれらに類似した装置用に改善されたパリテ
イ予測回路を提供するという目的が達成される。

本発明の他の目的および特徴を本発明の好ましい実施例
を記述した以下の説明により明らかにする。

第１図は本発明に係るパリテイ発生およびパリテイ予測
を有する、２数の全２進加算器の概略ブロツク図である
。

第１図において、全加算器１０を概略的に示してある。
全加算器１０は第１の２進数ａｏツａ１９１３Ｆａｉ９
１６９ａｎと第２の２進数ｂ。，ｂ１，・・・，ｂｉ，
・・・，ｂｏとを加算して全和ｓｏツＳ１Ｆ１３９Ｓｉ
９″″″９Ｓｎを形成するｏ全加算器１０は加算器段１
０ｏ，１０１，・・・，１０１・・・，１０ｎからなる
。第１図において各段１０１（１ビ−０，１，・・・，
ｎ）は桁上げ入力Ｃ１を受信して桁上げ出力Ｃ１−１を
送出する。

段１０ｎへの桁上げ入力Ｃｎは桁上げ入力信号Ｃｉｎで
あり、最上位の段１０ｏからの桁上げ出力は桁上げ出力
信号Ｃ。ｕｔである。第１図において、２進数ａ。，ａ
１，・・・，ａｎのパリテイはパリテイビツトＰａによ
つて与えられる。パリテイビツトＰａおよびＰｂは種々
の方法で形成される。たとえば、通常のリツプル形パリ
テイ発生は加算器の和出力に接続された回路網１４に示
すような排他的オアゲートの列を用いている。また、通
常のツリー状パリテイ発生回路もよく知られ且つ用いら
れている。 二通常の方法によるパリ
テイ発生回路網１４は排他的ノアゲー口４。と排他的オ
アゲート１４１，１４２，・・・，１４１，・・・１４
ｎとからなる。排他的オアゲート１４。は入力Ｓｏと定
常な論理入力″０゛とを受信するという平凡なものであ
る。回路網１４から発生するパリテイビツトＰ８は和出
力ｓ。，Ｓ１，・・・，Ｓ０から直接導かれるので、発
生パリテイビツトＰ８は全加算器１０による加算演算に
おけるエラーを検出することができない。第１図におい
ては、本発明により、パリテイ予．測回路網１２が付加
されている。パリテイ予測回路網１２はパリテイ予測段
１２ｏ，１２１，・・・，１２１・・・，１２ｎとパリ
テイ予測出力段１３とを含む。パリテイ予測段１２１は
各段（１＝１，２，・・・，ｎ）の代表である。図示実
施例において、パ．リテイ予測段１２ｏは常に論理“１
”を発生するためだけの平凡なものである。桁上げ出力
Ｃ。Ｕ１の値が予測パリテイを形成することにおいて和
と一緒に考慮されるときはパリテイ予測段１２ｏは平凡
なものでなく他の各段１２１と同様なものとなる。この
ような場合、パリテイ予測段１２ｏは常に論理６１°で
ある入力Ｘ−１およびＹ−１を有し、また、１がＯより
大きい他の出力ＸｉおよびＹｉと同様に決定される出力
Ｘ。およびＹ。を有する。パリテイ予測段１２１は前の
ｉ−１番目の段から２つの転送パリテイ情報ビツトＸｉ
−１およびＹｉ−１を入力として受信し、また、全加算
器段１０１からビツト伝播Ｐｉおよびビツト発生Ｇｉを
入力として受信する。これらの入力に応答してパリテイ
予測段１２１は２つのパリテイ予測情報ビツトＸｉおよ
びＹｉを次の段であるｉ＋１番目の段に転送する。段１
２１の場合には、ＸｏおよびＹｏは共に論理゛１”であ
る。下位の段１２ｎの場合には、下位転送ビツトＸｎお
よびＹｎはパリテイ予測出力段１３への入力として印加
される。第１図において、パリテイ予測出力段１３は、
転送ビツトＸｎおよびＹｎに加えて、桁上げ入力信号Ｃ
ｉｎ１ビツトＰａおよびＰｂを入力として受信する。パ
リテイ予測出力段１３はこれらの入力を結合して予測パ
リテイビツトＰを発生する。ｐ第１図の回路から明きら
かなように、パリテイ予測回路網１２はパリテイ発生ビ
ツトＰ８とは独立に予測パリテイビツトＰ，を形成する
。

従つて、ビツトＰ８とビツトＰ，とを比較する通常の比
較器１６は、これらのビツトが異なる場合に、エラー検
出信号（ＥＲＲＯＲＤＥＴ）を発生する。また、第１図
においては、パリテイ予測回路網１２が２つのパリテイ
予測ビツトを、段から段へ、すなわち、高位の段１２１
から低位の段１２ｎまでのすべての段１２１（１−１，
２，・・・，ｎ）に転送することに注目すべきである。
第１図において、ビツト伝播信号たとえばｉ番目の段用
のＰｉとビツト発生信号たとえばｉ番目の段用のＧｉと
は通常の方法で全加算器のｉ番目の段１０１から発生す
る。

さらに明確には、信号ＰｉおよびＧｉは充式のごとく与
えられる。ただし、ｉ＝１，２，・・・，ｎ第２図は第
１図の装置のパリテイ予測回路網の１つの段の概略回路
図である。

第２図においては、パリテイ予測回路網１２のｎ個の段
１２１，１２２，・・・，１２ｎの代表として段１２１
を詳細に示してある。段１２１は信号Ｘｉ−１と信号Ｐ
ｉとを論理的に結合して信号Ｘｉを送出するナンドゲー
ト２０を含有する。また、段１２１は信号Ｘｉ−１と信
号Ｇｉとを論理的に結合して排他的ノアゲート２２への
入力として送出するナンド回路２１を含有する。排他的
ノアゲート２２は他の入力として信号Ｙｉ−，を受信し
、また、出力として信号Ｙｉを送出する。従つて、第２
図の段１２１は次式に示すごとくパリテイ予測情報ビツ
トＸｉおよびＹｉ（１＝１〜ｎ）を発生する。ただし、
Ｘｏ＝１，Ｙｏ＝１ 第３図は第１図の装置のパリテイ予測回路網のパリテイ
予測出力段の概略回路図である。

第３図においては、第１図のパリテイ予測回路網１２の
パリテイ予測出力段１３を詳細に示してある。パリテイ
予測出力段１３はビツトＣｉｏとビツトＸ。とを論理的
に結合して排他的ノアゲート２４への入力を形成するナ
ンドゲート２３を含有する。ゲート２４の他の入力はビ
ツトＹｎが印加される。ゲート２４の出力は排他的ノア
ゲート２６への入力であり、ゲート２６の他の入力は排
他的ノアゲート２５の出力である。ゲ゛一卜２５はパリ
テイ入カビツトＰａとパリテイ入カビツトＰｂとを論理
的に結合して出力として送出する。排他的ノアゲート２
６の出力は予測パリテイビツトＰである。ｐなお、ゲー
ト２４，２５あるいは２６のうち、いずれか２つは論理
機能の変更なく排他的オアゲー卜に変えることもできる
。

予測パリテイビツトＰ の発生に関して、パリｐテイ予
測回路網１２が全加算器１０内の桁上げ信号Ｃｉのいず
れもを用いていないということに注目すべきである。

このため、予測パリテイビツトＰｐの出力は上位の段１
０ｏの桁上げ出力Ｃ。ｕｔと少なくとも同じ速度で利用
できる。このようなパリテイ予測回路網１２の高速度性
は、発生パリテイＰ８からの独立性と共に、全加算器１
０によつて実行される加算演算におけるエラーを検出す
るための、発生パリテイビツトＰ８と予測パリテイビツ
トＰ との比較に対して理想的である。ｐ第４図Ａは本
発明に係るパリテイ予測回路網を有する４ビツトカウン
タの概略回路図である。

すなわち、第４図Ａにおいては、第１図の回路の特殊な
ケースとしてｎが３の場合のパリテイ予測回路網を有す
る４ビツトカウンタが示されている。第４図Ａにおける
カウンタＣＳ０，ＣＳ１，ＣＳ２およびＣＳ３はｎが３
である第１図における全加算器段１０ｏ，１０１，・・
・，１０ｎにそれぞれ対応する。第１図の回路における
、すべてのａｉ（１−０，１，・・・，ｎ）の値がＯの
場合を仮定している。この仮定により、第１図の全加算
器段は第４図Ａに示すカウンタ段になることができる。
第１図において、すべてのａｉの値をＯにすると、ビツ
ト伝播Ｐｉおよびビツト発生Ｇｉの値も簡単になる。

ｉ＝Ｏ，１，・・・，ｎに対するすべてのＧｉ値はＯと
なる。また、ｉ＝０，１，・・・，ｎに対するすべての
Ｐｉ値はｂｉになる。このような条件のもとでは、第２
図の形式の各パリテイ予測段１２１はナンドゲート２０
に簡単化される。

従つて、パリテイ予測回路網１２′は第４図Ａに示すよ
うに２入カナンドゲート２０′ｏ，２０′，，２０′２
，２０′３の列となる。ナンドゲート２０′ｏは、カウ
ンタ桁上げ出力Ｃ。ｕ１が予測パリテイを形成するのに
考慮される場合のみに、用いられる（入力Ｘ−１は６ビ
）。予測パリテイがＣｏｕ１を考慮しない場合（すなわ
ち、予測パリテイがｂ′ｏ，ｂ′１，ｂ′２およびｂ！
３のみに対してのみ予測する場合）、ゲＬ卜２０′ｏは
除去することができる。逆に、ゲＬ卜２０′ｏが保持さ
れていれば、ゲート２０′ｏの入力Ｘ−１は６０”であ
り、この結果、Ｘｏは常に１１”である。従つて、入力
Ｘ−１はパリテイ予測から桁上げ出力Ｃ。ｕｔを選択も
しくは除去するための制御となる。第４図Ａにおいて、
パリテイ予測出力段１３′は予測パリテイＰを形成する
アンドーオアー反転ｐゲー口７を含有する。

このゲート１７はナンドゲート２０′３より下位の段か
ら下位転送ビツトＸ３（Ｘｎにおいてｎ＝３）を受信す
る。このビツトＸ３は、一方において、ゲート１７に直
接印加され、他方において、反転ゲート１８を介してゲ
ート１７に印加されている。同様に、パリテイＰｂは、
一方において、ゲート１７に直接印加され、他方におい
て、反転ゲート１９を介してゲート１７に印加されてい
る。パリテイ予測出力段１３′は信号Ｘ３およびＰｂの
排他的オア論理を効率的に形成している。この実施例に
おいては、Ｐは２進数０
ゝ ｐｂｏ，ｂ１，ｂ２，ｂ３に対して常に予
測パリテイであり、歩進信号Ｃｉｎによつて＋１増分さ
れる。Ｃ・ が”１゜゛または６０１に選択できる場合
、信１ｎ号Ｃｉｎが２進数ｂ。

，ｂ１，ｂ２およびｂ３を＋１増分して新しい２進数Ｙ
ｌｏ，ｂ′１，ｂ′２およびｂ′３を形成した後に、Ｐ
ｐ値は有効となる。パリテイ予測出力段１３′は歩進入
力Ｃｉｎと何ら関係する必要がないことに注目すべきで
ある。Ｃｉｏが常（ぴピの場合には、カウンタ出力は、
常に、予測パリテイＰを有する新しい２進数である。ｐ 第４図Ｂにおいて、パリテイ予測出力段１３″はパリテ
イ予測出力段１３′の他の実施例である。

パリテイ予測出力段１３″は歩進信号Ｃｉｎを受信し、
歩進信号Ｃｉｎを下位転送ビツトＸ３およびパリテイＰ
ｂと論理的に結合して予測パリテイＰ，を形成する。こ
のパリテイ予測出力段１３″においては、Ｐ，はｂ／ｏ
，ｂ′１，ｂ′２およびｂ／３に対して常に有効である
。第４図Ａにおいて、パリテイ予測回路網１２′はパリ
テイ発生回路網１４′よりもずつと簡素化している。

集積化半導体技術においては排他的オアゲートおよび排
他的ノアゲートを構成するよりもナンドゲートを構成す
る方が簡単であるという理由から、ナンドゲートよりな
るパリテイ発生回路網が排他的オアゲートおよび排他的
ノアゲートの列よりなるパリテイ発生回路網より簡単で
ある。通常、２入力排他的ノアゲートの遅延時間は２入
力ナンドゲートの遅延時間の２倍である。従つて、第４
図Ａのカウンタにおいては、予測パリテイビツトＰ，の
形成は発生パリテイビツトＰｂよりもずつと早い。第５
図は第１図の装置タイプの１６ビツト２進加算器を使用
するために排他的ノアゲートを対にして束ねた本発明の
一実施例としての１６ビツトパリテイ予測回路網の概略
回路図である。

第５図において、第１図の全加算器の１６ビツトを例と
して予測回路網１２″が用いられている。ｉ＝１，２，
・・・，ｎに対応するビツト伝播信号Ｐｉとビツ卜発生
信号Ｇｉとは第１図において定義された場合と同一であ
る。同様に、ナンドゲート２０１，２０２，・・・，２
０１５は第２図におけるナンドゲート２０と類似してい
る。第５図において、ナンドゲート２１１，２１２，・
・・，２１，５は第２図のナンドゲート２１と類似して
いる。ゲート２１１，２１２，・・・，２１１５はパリ
テイ予測転送ビツトＸ１，Ｘ２，・・・，Ｘ１５をそれ
ぞれ形成する。第５図においては、第２図の排他的ノア
ゲート２２は直接類似するものとして存在しない。むし
ろ、ナンドゲート２１の対が束ねられた排他的ノアゲー
ト３０への入力を与える。たとえば、ナンドゲート２１
？よび２１３の出力は排他的ノアゲート３０２，３への
入力に接続される。ゲート３１２，３の出力は排他的ノ
アゲート３１２，３への入力に接続される。ゲート３１
２，３の出力は排他的ノアゲート３１４，５への入力に
接続され、排他的ノアゲート３１４，５の他の入力に排
他的ノアゲート３０４，５の出力が接続される。第５図
においては、排他的ノアゲート３１２，３は第２図にお
けるゲート２２形の２つのゲートに代るものである。

ゲート３１２，３は入力Ｙ１を受信し、出力Ｙ３を送出
する。同様に、ゲート３１４，５は入力Ｙ３を受信し、
出力Ｙ５を送出する。偶数番目の信号Ｙ２およびＹ４は
もちろん奇数番目の信号Ｙ３およびＹ５内に含まれてい
るのであるが、明瞭には現われない。さらに一般的には
、排他的ノアゲート３１２｝３：３１４′５：３１６？
７；゜８”３１１４，１５は奇数番目の信号Ｙ３，Ｙ５
，Ｙ７，・・・Ｙ１５をそれぞれ発生する。偶数目の信
号Ｙ２，Ｙ４，Ｙ６，・・・，Ｙ１４は明瞭には発生し
ないカζこれらはＹ３，Ｙ５，Ｙ７，・・・，Ｙ１５に
それぞれ含まれている。第５図において、パリテイ予測
回路網１２〃は次のごとく与えられる転送ビツトＸｉ（
１＝１，２，・・・，ｎ）を形成する。ただし、Ｐｉは
次式のごとく与えられるビツト伝播である。

桁上げ出力Ｃ。

ｕ１が第５図の場合に考慮されない場合には、値Ｘｉ−
１（１＝１）、すなわちＸ。ば１゛であり、この結果、
Ｘ１は次式のごとく与えられる。桁上げ出力Ｃ。

１１が考慮された場合には、Ｘｉ（１−０）もまた次式
のごとく定義される。

式のごとく与えられる転送ビツトＹｉ（ｉ＝３，５，・
・・， １３，１５）を形成する。ただし、Ｇｉは次式
で与えられるビツト発生である。

桁上げが第５図の場合に考慮されない場合には、値Ｙｉ
−２（ｉ＝３）はＧｉであり、この結果、Ｙ３〕は次式
で与えられる。

ただし、Ｙ１ ＝ Ｇｌ，Ｘｉ＝ Ｐｉ 桁上げが考慮された場合にはＹｉ（ｉ＝１）もまた次式
で与えられる。

ただし、Ｘ−，は一定値゛１’’であり、またＸ。

はＰ。である。桁上げ出力Ｃ。ｕｔが考慮された後者の
場合、第５図は、ゲート３００，１の入力の代りに信号
〔（ Ｘ−１ ）（ ＧＯ）〕を入力として形成するナ
ンドゲート２１０（図示せず）を含むように変更される
。また、第５図においてはナンドゲート２００（図示せ
ず）がゲート２０１への入力として信号〔（Ｘ −，）
（ ＰＯ）〕を形成するために含まれる。第５図におい
て、奇数番目の転送信号Ｙ，，Ｙ３，Ｙ，，・・・，Ｙ
，５のみを使用することはゲート２１の出力を束ねた結
果による。

このように出力を束ねると、予測パリテイビツトＰｐを
形成するときの遅延時間の大きさはずつと減少する。第
５図において、ゲート記号内に印された数値は累積遅延
時間を規定する。

ここにおいて、２入カナンドゲートを１遅延単位と規定
し、排他的ノアゲートを２遅延単位と規定する。第５図
に示すように、最後の排他的ノアゲートの出力は累積と
して２３遅延単位を有する。パリテイ予測が桁上げ出力
Ｃ。ｕｔを含むように拡張されれば、２４遅延単位が必
要となる。特に、本発明を好ましい実施例を参照して示
して説明したが、本発明の精神および範囲から外れるこ
となく形式および詳部において変更され得ることは本発
明の分野における者によつて理解されよう。

【図面の簡単な説明】

第１図は本発明に係るパリテイ発生およびパリテイ予測
を有する、２数の全２進加算器の概略プロツク図、第２
図は第１図の装置のパリテイ予測回路網の１つの段の概
略回路図、第３図は第１図の装置のパリテイ予測回路網
のパリテイ予測出力段の概略回路図、第４図Ａは本発明
に係るパリテイ予測回路網を有する４ビツトカウンタの
概略回路図、第４図Ｂは第４図Ａのパリテイ予測出力段
の他の実施例を示す概略回路図、第５図は第１図の装置
タイプ１６ビツト２進加算器を使用するために排他的ノ
アゲートを対にして束ねた本発明の一実施例としての１
６ビツトパリテイ予測回路網の概略回路図である。 符号の説明、１０，１０’・・・・・・全加算器、１０
０，１０１，・・・，１０ｎ・・・・・・加算器段、１
２，１２’，１２″・・・・・・パリテイ予測回路網、
１２０，１２，，・・・，１２ｎ・・・・・・パリテイ
予測段、１３，１３′，１３″・・・・・・パリテイ予
測出力段、１４，１４’・・・・・・パリテイ発生回路
網。

Claims (1)

1. 【特許請求の範囲】 １ 上位から下位へ構成された第１のビットによつて規
   定され且つ第１のパリテイを有する第１の数と、上位か
   ら下位へ構成された第２のビットによつて規定され且つ
   第２のパリテイを有する第２の数とを加算して和を形成
   する加算器用のパリテイ予測回路において、複数の段よ
   りなるパリテイ予測回路網を具備し、前記各段が前記第
   １の数の前記第１のビットと隣りの上位の一つ以上の転
   送ビットとから１つ以上のパリテイ予測転送ビットを発
   生する手段を包有し、前記複数の段が、一つの下位転送
   ビットを形成する如く、上位から下位へ直列に接続され
   、前記パリテイ予測回路網が、前記下位転送ビットと前
   記第１のパリテイとを論理的に結合して前記和に対する
   予測パリテイを形成する手段を含むことを特徴とするパ
   リテイ予測回路。 ２ 第１のパリテイビット（Ｐ＿ａ）を有する第１の２
   進数（ａ＿０，ａ＿１，…，ａ＿ｉ、…，ａ＿ｎ）と第
   ２のパリテイビット（Ｐ＿ｂ）を有する第２の２進数（
   ｂ＿０，ｂ＿１，…，ｂ＿ｉ，…，ｂ＿ｎ）とを桁上げ
   入力（Ｃ＿ｉ＿ｎ）と共に加算して和（ｓ＿０，ｓ＿１
   ，…，ｓ＿ｉ，…，ｓ＿ｎ）を形成する２進加算器用の
   パリテイ予測回路において、ｎ段からなるパリテイ予測
   回路網を具備し、前記ｎ段の各段が次式で与えられるパ
   リテイ予測転送ビットＸ＿ｉおよびＹ＿ｉ（ｉ＝１，２
   ，…，ｎ）を発生する手段を包有し、Ｘ＿ｉ＝＠〔Ｐ＿
   ｉ〕〔Ｘ＿ｉ＿−＿１〕＠Ｙ＿ｉ＝〔Ｙ＿ｉ＿−＿１〕
   ＠■＠〔＠（Ｇ＿ｉ）（Ｘ＿ｉ＿−＿１）＠〕ただし、
   Ｐ＿ｉはビット伝播であり、Ｇ＿ｉはビット発生であり
   、次式で与えられ、ｐ＿ｉ＝ａ＿ｉ■ｂ＿ｉ Ｇ＿ｉ＝（ａ＿ｉ）（ｂ＿ｉ） 前記パリテイ予測回路網が、前記パリテイ予測転送ビッ
   ト（Ｘ＿ｎ）、前記パリテイ予測転送ビット（Ｙ＿ｎ）
   、前記桁上げ入力（Ｃ＿ｉ＿ｎ）、前記第１のパリテイ
   ビット（Ｐ＿ａ）、および前記第２のパリテイビット（
   Ｐｂ）を論理的に結合して前記和の予測パリテイ（Ｐ＿
   ｐ）を形成する手段を包有することを特徴とするパリテ
   イ予測回路。 ３ 第１の２進数が０であり、これにより、２進加算器
   を、ｎ段よりなるパリテイ予測回路網を有する２進カウ
   ンタにした特許請求の範囲第２項に記載のパリテイ予測
   回路。 ４ ｎ段の各段が２入力ナンドゲートよりなる特許請求
   の範囲第３項に記載のパリテイ予測回路。 ５ パリテイ予測ビット（Ｘ＿０，Ｙ＿０）が■０”で
   あり、また、予測パリテイ（Ｐ＿ｐ）が和に対するもの
   である特許請求の範囲第２項に記載のパリテイ予測回路
   。 ６ 和が桁上げ出力（Ｃ＿ｏ＿ｕ＿ｔ）と共に形成され
   、また、パリテイ予測回路網が次式で与えられる転送ビ
   ットＸ＿ｉおよびＹ＿ｉ（ｉ＝０）を発生する段を包有
   し、Ｘ＿０＝＠〔Ｐ＿０〕〔Ｘ＿−＿１〕＠＝＠〔Ｐ＿
   ０〕＠Ｙ＿０＝〔Ｙ＿−＿１〕＠■＠〔＠（Ｇ＿０）（
   Ｘ＿−＿１）＠〕＝＠〔Ｇ＿０〕＠ただし、Ｘ＿−＿１
   およびＹ＿−＿１は常に■１”であり、これにより、予
   測パリテイが前記桁上げ出力（Ｃ＿ｏ＿ｕ＿ｔ）と共に
   前記和のためのものである特許請求の範囲第２項に記載
   のパリテイ予測回路。 ７ ２進加算器が、和から発生パリテイ（Ｐ＿ｓ）を発
   生する手段、および、前記発生パリテイ（Ｐ＿ｓ）と予
   測パリテイ（Ｐ＿ｐ）とを比較して前記２進加算器の演
   算におけるエラーを検出する手段を包有する特許請求の
   範囲第２項に記載のパリテイ予測回路。 ８ 第１のパリテイビット（Ｐ＿ａ）を有する第１の２
   進数（ａ＿０，ａ＿１，…，ａ＿ｉ，…，ａ＿ｎ）と第
   ２のパリテイビット（Ｐ＿ｂ）を有する第２の２進数（
   ｂ＿０，ｂ＿１，…，ｂ＿ｉ，…，ｂ＿ｎ）とを桁上げ
   入力（Ｃ＿ｉ＿ｎ）と共に加算して和（ｓ＿０，ｓ＿１
   ，…，ｓ＿ｉ，…，ｓ＿ｎ）を形成する２進加算器用の
   パリテイ予測回路において、ｎ段からなるパリテイ予測
   回路網を具備し、前記ｎ段の各段が次式で与えられるパ
   リテイ予測ビットＸ＿ｉ（ｉ＝１，２，…，ｎ）を発生
   する手段を包有し、Ｘ＿ｉ＝＠〔Ｐ＿ｉ〕〔Ｘ＿ｉ＿−
   ＿１〕＠ただし、Ｐ＿ｉは次式で与えられるビット伝播
   であり、Ｐ＿ｉ＝ａ＿ｉ■ｂ＿ｉ 前記パリテイ予測回路網が、次式で与えられるパリテイ
   予測転送ビットＹ＿ｉ（ｉ＝３，５，７，…，ｎ−２）
   を発生する手段を包有し、Ｙ＿ｉ＝〔Ｙ＿ｉ＿−＿２〕
   ＠■＠〔＠（Ｇ＿ｉ＿−＿１）（Ｘ＿ｉ＿−＿２）＠■
   ＠〔＠（Ｇ＿ｉ）（Ｘ＿ｉ＿−＿１）＠〕ただし、Ｇ＿
   ｉは次式で与えられるビット発生であり、Ｇ＿ｉ＝（ａ
   ＿ｉ）（ｂ＿ｉ） 前記パリテイ予測回路網が、前記パリテイ予測転送ビッ
   ト（Ｘ＿ｎ）、前記パリテイ予測転送ビット（Ｙ＿ｎ）
   、前記桁上げ入力（Ｃ＿ｉ＿ｎ）、前記第１のパリテイ
   ビット（Ｐ＿ａ）、および、前記第２のパリテイビット
   （Ｐ＿ｂ）を論理的に結合して前記予測パリテイ（Ｐ＿
   ｐ）を形成する手段を包有することを特徴とするパリテ
   イ予測回路。 ９ ２進加算器が、各段に対してパリテイ転送ビットＹ
   ＿ｉ（ｉ＝１，２，…，ｎ）を発生する手段を包有し、
   前記パリテイ転送ビットが次式で与えられる、Ｙ＿ｉ＝
   〔Ｙ＿ｉ＿−＿１〕＠■＠〔＠（Ｇ＿ｉ）（Ｘ＿ｉ＿−
   ＿１）＠〕＝〔Ｙ＿ｉ＿−＿２〕＠■＠〔＠Ｇ＿ｉ＿−
   ＿１）（Ｘ＿ｉ＿−＿２）＠〕＠■＠〔＠（Ｇ＿ｉ）（
   Ｘ＿ｉ＿−＿１）＠〕特許請求の範囲第８項に記載のパ
   リテイ予測回路。 １０ パリテイ予測ビットＸ＿ｉが、ｉ＝１に対して、
   次式で与えられ、Ｘ＿１＝＠〔Ｐ＿１〕〔Ｘ＿０〕＠＝
   ＠Ｐ＿１＠ただし、Ｘ＿０は常に■１”であり、またｉ
   ＝３に対して、次式で与えられ、Ｙ＿３＝〔Ｙ＿１〕＠
   ■＠〔＠（Ｇ＿２）（Ｘ＿１）＠〕＠■＠〔＠（Ｇ＿３
   ）（Ｘ＿２）＠〕ただし、Ｙ＿１＝＠Ｇ＠＿１，Ｘ＿１
   ＝＠Ｐ＠＿１これにより、予測パリテイ（Ｐ＿ｐ）が和
   に対するものとなる特許請求の範囲第８項に記載のパリ
   テイ予測回路。 １１ 第１の２進数が０であり、これにより、２進加算
   器を、ｎ段よりなるパリテイ予測回路網を有する２進カ
   ウンタにした特許請求の範囲第８項に記載のパリテイ予
   測回路。 １２ ｎ段の各段が２入力ナンドゲートよりなる特許請
   求の範囲第１１項に記載のパリテイ予測回路。 １３ ２進加算器が、和から発生パリテイ（Ｐ＿ｓ）を
   発生する手段、および、前記発生パリテイ（Ｐ＿ｐ）と
   を比較して前記２進加算器の演算におけるエラーを検出
   する手段を包有する特許請求の範囲第８項に記載のパリ
   テイ予測回路。 １４ 上位から下位へ構成された第１のビットによつて
   規定され且つパリテイを有する２進数を歩進させて新し
   い２進数を形成するカウンタ用のパリテイ予測回路にお
   いて、複数の段よりなるパリテイ予測回路網を具備し、
   前記各段が、隣の上位転送ビットと前記第１のビットの
   対応するビットとからパリテイ転送ビットを発生する手
   段を包有し、前記複数の段が、上位から下位へ直列に接
   続されて、下位転送ビットを形成し、前記パリテイ予測
   回路網が、前記下位転送ビットと前記パリテイとを論理
   的に結合して前記新しい２進数の子測パリテイを形成す
   る手段を包有することを特徴とするパリテイ予測回路。 １５ パリテイ（Ｐ＿ｂ）を有する２進数（ｂ＿０，ｂ
   ＿１，…，ｂ＿ｉ，…，ｂ＿ｎ）に対して新しい２進数
   （ｂ′＿０，ｂ′＿１，…，ｂ′＿ｉ…，ｂ′＿ｎ）を
   形成するカウンタ用のパリテイ予測回路において、ｎ段
   よりなるパリテイ予測回路網を具備し、前記ｎ段の各段
   が次式で与えられるパリテイ予測転送ビットＸ＿ｉ（ｉ
   ＝１，２，…，ｎ）を発生する手段を包有し、Ｘ＿ｉ＝
   ＠〔Ｐ＿ｉ〕〔Ｘ＿ｉ＿−＿１〕＠＝＠〔ｂ＿ｉ〕〔Ｘ
   ＿ｉ＿−＿１〕＠ただし、Ｐ＿ｉは次式で与えられるビ
   ット伝播であり、Ｐ＿ｉ＝■０”■ｂ＿ｉ＝ｂ＿ｉ 前記パリテイ予測網が、パリテイ予測転送ビツトＸ＿ｎ
   と前記パリテイ（Ｐ＿ｂ）とを論理的に結合して予測パ
   リテイ（Ｐ＿ｐ）を形成する論理手段を包有することを
   特徴とするパリテイ予測回路。 １６ パリテイ予測転送ビットＸ＿ｉが、ｉ＝１に対し
   て、次式で与えられＸ＿ｉ＝＠〔ｂ＿１〕〔Ｘ＿０〕＠
   ＝＠ｂ＿０＠ただし、Ｘ＿０常に■１”であり、また、
   予測パリテイが新しい２進数に対するものである特許請
   求の範囲第１５項に記載のパリテイ予測回路。 １７ カウンタが上位の段（ｂ′＿０）から桁上げ出力
   （Ｃ＿ｏ＿ｕ＿ｔ）を送出する手段を包有し、また、パ
   リテイ予測回路網が（ｎ＋１）段より構成され、該各段
   がパリテイ予測転送ビットＸ＿ｉ（ｉ＝１，２，…，ｎ
   ）を発生する手段を包有し、また、パリテイ予測転送ビ
   ットＸ＿ｉ（ｉ＝０）が次式で与えられ、Ｘ＿０＝＠〔
   ｂ＿０〕〔Ｘ＿−＿１〕＠＝＠ｂ＿０＠ただし、Ｘ＿−
   ＿１は常に■１”であり、また、予測パリテイが新しい
   ２進数と前記桁上げ出力（Ｃ＿ｏ＿ｕ＿ｔ）との組合せ
   に対するものである特許請求の範囲第１５項に記載のパ
   リテイ予測回路。 １８ 各段が２入力ナンドゲートよりなる特許請求の範
   囲第１５項に記載のパリテイ予測回路。 １９ カウンタが、該カウンタを歩進させる歩進信号（
   Ｃ＿ｉ＿ｎ）を受信する手段を包有し、また、論理手段
   が、パリテイ予測転送ビット（Ｘ＿ｎ）、前記歩進信号
   （Ｃ＿ｉ＿ｎ）、および、パリテイ（Ｐ＿ｂ）を論理的
   に結合して予測パリテイを形成する手段を包有する特許
   請求の範囲第１５項に記載のパリテイ予測回路。