JPS595866B2

JPS595866B2 - パルス計数方法および装置

Info

Publication number: JPS595866B2
Application number: JP4774676A
Authority: JP
Inventors: 雅弘上野; 郁朗増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-04-28
Filing date: 1976-04-28
Publication date: 1984-02-07
Also published as: JPS52131769A

Description

【発明の詳細な説明】本発明はパルス計数方法およびその装置に係り、特にサ
ンプリング制御に適し、サンプリング周期に対してパル
ス計数時間の設定自由度を大きくしたパルス計数に関す
る。

パルスの計数として代表的なものは、速度に比例した周
波数のパルス列を計数する速度パルス計数であり、以下
の説明では、速度パルスの計数にっいて説明する。

速度発電機の出力パルスを一定時間計数し、その計数値
で速度を表わし、鉄道車両等の速度を制御することが行
なわれている。

この目的のために従来用いられていた速度計数方式は、
速度計数時間と速度制御のためのサンプリング周期とを
同一に選ぶもので、この方式による速度計数回路を第１
図に示す。第１図において１はカウンター、２はラッチ
回路、３はタイミングコントローラである。第２図は第
１図の回路の動作タイミングを示すタイムチャートであ
る。第２図を用いて第１図の回路の動作を説明すると、
速度発電機の出力パルスである速度パルスＰｖは常時カ
ウンタ１に入力され、カウンタ１により計数される。一
方制御周期を規制するタイミングパルスＰｓがタイミン
グコントローラ３に入力されると、タイミングコントロ
ーラ３からのラッチ指令パルスＰｌにより、その時のカ
ウンタ１の内容をラッチ回路２にラッチするとともにク
リアパルスＰｃによりカウンタ１の内容はクリアされ、
次の計数を始める。以上の従来方式では、制御のサンプ
リング周期と、速度計数周期が１対１に対応しているた
め、これら両者を最適値に設定することは困難であつた
。すなわち速度計数周期は分解能を高めるためある程度
長い、例えば数１００ｉｎｓの周期が要求され、一方サ
ンプリング周期は制御精度を高めるため、ある程度短か
い周期、例えば数１０ｍｓの周期が要求される。従つて
この両者に対して最適周期を設定することは困難で、通
常両者の要求周期の中間的な値を設定していた。またこ
のような欠点を排除するために提案されている速度計数
装置の１例に第３図のものがある。

この装置のタイムチヤートを示す第４図を参照しながら
動作を説明すると、被計数パルスＰ２はゲート１１０を
通してカウンタ１２０に入力されて計数される。カウン
タ１２０の計数値は一定周期毎に読出し回路１３０に読
出され、この読出し回路１３０の内容が表示回路１４０
で表示される。このゲート、カウンタ、読出し回路が４
組備えられている。一方基準周波数Ｆ。の基準パルスＰ
１はカウンタ１００に入力されて計数され、このカウン
タ１００の予じめ定められた計数値により、第４図Ｃ１
〜Ｃ４に示すようにゲー口１０〜１１３が制御されて、
ゲート１１０〜１１３が開いているＴ。の間にカウンタ
１２０〜１２３はパルスＰ２を計数する。読出し回路１
３０〜１３３は、対応するゲート１１０〜１１３が閉じ
ているＴｎの間に、対応するカウンタ１２０〜１２３の
読数値を読出し、表示回路１４０に出力して、計数値を
表示する。このようにすれば、表示回路１４０の表示内
容は、各カウンタ１２０〜１２３の計数周期（ＴＯ＋Ｔ
Ｏ）の１／４の周期で表示でき、この表示内容を制御に
用いれば、制御の応答速度は速くなる。しかし、この装
置においては各ゲートが閉じている期間Ｔｎがあるため
、この間に到来するパルスＰ２を見落してしまう。例え
ば第４図Ｐ２′で示すようなパルスの場合には、ゲート
が開いている計数期間Ｔ。内に４ケのパルスが到来し計
数値が４となるが、同じ周波数のパルスでもＰ２″の場
合には計数値は３となつてしまう。このような現象は他
の周波数の場合にも発生し、その結果時間と共にパルス
Ｐ２の周波数を徐々に上げていつた時の計数値は第５図
の実線で示すようになる。この結果、制御系の応答速を
速くした場合、不安定になる恐れがあつた。このように
計数値がバラツク原因は、ゲートが閉じている周期ＴＯ
があるためである。このバラツキを小さくするためには
ゲートの閉区間Ｔ。を小さくすればよいが、そのために
は基準パルスＰ１の周波数を高くしなければならず、こ
の結果カウンタ１００の所要ビツト数が大きくなつてし
まう。またこの方式をマイクロコンピユータ等を用いて
ソフトウエア化するためには、パルスＰ１およびＰ２を
割込み端子に入力し、非常に短かい周期で２種の割込要
因に対してサービスしなければならず、このための所要
処理時間が長くなり、他の処理に対する圧迫が大きく、
結局ソフトウエア化が困難であつた。更に計数の分解能
を高めるためには、計数区間ＴＯを長くし、各カウンタ
１２０〜１２３は、それぞれ同一の仕様でこの分解能に
見合つたビツト長を備えなければならず、不経済な点が
あつた。

本発明の目的は、上に述べた従来方式の欠点を除去し、
制御及び計数周期の設定に自由度を持たせるとともに、
入力パルスの見落しがないパルス計数方式を提供するこ
とである。本発明の特徴とするところは、被計数パルス
を所要サンプリング周期で計数し、該計数値の過去複数
サンプリング周期の値を記憶し、前記計数値と、前記複
数個の記憶値の総計をパルス計数値とすることである。

次に本発明の実施例を示す図面を参照しながら本発明を
詳細に説明する。

第６図は本発明の１実施例を示す図で、２１０はカウン
ター２２１〜２２３はラツチ回路、２３０はタイミン
グコントローラ、２４０は加算回路である。

次に第３図の実施例の動作を説明する。速度発電機の出
力パルスである速度パルスＰｖはカウンタ２１０に入力
され計数される。制御周期を規制するサンプリングパル
スＰ８がタイミングコントローラ２３０に入力されると
、タイミングコントローラ２３０から、データ読込みパ
ルスＰ，が出力され、このＰｒパルスにより加算回路は
、カウンタ２１０、ラツチ回路２２１〜２２３の出力デ
ータを取込み、かつこれら全データの和を計算して出力
するとともに、ラツチ回路２２１はカウンタ２１０の出
力データを、ラツチ回路２２２はラツチ回路２２１の、
またラツチ回路２２３はラツチ回路２２２の出力データ
をそれぞれ読込んでラツチする。次にタイミングコント
ローラ２３０からクリアパルスＰ。が出力され、このＰ
６パルスによりカウンタ２１０の内容はクリアされて、
次のカウントを開始する。サンプリングパルスＰ５が入
力されるごとに以上の動作が繰り返されるから、ラツチ
回路２２１は１サンプリング周期前の、ラツチ回路２２
２は２サンプリング周期前の、またラツチ回路２２３は
３サップリング周期前のカウンタ２１０による計数値を
ラツチしており、加算回路２４０により、これら各サン
プリング周期の計数値と、カウンタ２１０の出力値との
和を速度計数値として出力する。すなわち速度計数周期
は、等価的に基準サンプリング周期の４倍の周期となり
、かつ速度計数値は各サンプリング周期毎に更新され、
最新の計数値が得られる。本実施例では、サンプリング
周期と速度計数周期の比を１：４に選んだが、これはラ
ツチ回路の数を変更することにより任意に設定できる。
またタイミングコントローラ２３０に加えられる基準パ
ルスは、必らずしも制御のサンプリング周期と一致する
必要はない。以上の回路でカウンタ２１０のクリアパル
スＰＯおよび加算回路の駆動パルスＰ，の所要巾は数１
０ｎｓであり、この間に速度パルスＰｖが到来する確率
は非常に小さい０例えばサンプリング周期を１０ｍｓ１
クリアパルスの巾を１００ｎｓとすれば、速度パルスＰ
ｖを見落とす確率は１０万分の１である。

しかし、これでも実用上不都合がある場合には、第７図
に示す速度パルス遅延回路を付加することで、前記確率
を零にすることができる。すなわち第７図において、２
５０はクリアパルスＰ。がカウンタ２１０に入力されて
いる間に到来した速度パルスＰｖを遅延させるパルス遅
延回路で、その構成の１例を同図ｂに、また動作を説明
するためのタイムチヤートを同図ｃに示す。すなわちク
リアパルスＰＯと同時に到来した速度パルスＰＶｌはア
ンドゲートＡＤｌで阻止され、そのかわりフリツプフロ
ツプＦＦに記憶される３。この記憶された速度パルスＰ
ｖｌは、クリアパルスＰ。が消滅すると同時にアンドゲ
ートＡＤ２を通して出力されＶ６、カウンタ２１０に入
力される。タリアパルスＰ。がない時に到来した速度？
仲Ｌ゜Ｊｌ゛〃．岬゛ｘ欅ごて中れる。

このようにパルス遅延回路２５０を付加することにより
カウンタ２１０が速度パルスＰｖを見落とすことは全く
なくなる。以上の説明で明らかなように、本発明のパル
ス計数は、ラツチ回路の数をＮ個とすれば、サンプリン
グ周期のＮ＋１倍の周期で行ない、この期間の総パルス
数が加算回路２４０の出力になる。

すなわちパルス計数の応答性は、速度計数周期のＮ＋１
倍に速めることができるとともに、カウンタ２１０およ
びラツチ回路の容量は、前記加算回路２４０の出力の１
／（Ｎ＋１）でよい。以上説明したように本発明によれ
ば、制御のサンプリング周期と速度計数周期を任意に選
べるとともに、カウンタ等の容量を小さくすることが可
能であり、かつ入力パルスをミスカウントすることがな
い、良好な機能を有する速度計数方式を得ることができ
る。

次に本発明の他の実施例を説明する。

第８図は本発明の他の実施例を示すフローチヤートであ
る。

最近普及したマイクロコントローラにより鉄道車両等の
速度制御を行なう場合、速度計数もマイクロコントロー
ラで行なうことが望ましい。第８図は、本発明を例えば
マイクロコントローラ等のストアートプログラム方式の
コントローラ（以下マイクロコントローラと呼ぶ）で実
施した１実施例で、第８図は第６図の実施例をソフトウ
エア化したものである。第８図イは、速度パルスＰｖが
マイクロコントローラに入力されるごとに実行するルー
チンで、１回ごとにレジスタＣＰの内容（ＣＰはレジス
タＣＰの内容であることを示す。以下同様）に１を加え
て速度パルスＰｖを計数する。第８図帽瓢サンプリング
パルスＰ８が入力されるごとに実行するルーチンで、ま
ず速度計数値が格納されているレジスタＣの内容から、
レジスタポインタＲＰが示すレジスタＲ，ＲＰの内容を
差引く。次にレジスタＣＰの内容をレジスタＲ，ＲＰに
移し、レジスタＣＰの内容をクリアする。次にレジスタ
ＣＶの内容にレジスタＲ，ＲＰの内容を加え、レジスタ
ＣＶに格納すると、レジスタＣＶは、第６図加算回路２
４０の出力と同様、レジスタＣＶの内容は、過去４サン
プリング周期分の速度計数値の和を示す。次にレジスタ
ポインタＲＰの内容を更新、すなわちレジスタポインタ
ＲＰの内容ＲＰが１ならば２，２ならば３，３ならば４
，４ならば１にする。レジスタポインタＲＰは次にサン
プリングパルスＰ８が到来した時、速度計数用レジスタ
ＣＰの内容を移すべきレジスタＲｉを示し、例えばレジ
スタＲＰの内容が３を示している時、レジスタＲ２，ｌ
，Ｒ４，Ｒ３の順に過去４サンプリング周期にさかのぼ
つてレジスタＣＰの内容が記憶されている。この実施例
ではレジスタＲの数をＮとすれば、サンプリング周期と
速度計数周期との比は１：Ｎとなり、レジスタＲの数Ｎ
を任意に選ぶことにより、前記両周期の比を自由に選択
することが可能である。

また通常サンプリングパルスＰ８と速度パルスＰｖはマ
イクロコントローラのそれぞれ異なつた割込み入力とし
て、マイクロコントローラに印加するが、サンプリング
パルスＰ８に対応するサービスルーチンである第８図口
の処理を実行中に到来した速度パルスＰｖは、通常のマ
イクロコントローラが有する、割込み入力の記憶機能に
より、前記サービスルーチンの実行が完了するまで記憶
させておくことが可能で、この機能により第７図ａの遅
延回路２５０が付加されたと同様の効果となり、速度パ
ルスＰｖをミスカウントすることはない。以上の説明に
より明らかなように、本発明によれば、パルス計数のソ
フトウエア化が容易で、サンプリングパルスＰ８による
割込みの発生は非常に低頻度であり、かつ高頻度で発生
する速度パルスＰｖによる割込みに対する処理は極めて
単純であるから、例えば車両の速度制御等、マイクロコ
ントローラがサービスする他の制御機能に対して十分の
余力が残り、複雑な制御に対しても本パルス計数方式を
容易に適用することが可能である。

第９図は、本発明の他の実施例であり、第６図の回路と
相違するところは、ラツチ回路２２１〜２２４の記憶値
の和を加算回路２４０で求めるようにしたものである。
すなわち本発明によれば、サンプリング周期に関係なく
、自由にパルス計数周期を設定でき、したがつてパルス
計数の分解能を自由に高めることができ、しかもパルス
計数の応答性は、サンプリング周期と等しい速さで得ら
れるとともに、マイクロコントローラ等により容易にソ
フトウエア化が可能な優れたパルス計速方式を容易に得
ることが可能である。

【図面の簡単な説明】

第１図、第３図は従来の速度計数装置の例を示す図、第
２図、第４図は前記従来装置の動作を説明するためのタ
イムチヤート、第５図は第３図装置の出力を示す図、第
６図は本発明の１実施例を示す図、第７図は第６図の実
施例に付加するパルス遅延回路の１実施例を示す図、第
８図は本発明の他の実施例を示すフローチヤート、第９
図は本発明のさらに別の実施例を示す図である。符号の説明、２１０・・・・・・カウンタ、２２１〜２
２４・・・・・・ラツチ回路、２３０・・・・・・タイ
ミングコントローラ、２４０・・・・・・加算回路。

Claims

【特許請求の範囲】１連続したサンプリング周期の各周期間に致来する被
測定パルスを計数し、各サンプリング周期の終り毎にそ
れ以前の複数のサンプリング周期の計数値の和を求める
ことを特徴とするパルス計数方法。２被測定パルスを計数するカウンタと、このカウンタ
の計数値を記憶するための少なくとも１つのラッチ回路
と、前記カウンタの計数値と前記ラッチ回路の記憶値と
の和を求める加算回路と、連通したサンプリング周期の
終端毎に前記加算回路、ラッチ回路の動作及び前記カウ
ンタのクリア動作の順にこれらを動作させるタイミング
コントローラとを備えたことを特徴とするパルス計数装
置。３前記タイミングコントローラは、前記カウンタをク
リアするためにタイミングパルスを発生するとともに、
このタイミングパルスを被測定パルスとは互いに異なる
タイミングで与えるものである第２項記載のパルス計数
装置。