JPS6019526B2 - オートクリア回路 - Google Patents
オートクリア回路Info
- Publication number
- JPS6019526B2 JPS6019526B2 JP53018437A JP1843778A JPS6019526B2 JP S6019526 B2 JPS6019526 B2 JP S6019526B2 JP 53018437 A JP53018437 A JP 53018437A JP 1843778 A JP1843778 A JP 1843778A JP S6019526 B2 JPS6019526 B2 JP S6019526B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- power supply
- pulse
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
この発明は、オートクリア回路に関する。
電子式卓上計算機等のディジタル制御回路においては、
フリップフロップ回路等の各種記憶回路を含むものであ
り、電源投入時において、これらの記憶回路を自動的に
初期値に設定するクリア信号を出力するのがオートクリ
ア回路である。
フリップフロップ回路等の各種記憶回路を含むものであ
り、電源投入時において、これらの記憶回路を自動的に
初期値に設定するクリア信号を出力するのがオートクリ
ア回路である。
このオートクリア回路として、電源電圧の立ち上りとと
もに形成されたクリア信号を、発振回路の発振出力に基
づいて形成された所定のタイミングパルス、例えば、ワ
ードパルスを入力とするパルス計数回路の出力により反
転させ、クリア解除を行なうものが考えられている。こ
のオートクリア回路にあっては、主にＣＲ型発振回路の
発振出力に基づいて上記所定のタイミングパルスを形成
するものにおいては、電源電圧が発振回路の安定動作電
圧以下のときに、発振周波数が高くなるという異常発振
現象を起こすものであるため、電源電圧の立ち上りが緩
慢であるとき、この異常発振期間が短くなる。
もに形成されたクリア信号を、発振回路の発振出力に基
づいて形成された所定のタイミングパルス、例えば、ワ
ードパルスを入力とするパルス計数回路の出力により反
転させ、クリア解除を行なうものが考えられている。こ
のオートクリア回路にあっては、主にＣＲ型発振回路の
発振出力に基づいて上記所定のタイミングパルスを形成
するものにおいては、電源電圧が発振回路の安定動作電
圧以下のときに、発振周波数が高くなるという異常発振
現象を起こすものであるため、電源電圧の立ち上りが緩
慢であるとき、この異常発振期間が短くなる。
したがって、この異常発振出力に基づいて上記タイミン
グパルスが形成されるものとなるため、クリア解除動作
が早いタイミングでなされることとなる結果、クリア動
作が確実になされなくなるという問題があることが判明
した。この発明は、電源電圧の立ち上りに影響されない
確実なクリア動作がなされるオートクリア回路を提供す
るためになされた。ｏ この発明の一実施例においては
、電源電圧が発振回路の安定動作に要する下限電圧に達
したことが検出され、この検出出力に基づいて、クリア
解除動作のためのパルス計数動作が行なわれる。
グパルスが形成されるものとなるため、クリア解除動作
が早いタイミングでなされることとなる結果、クリア動
作が確実になされなくなるという問題があることが判明
した。この発明は、電源電圧の立ち上りに影響されない
確実なクリア動作がなされるオートクリア回路を提供す
るためになされた。ｏ この発明の一実施例においては
、電源電圧が発振回路の安定動作に要する下限電圧に達
したことが検出され、この検出出力に基づいて、クリア
解除動作のためのパルス計数動作が行なわれる。
以下、実施例により、この発明を具体的に説明夕する。
第１図は、この発明の一実施例を示す回路図である。
第１図は、この発明の一実施例を示す回路図である。
ｌａ〜ｌｃは、クリア信号ＡＣＬを形成するためのパル
ス計数回路である。この回路ｌａ〜ｌｃは、ｐチャンネ
ルＭＩＳＦＥＴ（絶縁ゲート型０電界効果トランジスタ
）とｎチャンネルＭＩＳＦＥＴとの組合せにより構成さ
れた相補型ＭＩＳ論理回路（Ｃ−ＭＩＳ）によるもので
あり、チャンネル領域にゲート電極に対し反対方向に矢
印を付したＭＩＳＦＥＴ、例えばＭＩＳＦＥＴＱ，４，
Ｑ，３等がｐタチャンネル型ＭＩＳＦＥＴであり、チャ
ンネル領域にゲート電極に向けた方向の矢印を付したＭ
ＩＳＦＥＴ、例えばＭＩＳＦＥＴＱ，．，Ｑ，２等がｎ
チャンネル型ＭＩＳＦＥＴである。
ス計数回路である。この回路ｌａ〜ｌｃは、ｐチャンネ
ルＭＩＳＦＥＴ（絶縁ゲート型０電界効果トランジスタ
）とｎチャンネルＭＩＳＦＥＴとの組合せにより構成さ
れた相補型ＭＩＳ論理回路（Ｃ−ＭＩＳ）によるもので
あり、チャンネル領域にゲート電極に対し反対方向に矢
印を付したＭＩＳＦＥＴ、例えばＭＩＳＦＥＴＱ，４，
Ｑ，３等がｐタチャンネル型ＭＩＳＦＥＴであり、チャ
ンネル領域にゲート電極に向けた方向の矢印を付したＭ
ＩＳＦＥＴ、例えばＭＩＳＦＥＴＱ，．，Ｑ，２等がｎ
チャンネル型ＭＩＳＦＥＴである。
パルス計数回路を構成する各回路ｌａ〜ｌｃは、同一の
回路により構成されたもので、例えば、初段回路ｌａは
、ＭＩＳＦＥＴＱ，．．Ｑ，２とコンデンサＣ，とによ
る直列回路と、このコンデンサＣ，の出力を入力とする
肌ＳＦＥＴＱ，５に直列に接続された並列ＭＩＳＦＥＴ
Ｑ，６，Ｑ，７とこの論理ブロックの負荷としてのデイ
プレッション型ＭＩＳＦＥＴＱ，４とにより構成された
回路と、この論理回路の出力を入力とするＭＩＳＦＥＴ
Ｑ，８．Ｑ，９で構成されたィンバータ回路とを具備し
、上記直列回路のＭＩＳＦＥＴＱ，２には、計数すべき
タイミングパルスの反転信号、論理回路のＭＩＳＦＥＴ
Ｑ，６には、計数すべきタイミングパルス、ＭＩＳＦＥ
ＴＱ，７には出力インバータ回路の出力をそれぞれ印加
するものである。
回路により構成されたもので、例えば、初段回路ｌａは
、ＭＩＳＦＥＴＱ，．．Ｑ，２とコンデンサＣ，とによ
る直列回路と、このコンデンサＣ，の出力を入力とする
肌ＳＦＥＴＱ，５に直列に接続された並列ＭＩＳＦＥＴ
Ｑ，６，Ｑ，７とこの論理ブロックの負荷としてのデイ
プレッション型ＭＩＳＦＥＴＱ，４とにより構成された
回路と、この論理回路の出力を入力とするＭＩＳＦＥＴ
Ｑ，８．Ｑ，９で構成されたィンバータ回路とを具備し
、上記直列回路のＭＩＳＦＥＴＱ，２には、計数すべき
タイミングパルスの反転信号、論理回路のＭＩＳＦＥＴ
Ｑ，６には、計数すべきタイミングパルス、ＭＩＳＦＥ
ＴＱ，７には出力インバータ回路の出力をそれぞれ印加
するものである。
なお、直列回路の他方のＭＩＳＦＥＴＱ，．には、後述
する電圧検出回路の出力を印加するものであり、直列回
路の出力と電源電圧端子間に設けられたェンハンスメン
ト型ＭＩＳＦＥＴＱ，３は、電源遮断時にコンデンサＣ
，を放電させるためのものであり、出力ィンバータ回路
Ｑ，８，Ｑ，９の出力と電源電圧端子間にも同様のＭＩ
ＳＦＥＴを設けることが望ましい（図示せず）。
する電圧検出回路の出力を印加するものであり、直列回
路の出力と電源電圧端子間に設けられたェンハンスメン
ト型ＭＩＳＦＥＴＱ，３は、電源遮断時にコンデンサＣ
，を放電させるためのものであり、出力ィンバータ回路
Ｑ，８，Ｑ，９の出力と電源電圧端子間にも同様のＭＩ
ＳＦＥＴを設けることが望ましい（図示せず）。
第２段目の回路ｌｂ及び出力段回路ｌｃも初段回路と同
一の回路であり、それぞれの直列回路のＭＩＳＦＥＴ（
Ｑ２，，Ｑ．・・・・・…・・・・これは図示せず）は
、前段の回路の出力を入力とするものである。
一の回路であり、それぞれの直列回路のＭＩＳＦＥＴ（
Ｑ２，，Ｑ．・・・・・…・・・・これは図示せず）は
、前段の回路の出力を入力とするものである。
２は、電圧検出回路であり、電源電圧Ｖｏｏを分圧する
分圧回路ＭＩＳＦＥＴ偽，，Ｑｏ２とィンバータ回路Ｎ
。
分圧回路ＭＩＳＦＥＴ偽，，Ｑｏ２とィンバータ回路Ｎ
。
５とで電圧検出回路を構成し、波形整形回路としての出
力ィンバータ回路Ｎｏ６により、上記ＭＩＳＦＥＴＱ，
．の制御信号Ｃを形成するものである。
力ィンバータ回路Ｎｏ６により、上記ＭＩＳＦＥＴＱ，
．の制御信号Ｃを形成するものである。
この回路は、電源電圧Ｖｏｏが、後述する発振回路３の
安定動作電圧に達したことを検出するためのもので、ィ
ンバータ回路Ｎ仮のロジックスレッショルド電圧ＶＴを
基準電圧とし、分圧回路で３レベルシフトされた電源電
圧とを比較することにより上述のような安定動作電圧Ｖ
Ｔ′を検出するものである。３は、発振回路であり、直
列接続したィンバータ回路Ｎｏ．〜Ｎｏ３と、コンデン
サＣｏ、抵抗Ｒｏとに４より構成されたＣＲ型発振回路
である。
安定動作電圧に達したことを検出するためのもので、ィ
ンバータ回路Ｎ仮のロジックスレッショルド電圧ＶＴを
基準電圧とし、分圧回路で３レベルシフトされた電源電
圧とを比較することにより上述のような安定動作電圧Ｖ
Ｔ′を検出するものである。３は、発振回路であり、直
列接続したィンバータ回路Ｎｏ．〜Ｎｏ３と、コンデン
サＣｏ、抵抗Ｒｏとに４より構成されたＣＲ型発振回路
である。
そして、ィンバータ回路Ｎｏ４は、波形整形回路である
。この発振回路３は、ディジタル制御回路における各種
タイミングパルスを形成するためのもので、分周回路４
により、例えば、２相のクロツクパルスぐａ． ◇ｂを
形成する。５は、タイミングパルス発生回路であり、上
記クロックパルスを入力とし、リングカウンタ等により
構成されるもので、ビットパルス、ディジットパルス、
ワードパルス等のタイミングパルスを形成する。
。この発振回路３は、ディジタル制御回路における各種
タイミングパルスを形成するためのもので、分周回路４
により、例えば、２相のクロツクパルスぐａ． ◇ｂを
形成する。５は、タイミングパルス発生回路であり、上
記クロックパルスを入力とし、リングカウンタ等により
構成されるもので、ビットパルス、ディジットパルス、
ワードパルス等のタイミングパルスを形成する。
この実施例においては、ワードパルス◇Ｗをオートクリ
ア回路を構成するパルス計数回路１のタイミングパルス
として用いるものである。
ア回路を構成するパルス計数回路１のタイミングパルス
として用いるものである。
以下、第２図に示す動作波形図を参照してするこの回路
の動作説明により、この発明の目的が達成できることが
理解されよう。
の動作説明により、この発明の目的が達成できることが
理解されよう。
電源投入により、電源電圧Ｖｏ。
が徐々に立ち上ったとする。この電源電圧Ｖｏｏが発振
回路３の安定動作電圧ＶＴ′以下のときには、異常動作
により、高い周波数で発振するものとなる。したがって
、この発振出力に基づいて形成された各種タイミングパ
ルスの周波数も高くなるが、電圧検出回路２の出力Ｃが
ローレベルであるので、パルス計数回路１のＭＩＳＦＥ
ＴＱ，．がオフとなっており、この間に入力されるワー
ドパルスｄＷによりＭＩＳＦＥＴＱ，２がオンしても、
コンデンサＣ，には、充電されない。一方、このパルス
計数回路は、電源投入により、デイプレツション型ＭＩ
ＳＦＥＴ（Ｑ．８，Ｑ２８，Ｑ８…・・・・・・・・・
図示せず）を通して、各回路の出力ィンバータ回路には
、ハィレベルが供給されるため、各段の出力Ａ，Ｂ，Ａ
ＣＬは、すべてローレベルに規定される。
回路３の安定動作電圧ＶＴ′以下のときには、異常動作
により、高い周波数で発振するものとなる。したがって
、この発振出力に基づいて形成された各種タイミングパ
ルスの周波数も高くなるが、電圧検出回路２の出力Ｃが
ローレベルであるので、パルス計数回路１のＭＩＳＦＥ
ＴＱ，．がオフとなっており、この間に入力されるワー
ドパルスｄＷによりＭＩＳＦＥＴＱ，２がオンしても、
コンデンサＣ，には、充電されない。一方、このパルス
計数回路は、電源投入により、デイプレツション型ＭＩ
ＳＦＥＴ（Ｑ．８，Ｑ２８，Ｑ８…・・・・・・・・・
図示せず）を通して、各回路の出力ィンバータ回路には
、ハィレベルが供給されるため、各段の出力Ａ，Ｂ，Ａ
ＣＬは、すべてローレベルに規定される。
この終段の出力をオートクリア回路ＡＣＬとして用いる
ことにより、クリア動作がなされる。もっとも、電源電
圧Ｖｏｏが各種記憶回路の動作下限電圧に達した時点か
ら、このクリア動作の実行がなされることはいうまでも
ないであろう。次に、電源電圧Ｖ。
ことにより、クリア動作がなされる。もっとも、電源電
圧Ｖｏｏが各種記憶回路の動作下限電圧に達した時点か
ら、このクリア動作の実行がなされることはいうまでも
ないであろう。次に、電源電圧Ｖ。
。が発振回路３の安定動作下限電圧に達すると、電圧検
出回路２の出力が／・ィレベルとなって、ＭＩＳＦＥＴ
Ｑ，．がオンする。この後、最初に到来するワードパル
スＪＷにより、ＭＩＳＦＥＴＱ．２がオンして、コンデ
ンサＣ，がチヤージアツプされ、ＭＩＳＦＥＴＱ，５が
オンする。このときにはＭＩＳＦＥＴＱ，６がオフして
いるので出力インバータ回路Ｑ，８，Ｑ，９の入力は、
ハィレベルのままである。ワードパルス■ｗがハイレベ
ル“０”に変化して、ＭＩＳＦＥＴＱ，８がオンしたと
きは、出力イソバータ回路Ｑ側Ｑ，９の入力がローレベ
ルになるため、その出力がハイレベルになる。このィン
バータ回路Ｑ，８，Ｑ，９が一度／・ィレベルになると
、前段の論理ブロックのＭＩＳＦＥＴＱ，７がオンする
ため、ワードパルスＯＷに無関係、言い換えれば、この
後のＭＩＳＦＥＴＱ，６のオン／オフに無関係に初段回
路の出力Ａをハイレベルに保持する。この初段回路ｌａ
の出力Ａが／・ィレベルに変化することにより、次段の
ＭＩＳＦＥＴＱ２，がオンする。
出回路２の出力が／・ィレベルとなって、ＭＩＳＦＥＴ
Ｑ，．がオンする。この後、最初に到来するワードパル
スＪＷにより、ＭＩＳＦＥＴＱ．２がオンして、コンデ
ンサＣ，がチヤージアツプされ、ＭＩＳＦＥＴＱ，５が
オンする。このときにはＭＩＳＦＥＴＱ，６がオフして
いるので出力インバータ回路Ｑ，８，Ｑ，９の入力は、
ハィレベルのままである。ワードパルス■ｗがハイレベ
ル“０”に変化して、ＭＩＳＦＥＴＱ，８がオンしたと
きは、出力イソバータ回路Ｑ側Ｑ，９の入力がローレベ
ルになるため、その出力がハイレベルになる。このィン
バータ回路Ｑ，８，Ｑ，９が一度／・ィレベルになると
、前段の論理ブロックのＭＩＳＦＥＴＱ，７がオンする
ため、ワードパルスＯＷに無関係、言い換えれば、この
後のＭＩＳＦＥＴＱ，６のオン／オフに無関係に初段回
路の出力Ａをハイレベルに保持する。この初段回路ｌａ
の出力Ａが／・ィレベルに変化することにより、次段の
ＭＩＳＦＥＴＱ２，がオンする。
したがって、次のワードパルス◇ｗの到来により、次段
のコンデンサＣ２にチャージアップがなされ、このパル
スのバックエッジで、この回路ｌｂの出力Ｂはハィレベ
ルに変化する。出力段回路ｌｃは、３個目のワードパル
スぐＷで同様に反転し、クリア解除が自動的になされ、
オートクリア信号を得ることができる。この実施例回路
によれば、発振回路が安定動作した後におけるワードパ
ルスを計数した出力でクリア解除がなされるため、クリ
ア動作に必要な時間を確保することができることとなり
、前述のような誤動作が防止でき、確実に動作するオー
トクリア回路を得ることができる。
のコンデンサＣ２にチャージアップがなされ、このパル
スのバックエッジで、この回路ｌｂの出力Ｂはハィレベ
ルに変化する。出力段回路ｌｃは、３個目のワードパル
スぐＷで同様に反転し、クリア解除が自動的になされ、
オートクリア信号を得ることができる。この実施例回路
によれば、発振回路が安定動作した後におけるワードパ
ルスを計数した出力でクリア解除がなされるため、クリ
ア動作に必要な時間を確保することができることとなり
、前述のような誤動作が防止でき、確実に動作するオー
トクリア回路を得ることができる。
この発明は、前記実施例に限定されず、例えば、電圧検
出回路の出力により、発振回路３又はタイミングパルス
発生回路の動作を制御するものとしてもよい。
出回路の出力により、発振回路３又はタイミングパルス
発生回路の動作を制御するものとしてもよい。
この制御の方法としては、出力にゲート回路を設け、こ
のゲート回路を上言己電圧検出出力により制御するもの
、あるいは、発振回路、あるいはリングカウンタの帰還
ループを遮断する等考えられる。また、パルス計数回路
は、何んであってもよい。
のゲート回路を上言己電圧検出出力により制御するもの
、あるいは、発振回路、あるいはリングカウンタの帰還
ループを遮断する等考えられる。また、パルス計数回路
は、何んであってもよい。
ただ、前記実施例回路のように、電源投入により、先ず
一定のレベルに安定する回路とすることが回路を簡単に
する上で望ましい。すなわち、この実施例回路において
は、コンデンサＣ，をパタルス計数の記憶動作に用いる
とともに、電源投入時の出力レベルを規定するための動
作に用いている。
一定のレベルに安定する回路とすることが回路を簡単に
する上で望ましい。すなわち、この実施例回路において
は、コンデンサＣ，をパタルス計数の記憶動作に用いる
とともに、電源投入時の出力レベルを規定するための動
作に用いている。
第１図は、この発明の一実施例を示す回路図で０あり、
第２図は、その動作波形図である。 ｌａ〜ｌｃ・・・・・・パルス計数回路、２・・・・・
・電圧検出回路、３・・・・・・発振回路、４・・・・
・・分周回路、５・・・・・・タイミングパルス発生回
路。第１図 第２図
第２図は、その動作波形図である。 ｌａ〜ｌｃ・・・・・・パルス計数回路、２・・・・・
・電圧検出回路、３・・・・・・発振回路、４・・・・
・・分周回路、５・・・・・・タイミングパルス発生回
路。第１図 第２図
Claims (1)
- １ タイミングパルス形成回路の出力信号にもとづいて
形成された所定のタイミングパルスを入力とする計数回
路の出力により、電源電圧の立ち上りとともに形成され
たクリア信号を解除するものとしたオートクリア回路で
あつて、電源電圧がタイミングパルス形成回路の安定動
作に要する電圧に達したことを検出する検出回路を設け
、この検出出力にもとづいて、上記計数回路の計数動作
を行なわせることを特徴とするオートクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53018437A JPS6019526B2 (ja) | 1978-02-22 | 1978-02-22 | オートクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53018437A JPS6019526B2 (ja) | 1978-02-22 | 1978-02-22 | オートクリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111721A JPS54111721A (en) | 1979-09-01 |
| JPS6019526B2 true JPS6019526B2 (ja) | 1985-05-16 |
Family
ID=11971612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53018437A Expired JPS6019526B2 (ja) | 1978-02-22 | 1978-02-22 | オートクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019526B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027226U (ja) * | 1988-06-30 | 1990-01-18 | ||
| JPH06134406A (ja) * | 1992-10-30 | 1994-05-17 | Nippon Seiki Co Ltd | 搬送投入装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589128A (ja) * | 1981-07-10 | 1983-01-19 | Nippon Kogaku Kk <Nikon> | カメラ等のイニシヤルリセツト回路 |
-
1978
- 1978-02-22 JP JP53018437A patent/JPS6019526B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027226U (ja) * | 1988-06-30 | 1990-01-18 | ||
| JPH06134406A (ja) * | 1992-10-30 | 1994-05-17 | Nippon Seiki Co Ltd | 搬送投入装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54111721A (en) | 1979-09-01 |
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