JPS6024980B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6024980B2 JPS6024980B2 JP56043503A JP4350381A JPS6024980B2 JP S6024980 B2 JPS6024980 B2 JP S6024980B2 JP 56043503 A JP56043503 A JP 56043503A JP 4350381 A JP4350381 A JP 4350381A JP S6024980 B2 JPS6024980 B2 JP S6024980B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- processing unit
- central processing
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はワンチップマイクロコンビュー外こ関し、その
ランダムアクセスメモリ（ＲＡＭ）の内容を外部へ取出
せるようにしようとするものである。
ランダムアクセスメモリ（ＲＡＭ）の内容を外部へ取出
せるようにしようとするものである。
電子計算機は周知のように中央処理装置
（ＣＰＵ）、命令や処理データを格納する記憶装置（メ
モリ）、および入出力装置（１／０）を基本的な構成要
素としてなる。
モリ）、および入出力装置（１／０）を基本的な構成要
素としてなる。
１９７位年代初頭のインテル社４００４等のプロセッサ
により始つたいわゆるマイクロコンピュータ（マイコン
と略称する）もその例外ではないが、マイコンと称され
る素子又はシステムは非常に少数の主としてシリコンＭ
ＯＳ技術に係るＬＳＩ（大規模集積回路）によって上記
の計算機館を実現している点がその最大の特徴である。
により始つたいわゆるマイクロコンピュータ（マイコン
と略称する）もその例外ではないが、マイコンと称され
る素子又はシステムは非常に少数の主としてシリコンＭ
ＯＳ技術に係るＬＳＩ（大規模集積回路）によって上記
の計算機館を実現している点がその最大の特徴である。
マイコン出現の初期の頃はＣＰＵの機能を１つのＬＳＩ
上に実現したものを主としてマイクロプロセッサ又はマ
イコンと称していたが、今日では集積度の向上によって
メモリ部分や更に１／０部分が１つのＬＳＩ上に構成さ
れるに至っている。か）るＬＳＩを用いると簡単なシス
テムなら１つ又は少数のＬＳＩと外付部品により構成可
能となり、著しいコスト／性能の増大が図られるが、一
方ではか）るＬＳＩは設計、試験、使用法などで色々な
難問を提供する。その１つはデータ転送である。
上に実現したものを主としてマイクロプロセッサ又はマ
イコンと称していたが、今日では集積度の向上によって
メモリ部分や更に１／０部分が１つのＬＳＩ上に構成さ
れるに至っている。か）るＬＳＩを用いると簡単なシス
テムなら１つ又は少数のＬＳＩと外付部品により構成可
能となり、著しいコスト／性能の増大が図られるが、一
方ではか）るＬＳＩは設計、試験、使用法などで色々な
難問を提供する。その１つはデータ転送である。
ＣＰＵとその処理データを格納するＲＡＭが同一チップ
上に搭載され、該ＲＡＭの記憶容量が大となると、その
ＲＡＭ記憶データをチップの端子ピンを通して外部へ取
出しまた外部から該端子ピンを通してＲＡＭへデータを
書込みたいという要求が出てくる。例えばマイコン内部
のＲＡＭと外部の１／０装置との間のデータ授受を監視
したい、マイコン内部のＲＡＭのある部分の情報はＣＰ
Ｕ動作状況判定の資料になるので該情報を見たい、等が
それである。このような問題に対する簡単な解決方法は
、ＲＡＭに対するデータ入出力をＣＰＵが通常ルートで
行なうことである。しかしこのようにするとＣＰＵの負
荷が大になってスループットが悪くなる。また元々ＲＡ
Ｍ内蔵マイコンでは命令シーケンス（プログラム）はＲ
ＯＭなどの固定記憶装贋に内蔵されていて外部からチッ
プ動作状態が分らず、従って外部からＣＰＵにＲＡＭ所
望部分に対する書込み、議取りを行なわせることは困難
という問題もある。このような点を考慮すると、ＲＡＭ
内容はＣＰＵを介さずに１／０装置との間で直接やりと
りするＤＭＡ（ダイレクトメモリアクセス）方式をとる
のがよい。唯ワンチップマイコンではピン数が限られて
おり、ＲＡＭ内容を外部へ読出すために多くの（８ビッ
ト並列転送方式なら８個の）端子ピンを専有することは
実際上不可能である。またＲＡＭ内容を読出す必要性は
ワンチップマイコンの開発段階が多く、完成後はさほど
必要ではない。このように一時的にのみ必要なものに多
くの端子ピンを割くことは不経済でもある。本発明はか
〉る点に鑑みてなされたもので、特徴とする所は論理お
よび算術演算を行なう中央処理装置、該中央処理装置が
処理するデータまたは命令の格納、論出しが可能な記憶
装置を同一のチップ上に備え、且つ該中央処理装置が該
記憶装置をアクセスしていない期間に該記憶装置内の内
容を該中央処理装置を介さずに読み出すＤＭＡ制御回路
と、該中央処理装置が外部装置との間でデータの授受を
するための端子ピンから前記ＤＭＡ制御回路によって読
み出された前記記憶装置の内容を出力できる様にボート
を時分割制御する制御回路とを備えていることにある。
上に搭載され、該ＲＡＭの記憶容量が大となると、その
ＲＡＭ記憶データをチップの端子ピンを通して外部へ取
出しまた外部から該端子ピンを通してＲＡＭへデータを
書込みたいという要求が出てくる。例えばマイコン内部
のＲＡＭと外部の１／０装置との間のデータ授受を監視
したい、マイコン内部のＲＡＭのある部分の情報はＣＰ
Ｕ動作状況判定の資料になるので該情報を見たい、等が
それである。このような問題に対する簡単な解決方法は
、ＲＡＭに対するデータ入出力をＣＰＵが通常ルートで
行なうことである。しかしこのようにするとＣＰＵの負
荷が大になってスループットが悪くなる。また元々ＲＡ
Ｍ内蔵マイコンでは命令シーケンス（プログラム）はＲ
ＯＭなどの固定記憶装贋に内蔵されていて外部からチッ
プ動作状態が分らず、従って外部からＣＰＵにＲＡＭ所
望部分に対する書込み、議取りを行なわせることは困難
という問題もある。このような点を考慮すると、ＲＡＭ
内容はＣＰＵを介さずに１／０装置との間で直接やりと
りするＤＭＡ（ダイレクトメモリアクセス）方式をとる
のがよい。唯ワンチップマイコンではピン数が限られて
おり、ＲＡＭ内容を外部へ読出すために多くの（８ビッ
ト並列転送方式なら８個の）端子ピンを専有することは
実際上不可能である。またＲＡＭ内容を読出す必要性は
ワンチップマイコンの開発段階が多く、完成後はさほど
必要ではない。このように一時的にのみ必要なものに多
くの端子ピンを割くことは不経済でもある。本発明はか
〉る点に鑑みてなされたもので、特徴とする所は論理お
よび算術演算を行なう中央処理装置、該中央処理装置が
処理するデータまたは命令の格納、論出しが可能な記憶
装置を同一のチップ上に備え、且つ該中央処理装置が該
記憶装置をアクセスしていない期間に該記憶装置内の内
容を該中央処理装置を介さずに読み出すＤＭＡ制御回路
と、該中央処理装置が外部装置との間でデータの授受を
するための端子ピンから前記ＤＭＡ制御回路によって読
み出された前記記憶装置の内容を出力できる様にボート
を時分割制御する制御回路とを備えていることにある。
以下図面を参照しながらこれを詳細に説明する。第１図
は本発明の第１の実施例を示し、１は論理および算術演
算を行なう中央処理装置（ＣＰＵ）、２はＣＰＵＩが処
理するデ−夕や命令を格納しまたそれを謙出すことがで
きるランダムアクセスメモリ（ＲＡＭ）、４ａ，４ｂ，
・・・・・・４ｎは外部との情報授受を行なう複数のボ
ート、３はそのボートデータを格納するバッファであり
、これらは通常のマイコンがそうであるように同じチッ
プ（半導体基板）上に搭載される。
は本発明の第１の実施例を示し、１は論理および算術演
算を行なう中央処理装置（ＣＰＵ）、２はＣＰＵＩが処
理するデ−夕や命令を格納しまたそれを謙出すことがで
きるランダムアクセスメモリ（ＲＡＭ）、４ａ，４ｂ，
・・・・・・４ｎは外部との情報授受を行なう複数のボ
ート、３はそのボートデータを格納するバッファであり
、これらは通常のマイコンがそうであるように同じチッ
プ（半導体基板）上に搭載される。
ボートの個数は並列に転送されるデータのビット数（１
ワードのビット数）に等しい。本例では同じチップ上に
更にＤＭＡ制御回略６およびボートを時分割使用するた
めの制御回路７を設ける。制御回路７は第２図に示すタ
イミング関係を持つクロックＴ，，Ｔ２およびＴ．をィ
ンバータ７ａで反転したクロックＴ，を出力し、これら
を各ボートのアンドゲートＧ．，Ｇ２、およびクロツク
信号線５へ出力する。動作を説明すると、ＣＰＵＩが介
在して外部へ送出するデー外まバッファ３に書き込まれ
、これらはボート４ａ〜４ｎのアンドゲートＧ，の一方
の入力端に加えられる。
ワードのビット数）に等しい。本例では同じチップ上に
更にＤＭＡ制御回略６およびボートを時分割使用するた
めの制御回路７を設ける。制御回路７は第２図に示すタ
イミング関係を持つクロックＴ，，Ｔ２およびＴ．をィ
ンバータ７ａで反転したクロックＴ，を出力し、これら
を各ボートのアンドゲートＧ．，Ｇ２、およびクロツク
信号線５へ出力する。動作を説明すると、ＣＰＵＩが介
在して外部へ送出するデー外まバッファ３に書き込まれ
、これらはボート４ａ〜４ｎのアンドゲートＧ，の一方
の入力端に加えられる。
ＤＭＡ制御回路６により謙出されて外部へ送出されるべ
きデータはＲＡＭ２よりボート４ａ〜４ｎのアンドゲー
トＧ２の一方の入力端に加えられ、そしてゲート○，，
Ｇ２の他方の入力端にはクロックＴ，，Ｔ，が加えられ
る。これらのアンドゲートの出力端はオアゲートＧ３へ
導かれ（４ｂ〜４ｎでは図示してないが４ａと同じ）、
該ゲートＧ３の出力端は信号線８ａ〜８ｎへ接続される
。従ってクロックＴ，の日レベルの間ゲートＧ．が開い
てボート４ａ〜４ｎから外部へバッファ３のデータが送
出され、そして図示しない経路でＤＭＡが要求されて制
御回路６が作動し、ＲＡＭ２が読出されるとそのデータ
はクロツクＴ，のＬレベル期間、従ってクロックＴ，の
日レベル期間にゲートＧ２が開くことにより外部へ送出
され、こうしてＣＰＵデータとＤＭＡデータが交互に同
じボートを通して外部へ出力される。信号線８ａ〜８ｎ
中のＣＰＵデータとＤＭＡデータとを分離するにはクロ
ックＴ２を使用すればよく、該Ｔ２の立上りでデータを
取込めばそれはＤＭＡデータ、立下りで取込めばＣＰＵ
データである。ＲＡＭ２のＤＭＡによる議出しは本例で
は該ＲＡＭの特定の１ワード分の領域に限定している。
きデータはＲＡＭ２よりボート４ａ〜４ｎのアンドゲー
トＧ２の一方の入力端に加えられ、そしてゲート○，，
Ｇ２の他方の入力端にはクロックＴ，，Ｔ，が加えられ
る。これらのアンドゲートの出力端はオアゲートＧ３へ
導かれ（４ｂ〜４ｎでは図示してないが４ａと同じ）、
該ゲートＧ３の出力端は信号線８ａ〜８ｎへ接続される
。従ってクロックＴ，の日レベルの間ゲートＧ．が開い
てボート４ａ〜４ｎから外部へバッファ３のデータが送
出され、そして図示しない経路でＤＭＡが要求されて制
御回路６が作動し、ＲＡＭ２が読出されるとそのデータ
はクロツクＴ，のＬレベル期間、従ってクロックＴ，の
日レベル期間にゲートＧ２が開くことにより外部へ送出
され、こうしてＣＰＵデータとＤＭＡデータが交互に同
じボートを通して外部へ出力される。信号線８ａ〜８ｎ
中のＣＰＵデータとＤＭＡデータとを分離するにはクロ
ックＴ２を使用すればよく、該Ｔ２の立上りでデータを
取込めばそれはＤＭＡデータ、立下りで取込めばＣＰＵ
データである。ＲＡＭ２のＤＭＡによる議出しは本例で
は該ＲＡＭの特定の１ワード分の領域に限定している。
ＣＰＵの機能監視にはこれで充分である。ＤＭＡにより
外部へ送出するＲＡＭデータをＲＡＭ２の特定の１ワー
ド分とせず、複数ワード分とする場合は第３図のように
する。１川まアドレスカウンタであり、その計数値がア
ドレス信号となってＲＡＭ２のアクセスを行なう。
外部へ送出するＲＡＭデータをＲＡＭ２の特定の１ワー
ド分とせず、複数ワード分とする場合は第３図のように
する。１川まアドレスカウンタであり、その計数値がア
ドレス信号となってＲＡＭ２のアクセスを行なう。
２ａが該アクセスを受けるＲＡＭ２の特定領域である。
ＲＡＭ２のデ−夕が送出されるタイミングは第１図の場
合と同機にクロックＴ，の日レベル期間であるが、１回
に１ワード（８ビット）しか送出できず、アドレスカウ
ンター０が指示するアドレスも１時点では１ワード分の
みであるから、複数ワードはクロックＴ，の日レベル期
間の複数個を用いて行なう。こうして送出されたデータ
を外部で受取った場合、当該データはＲＡＭ２のと１の
アドレスのものか識別する必要がある。この目的で信号
線９が増設され、該信号線にアドレスカウンタ１０の各
ビットに入力端を接続したオアゲートＧ４の出力と、ク
ロツクＴ，とＴ２のノア論理をとった出力が加えられる
。このノア論理の結果、具体的には／アゲートＧ５の出
力は第４図の虫の如くであり、ＲＡＭデータ送出期間で
かつアドレスカウンタの出力が０、つまりＤＭＡ開始時
に日となるクロツクである。か）るクロツクＴ３があれ
ば外部ではクロックＴ２の立上りを計数する等により簡
単にアドレスカゥンタ１０の内容に従って謙出されたデ
ータのＲＡＭアドレスを知ることができる。第５図は外
部へのＲＡＭデータ送出回路だけでなく、外部から該Ｒ
ＡＭへのデータ書込み回路をも設けたマイコン要部を示
す。
合と同機にクロックＴ，の日レベル期間であるが、１回
に１ワード（８ビット）しか送出できず、アドレスカウ
ンター０が指示するアドレスも１時点では１ワード分の
みであるから、複数ワードはクロックＴ，の日レベル期
間の複数個を用いて行なう。こうして送出されたデータ
を外部で受取った場合、当該データはＲＡＭ２のと１の
アドレスのものか識別する必要がある。この目的で信号
線９が増設され、該信号線にアドレスカウンタ１０の各
ビットに入力端を接続したオアゲートＧ４の出力と、ク
ロツクＴ，とＴ２のノア論理をとった出力が加えられる
。このノア論理の結果、具体的には／アゲートＧ５の出
力は第４図の虫の如くであり、ＲＡＭデータ送出期間で
かつアドレスカウンタの出力が０、つまりＤＭＡ開始時
に日となるクロツクである。か）るクロツクＴ３があれ
ば外部ではクロックＴ２の立上りを計数する等により簡
単にアドレスカゥンタ１０の内容に従って謙出されたデ
ータのＲＡＭアドレスを知ることができる。第５図は外
部へのＲＡＭデータ送出回路だけでなく、外部から該Ｒ
ＡＭへのデータ書込み回路をも設けたマイコン要部を示
す。
本例ではボート４ａ〜４ｎは偶数個のィンバータＧ７を
持つ入力線を付加して双方向性にし、また外部よりＲＡ
Ｍ２のアドレスを取込むボート１２を設ける。このボー
ト１２は図では簡単に矩形ブロックで示すが、実際には
ボート４ａ，４ｂ・・・・・・のように、アドレス信号
のビット数に応じた複数個のレシ−バからなる。また書
込み読取りモードを決定する信号Ｒ／Ｗが入力する線１
８を設け、該信号をＲＡＭ２および書込みモードではデ
ータ送出を禁止するゲート○６へ与える。Ｇ，ｏ，Ｇ，
２もゲートで外部からのアドレス信号入力回路に設けら
れ、ＲＡＭ２に対するＣＰＵアクセスと外部アクセスと
の競合を避ける。１ ６，１ ７はフリップフロツプ回
路、Ｇ３はアンドゲートで、該ゲートは「受付」を示す
信号Ｌを出力する。
持つ入力線を付加して双方向性にし、また外部よりＲＡ
Ｍ２のアドレスを取込むボート１２を設ける。このボー
ト１２は図では簡単に矩形ブロックで示すが、実際には
ボート４ａ，４ｂ・・・・・・のように、アドレス信号
のビット数に応じた複数個のレシ−バからなる。また書
込み読取りモードを決定する信号Ｒ／Ｗが入力する線１
８を設け、該信号をＲＡＭ２および書込みモードではデ
ータ送出を禁止するゲート○６へ与える。Ｇ，ｏ，Ｇ，
２もゲートで外部からのアドレス信号入力回路に設けら
れ、ＲＡＭ２に対するＣＰＵアクセスと外部アクセスと
の競合を避ける。１ ６，１ ７はフリップフロツプ回
路、Ｇ３はアンドゲートで、該ゲートは「受付」を示す
信号Ｌを出力する。
１，，１２はインバータである。
なお図示しない力ｍＭＡ制御回路６は本回路にも設ける
。この装置で外部よりＲＡＭ２の内容を謙出すには、ボ
ート１２を通して該ＲＡＭの所望データを格納している
アドレスを入力し、Ｒ／Ｗ信号を日にする。
。この装置で外部よりＲＡＭ２の内容を謙出すには、ボ
ート１２を通して該ＲＡＭの所望データを格納している
アドレスを入力し、Ｒ／Ｗ信号を日にする。
Ｒ／Ｗ信号はィンバータ１２で反転されてＬになり、Ｒ
ＡＭ２を講出しモードにし、またボート４ａ〜４ｎのゲ
ート○６を開く。ＣＰＵＩは自身がＲＡＭ２をアクセス
するときは信号線１９をＬレベルにし、アクセスしない
ときはＨレベルにする。現在はアクセスしていないとす
ると信号線１９はＨレベルであり、これはインバータ１
．で反転されてＬレベルとなり、ゲートＧ，ｏ，Ｇ．２
を開く。従ってボート１２のアドレス信号はＲＡＭ２に
入り、これをアクセスする。また信号線１９のＨレベル
はＤ型フリツプフロツプ１６，１７にクロツクＴ，によ
り逐次取込まれ、アンドゲートＧ３はクロツクＴ，が日
でフリツプフロツプ１７のＱ出力が日のとき第６図に示
す如き受付信号Ｌを発生する。外部ではこの信号Ｔ４で
アクセスが受付けられたことを知り、クロツクＴ．のＬ
レベル期間中に送出されるＲＡＭデータを受取る。ＣＰ
ＵＩがＲＡＭ２をアクセスするとき信号線１９はＬレベ
ルであり、ゲートＧＭＧ，２は閉じ、ボート１２のアド
レスはＲＡＭ２へ入力されない。またこのときフリツブ
フロツプ１６，１７にはＬレベルが取り込まれ、受付信
号ＬはＬレベルである。第６図はこれらの状況を説明す
る図で、アドレスＡ，Ｂ，Ｃがボート１２へ順次入力さ
れると、該アドレスのＲＡＭデータが１クロック遅れて
出力される。Ｄ（Ｒ）はこの出力を示す。なお時点ｔｉ
では競合が生じ、この場合アドレスＢのＲＡＭデータは
競合解除後に送出される。書込みを行なう場合はボート
１２ヘアドレスをまたボート４ａ〜４ｎヘデータ入力し
、Ｒ／Ｗ信号はＬにする。競合がなければこれらのアド
レスおよびデータはＲＡＭ２へ加わり、書込まれる。第
６図のＤ（Ｗ）はアドレスＡ，Ｂ・・・・・・ヘデータ
Ａ′，Ｂ′・・・・・・が書込まれたことを示す。以上
説明したように本発明によれば入出力ボートの数を増加
することなくメモリの内容を外部へ、複数ビット並列に
従って迅速に、ＣＰＵを煩わすことなく取出すことがで
き甚だ有用である。
ＡＭ２を講出しモードにし、またボート４ａ〜４ｎのゲ
ート○６を開く。ＣＰＵＩは自身がＲＡＭ２をアクセス
するときは信号線１９をＬレベルにし、アクセスしない
ときはＨレベルにする。現在はアクセスしていないとす
ると信号線１９はＨレベルであり、これはインバータ１
．で反転されてＬレベルとなり、ゲートＧ，ｏ，Ｇ．２
を開く。従ってボート１２のアドレス信号はＲＡＭ２に
入り、これをアクセスする。また信号線１９のＨレベル
はＤ型フリツプフロツプ１６，１７にクロツクＴ，によ
り逐次取込まれ、アンドゲートＧ３はクロツクＴ，が日
でフリツプフロツプ１７のＱ出力が日のとき第６図に示
す如き受付信号Ｌを発生する。外部ではこの信号Ｔ４で
アクセスが受付けられたことを知り、クロツクＴ．のＬ
レベル期間中に送出されるＲＡＭデータを受取る。ＣＰ
ＵＩがＲＡＭ２をアクセスするとき信号線１９はＬレベ
ルであり、ゲートＧＭＧ，２は閉じ、ボート１２のアド
レスはＲＡＭ２へ入力されない。またこのときフリツブ
フロツプ１６，１７にはＬレベルが取り込まれ、受付信
号ＬはＬレベルである。第６図はこれらの状況を説明す
る図で、アドレスＡ，Ｂ，Ｃがボート１２へ順次入力さ
れると、該アドレスのＲＡＭデータが１クロック遅れて
出力される。Ｄ（Ｒ）はこの出力を示す。なお時点ｔｉ
では競合が生じ、この場合アドレスＢのＲＡＭデータは
競合解除後に送出される。書込みを行なう場合はボート
１２ヘアドレスをまたボート４ａ〜４ｎヘデータ入力し
、Ｒ／Ｗ信号はＬにする。競合がなければこれらのアド
レスおよびデータはＲＡＭ２へ加わり、書込まれる。第
６図のＤ（Ｗ）はアドレスＡ，Ｂ・・・・・・ヘデータ
Ａ′，Ｂ′・・・・・・が書込まれたことを示す。以上
説明したように本発明によれば入出力ボートの数を増加
することなくメモリの内容を外部へ、複数ビット並列に
従って迅速に、ＣＰＵを煩わすことなく取出すことがで
き甚だ有用である。
第１図、第３図、第５図は本発明の実施例を示すブロッ
ク図、第２図、第４図および第６図は動作説明用のタイ
ムチャートである。 図面で１は中央処理装置、２は記憶装置、４ａ〜４ｎは
ボート、６はＤＭＡ制御回路、７はボート時分割制御回
路である。 第１図 第２図 第４図 第３図 第６図 第５図
ク図、第２図、第４図および第６図は動作説明用のタイ
ムチャートである。 図面で１は中央処理装置、２は記憶装置、４ａ〜４ｎは
ボート、６はＤＭＡ制御回路、７はボート時分割制御回
路である。 第１図 第２図 第４図 第３図 第６図 第５図
Claims (1)
- １ 論理および算術演算を行なう中央処理装置、該中央
処理装置が処理するデータまたは命令の格納、読出しが
可能な記憶装置を同一のチツプ上に備え、且つ該中央処
理装置が該記憶装置をアクセスしていない期間に該記憶
装置内の内容を該中央処理装置を介さずに読み出すＤＭ
Ａ制御回路と、該中央処理装置が外部装置との間でデー
タの授受をするための端子ピンから前記ＤＭＡ制御回路
によつて読み出された前記記憶装置の内容を出力できる
様にポートを時分割制御する制御回路とを備えているこ
とを特徴とするマイクロコンピユータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043503A JPS6024980B2 (ja) | 1981-03-25 | 1981-03-25 | マイクロコンピユ−タ |
| DE8282301445T DE3273507D1 (en) | 1981-03-20 | 1982-03-19 | A one chip microcomputer |
| EP82301445A EP0062431B1 (en) | 1981-03-20 | 1982-03-19 | A one chip microcomputer |
| US06/359,818 US4467420A (en) | 1981-03-20 | 1982-03-19 | One-chip microcomputer |
| IE662/82A IE53423B1 (en) | 1981-03-20 | 1982-03-22 | A one chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56043503A JPS6024980B2 (ja) | 1981-03-25 | 1981-03-25 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157325A JPS57157325A (en) | 1982-09-28 |
| JPS6024980B2 true JPS6024980B2 (ja) | 1985-06-15 |
Family
ID=12665517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56043503A Expired JPS6024980B2 (ja) | 1981-03-20 | 1981-03-25 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024980B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199379A (ja) * | 1989-01-27 | 1990-08-07 | Tokico Ltd | 緊急遮断装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205239A (ja) * | 1982-05-26 | 1983-11-30 | Nec Corp | １チツプマイクロコンピユ−タ |
| US5337845A (en) | 1990-05-16 | 1994-08-16 | Hill-Rom Company, Inc. | Ventilator, care cart and motorized transport each capable of nesting within and docking with a hospital bed base |
| US6330926B1 (en) | 1999-09-15 | 2001-12-18 | Hill-Rom Services, Inc. | Stretcher having a motorized wheel |
| US7014000B2 (en) | 2000-05-11 | 2006-03-21 | Hill-Rom Services, Inc. | Braking apparatus for a patient support |
| US9707143B2 (en) | 2012-08-11 | 2017-07-18 | Hill-Rom Services, Inc. | Person support apparatus power drive system |
-
1981
- 1981-03-25 JP JP56043503A patent/JPS6024980B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199379A (ja) * | 1989-01-27 | 1990-08-07 | Tokico Ltd | 緊急遮断装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157325A (en) | 1982-09-28 |
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