JPS6025909B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6025909B2 JPS6025909B2 JP49113417A JP11341774A JPS6025909B2 JP S6025909 B2 JPS6025909 B2 JP S6025909B2 JP 49113417 A JP49113417 A JP 49113417A JP 11341774 A JP11341774 A JP 11341774A JP S6025909 B2 JPS6025909 B2 JP S6025909B2
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Description
【発明の詳細な説明】
この発明は不揮発性のランダム・アクセス・メモリを実
現する絶縁ゲート型電界効果半導体装置に関する。
現する絶縁ゲート型電界効果半導体装置に関する。
半導体集積回路構造の記憶装置（ＩＣメモリ）は常に高
密度・大集積・低消費電力力を発展の思想として有する
。
密度・大集積・低消費電力力を発展の思想として有する
。
又、メモリ作用は被選択アドレスに情報“１”，“０”
を導入できるランダム・アクセス・メモリ（ＲＡＭ）が
汎用性の点で理想とされる。従来、ＲＡＭ型ＩＣメモリ
は、フリップ・フロツプ、ダイナミックＭＯＳトランジ
スタ（３素子型）、Ｃ負荷型ＩＭＯＳトランジスタ（Ｉ
Ｔｒ型）をメモリセルとして用いて実用化されてきた。
しかし乍らこれらのＩＣメモ川ま回路構造が複雑である
のみならず、情報の保持に電力消費が必要であるため高
密度・大集積化に本質的な制限を受ける。これを解決す
る可能性のあるメモリセルとして絶縁ゲート膜中の捕獲
中心又は浮遊ゲートに電荷を注入蓄積し、蓄積電荷の不
揮発性を利用する不揮発性メモリが期待されている。
を導入できるランダム・アクセス・メモリ（ＲＡＭ）が
汎用性の点で理想とされる。従来、ＲＡＭ型ＩＣメモリ
は、フリップ・フロツプ、ダイナミックＭＯＳトランジ
スタ（３素子型）、Ｃ負荷型ＩＭＯＳトランジスタ（Ｉ
Ｔｒ型）をメモリセルとして用いて実用化されてきた。
しかし乍らこれらのＩＣメモ川ま回路構造が複雑である
のみならず、情報の保持に電力消費が必要であるため高
密度・大集積化に本質的な制限を受ける。これを解決す
る可能性のあるメモリセルとして絶縁ゲート膜中の捕獲
中心又は浮遊ゲートに電荷を注入蓄積し、蓄積電荷の不
揮発性を利用する不揮発性メモリが期待されている。
既知のこの程の不揮発性メモリは、情報保持に電力消費
を不要とするものではあるが、情報“０”又は情報“１
”の費込時にアドレスの選択方法を変更する必要がある
ためＲＡＭとしての有用性はなく、専ら選択書込を行う
情報を“１”もしくは“０”の一方とし、他方は全ビッ
ト−努に行うプログラマブル・リード・オンリ・メモリ
（ＰＲＯＭ）として発展せられている。このように従来
技術的によれば、ＩＣメモリの現想的機能として要望さ
れる不揮発性ＲＡＭは技術的未解決の範囲にあった。
を不要とするものではあるが、情報“０”又は情報“１
”の費込時にアドレスの選択方法を変更する必要がある
ためＲＡＭとしての有用性はなく、専ら選択書込を行う
情報を“１”もしくは“０”の一方とし、他方は全ビッ
ト−努に行うプログラマブル・リード・オンリ・メモリ
（ＰＲＯＭ）として発展せられている。このように従来
技術的によれば、ＩＣメモリの現想的機能として要望さ
れる不揮発性ＲＡＭは技術的未解決の範囲にあった。
この発明の目的は高密度・大集積・低消費電力・の不揮
発性ＲＡＭを実現する半導体装置を提供することにある
。
発性ＲＡＭを実現する半導体装置を提供することにある
。
この発明の特徴は、行列線が交叉するマトリクス交点に
各々デコードトランジスタとゲート閥値が転移するメモ
リトランジスタとの直列回路を配置した半導体装置にお
いて、このメモリトランジスタのドレィンもしくはソー
ス領域と基板との間の接合の一部が、このドレィンもし
くはソース領域の他の部分と基板との間の接合より低耐
圧でかつこれらのメモリトランジスタのゲート電極が各
々共通に接続されている半導体装置にある。
各々デコードトランジスタとゲート閥値が転移するメモ
リトランジスタとの直列回路を配置した半導体装置にお
いて、このメモリトランジスタのドレィンもしくはソー
ス領域と基板との間の接合の一部が、このドレィンもし
くはソース領域の他の部分と基板との間の接合より低耐
圧でかつこれらのメモリトランジスタのゲート電極が各
々共通に接続されている半導体装置にある。
さらに他の特徴は、一導電型半導体基板に逆導電型のソ
ース、ドレィン領域を有する第１および第２の電界効果
トランジスタが設けられ、これら第１および第２の電界
効果トランジスタはこの一導電型半導体基板に設けられ
た逆導電型領域で直列接続され、この第１の電界効果ト
ランジスタのみのソース、ドレィン領域に接して高濃度
一導電型領域が形成された半導体装置において、この第
１の電界効果トランジスタはゲート閥値が転移するメモ
リトランジスタでかっこの第１の電界効果トランジスタ
の各ゲート電極は共通に接続されている半導体装置にあ
る。この発明によれば、行列マトリクス交点に配置する
メモリセルとして、デコードトランジスタと浮遊ゲート
を有するメモリトランジスタとの直列回路を配置し、メ
モリトランジスタの浮遊ゲートと半導体基体間に浮遊ゲ
ートとゲート電極間の第一の絶縁膜に比して強電界を議
起する第二の絶縁膜を設け、ゲート電極を行列マトリク
スに共通の情報線として有する半導体装置が得られる。
ース、ドレィン領域を有する第１および第２の電界効果
トランジスタが設けられ、これら第１および第２の電界
効果トランジスタはこの一導電型半導体基板に設けられ
た逆導電型領域で直列接続され、この第１の電界効果ト
ランジスタのみのソース、ドレィン領域に接して高濃度
一導電型領域が形成された半導体装置において、この第
１の電界効果トランジスタはゲート閥値が転移するメモ
リトランジスタでかっこの第１の電界効果トランジスタ
の各ゲート電極は共通に接続されている半導体装置にあ
る。この発明によれば、行列マトリクス交点に配置する
メモリセルとして、デコードトランジスタと浮遊ゲート
を有するメモリトランジスタとの直列回路を配置し、メ
モリトランジスタの浮遊ゲートと半導体基体間に浮遊ゲ
ートとゲート電極間の第一の絶縁膜に比して強電界を議
起する第二の絶縁膜を設け、ゲート電極を行列マトリク
スに共通の情報線として有する半導体装置が得られる。
絶縁膜の電界作用は露東密度に比例する。従って第一お
よび第二の絶縁膜中の電界は、相互の誘電比もし〈は結
合容量構成により制御される。この発明の半導体装置は
メモリセルが２個のトランジスタのみで構成され、後述
するように情報信号線を制御することにより選択された
アドレスに情報“０”および情報“１”を選択書込でき
、且つメモリトランジスタが不揮発性メモリであるため
、メモリ部の周辺回路構成およびメモリセル自体の回路
構成がきわめて簡易で高密度・大集積化の容易なＲＡＭ
を実現し、情報保持期間の消費電力を零にまで低減する
ことができる。
よび第二の絶縁膜中の電界は、相互の誘電比もし〈は結
合容量構成により制御される。この発明の半導体装置は
メモリセルが２個のトランジスタのみで構成され、後述
するように情報信号線を制御することにより選択された
アドレスに情報“０”および情報“１”を選択書込でき
、且つメモリトランジスタが不揮発性メモリであるため
、メモリ部の周辺回路構成およびメモリセル自体の回路
構成がきわめて簡易で高密度・大集積化の容易なＲＡＭ
を実現し、情報保持期間の消費電力を零にまで低減する
ことができる。
したがって、本発明によればメモリトランジスタとデコ
ードトランジスタとを各マトリクス交点に配置している
ので各々のメモリトランジスタを高速に選択することが
可能であり、さらにメモリトランジスタがデコードトラ
ンジスタより低い電圧で降服するのでこれらのトランジ
スタを同一プロセスで極めて４・型に作ることが出来る
。
ードトランジスタとを各マトリクス交点に配置している
ので各々のメモリトランジスタを高速に選択することが
可能であり、さらにメモリトランジスタがデコードトラ
ンジスタより低い電圧で降服するのでこれらのトランジ
スタを同一プロセスで極めて４・型に作ることが出来る
。
そして、各メモリトランジスタは各々のデコードトラン
ジスタによって選択できるので各メモリトランジスタの
ゲートを選択する必要がなく、したがって、高耐圧の選
択用トランジスタが全く不要となる。次にこの発明をよ
りよく理解するために、この発明の実施例につき図を用
いて説明する。
ジスタによって選択できるので各メモリトランジスタの
ゲートを選択する必要がなく、したがって、高耐圧の選
択用トランジスタが全く不要となる。次にこの発明をよ
りよく理解するために、この発明の実施例につき図を用
いて説明する。
第１図ＡおよびＢ‘まこの発明の一実施例の回路図およ
びメモリセルの断面図を示す。
びメモリセルの断面図を示す。
この実施例は行線Ｄ，，Ｄ２と列線Ｗ，，Ｗ２とが形成
する行列マトリクス各交点にメモリセルとしてデコード
トランジスタＱｏとメモリトランジスタＱＭとから成る
直列回路をそれぞれ導入してある。この直列回路はデコ
ードトランジスタＱ。のゲート電極を所定の列線Ｗ，ｋ
、ドレィンおよびソースの一方を所定の行線Ｄ，に他方
をメモリトランジスタＱＭのドレィンおよびソースの一
方に接続し、メモリトランジスタＱＭのドレィンおよび
ソースの他方を基準線ＧＮＤに接続しゲート電極を各ア
ドレスのメモリトランジスタと共に共通の情報線ＤＬに
接続するものである。又、全トランジスタの基体電極Ｓ
ＵＢは共通であり、基準線ＧＮＤとの間に所定のバイア
スが印加される。メモリセルの好ましい集積回路構造は
、第１図Ｂに示す如く１００を主面とする比抵抗１００
一伽のＰ型シリコン単結晶体１０１の一表面の不活性部
に表面濃度８×１び５〜５×１び６肌‐３のＰ型領域１
０２を有し、この領域に囲まれる活性部に表面濃度１ぴ
ｏ〜１ぴ１伽‐３の燐拡散を施してＮ＋型領域１０３，
１０４，１０５を設け、表面絶縁保護膜１０６の上面に
伸び出すアルミニウムの電極配線１０７，１０９，１０
９，１１０を有する。
する行列マトリクス各交点にメモリセルとしてデコード
トランジスタＱｏとメモリトランジスタＱＭとから成る
直列回路をそれぞれ導入してある。この直列回路はデコ
ードトランジスタＱ。のゲート電極を所定の列線Ｗ，ｋ
、ドレィンおよびソースの一方を所定の行線Ｄ，に他方
をメモリトランジスタＱＭのドレィンおよびソースの一
方に接続し、メモリトランジスタＱＭのドレィンおよび
ソースの他方を基準線ＧＮＤに接続しゲート電極を各ア
ドレスのメモリトランジスタと共に共通の情報線ＤＬに
接続するものである。又、全トランジスタの基体電極Ｓ
ＵＢは共通であり、基準線ＧＮＤとの間に所定のバイア
スが印加される。メモリセルの好ましい集積回路構造は
、第１図Ｂに示す如く１００を主面とする比抵抗１００
一伽のＰ型シリコン単結晶体１０１の一表面の不活性部
に表面濃度８×１び５〜５×１び６肌‐３のＰ型領域１
０２を有し、この領域に囲まれる活性部に表面濃度１ぴ
ｏ〜１ぴ１伽‐３の燐拡散を施してＮ＋型領域１０３，
１０４，１０５を設け、表面絶縁保護膜１０６の上面に
伸び出すアルミニウムの電極配線１０７，１０９，１０
９，１１０を有する。
基体１０１の活性部表面に被着する約５００Ａの二酸化
桂素の絶縁被膜１１１と、ドレイン及びソースのＮ＋型
領域１０３，１０４および第１図Ｂの左側の電極配線１
０９に導電接続する多結晶シリコンのゲート電極１１２
は絶縁ゲート型デコードトランジスタＱｏを構成し、Ｎ
十型領域１０３からの導出電極配線１０７が行線Ｄ，に
接続し、電極配線１０８は列線Ｗ，に接続する。又、絶
縁被膜１ １１と、ドレイン及びソースとなるＮ十型領
域１０４，１０５と、Ｎ＋型領域１０４の一部に接して
低耐圧のＰＮダイオードを形成する表面濃度５×１び６
〜１び６仇‐３のＰ＋型領域１ １３と、絶縁被膜１１
１の上面に被着する約１０００Ａのシリコン窒化物又は
アルミナを主成分とする他の絶縁被膜１１４と、これら
の絶縁被膜の境界に埋め込まれた浮遊ゲート１１５と、
浮遊ゲート１１５に他の絶縁被膜１１４を介して容量結
合するゲート電極１０９とで不揮発性のメモリトランジ
スタＱが構成され、ゲート電極１０９が情報線ＤＬに接
続し、Ｎ＋型領域１０５の導出電極配線１１０が基準線
ＧＮＤに接続し、Ｎ十領域１０４はデコードトランジス
タ及びメモリトランジスタに共通の領域として用いられ
て直列回路を形成している。基体１０１の裏面には基体
電極１１６が設けられ基体端子ＳＵＢとなる。第２図は
第１図の実施例のメモリトランジスタの電気的特性を示
すグラフである。
桂素の絶縁被膜１１１と、ドレイン及びソースのＮ＋型
領域１０３，１０４および第１図Ｂの左側の電極配線１
０９に導電接続する多結晶シリコンのゲート電極１１２
は絶縁ゲート型デコードトランジスタＱｏを構成し、Ｎ
十型領域１０３からの導出電極配線１０７が行線Ｄ，に
接続し、電極配線１０８は列線Ｗ，に接続する。又、絶
縁被膜１ １１と、ドレイン及びソースとなるＮ十型領
域１０４，１０５と、Ｎ＋型領域１０４の一部に接して
低耐圧のＰＮダイオードを形成する表面濃度５×１び６
〜１び６仇‐３のＰ＋型領域１ １３と、絶縁被膜１１
１の上面に被着する約１０００Ａのシリコン窒化物又は
アルミナを主成分とする他の絶縁被膜１１４と、これら
の絶縁被膜の境界に埋め込まれた浮遊ゲート１１５と、
浮遊ゲート１１５に他の絶縁被膜１１４を介して容量結
合するゲート電極１０９とで不揮発性のメモリトランジ
スタＱが構成され、ゲート電極１０９が情報線ＤＬに接
続し、Ｎ＋型領域１０５の導出電極配線１１０が基準線
ＧＮＤに接続し、Ｎ十領域１０４はデコードトランジス
タ及びメモリトランジスタに共通の領域として用いられ
て直列回路を形成している。基体１０１の裏面には基体
電極１１６が設けられ基体端子ＳＵＢとなる。第２図は
第１図の実施例のメモリトランジスタの電気的特性を示
すグラフである。
浮遊ゲートを有するＮチャンネル型のメモリトランジス
外まゲート電極−絶縁被膜−浮遊ゲート−絶縁被膜一半
導体基体から成るＭ１，Ｍ１２Ｓ型のゲート構造を備え
、浮遊ゲートとゲート電極との間の絶縁被膜１，の性質
によりＲＡＭ用としてのメモリトランジスタの有用性が
左右される。即ち、ソース電位Ｖｓ、ドレイン電位ＶＤ
、基体電位Ｖｓｕｂ、ゲート電極の電位ＶＧに対して、
Ｖｓ＝Ｖ。＝Ｖｓ吃＝ＯＶとし、ＶＧに約１秒の電圧印
加を行ったのちにメモリトランジスタのゲート閥値ＶＴ
を測定し、ＶＴとＶＧとの関係を第２図に示すと、第１
図Ｂに示したメモリトランジスタ構造で１２ｋ熱酸化形
成による二酸化珪素膜を用い、１，に気相成長形成によ
るシリコン窒化膿を用いたＮチャンネル型メモリトラン
ジスタでは特性曲線ａのように初期のＶＴが正のＶｃに
対して十５０Ｖを臨界値＋Ｖｃとして負電荷を蓄積し、
一４０Ｖを臨界値−Ｖｃとして負電荷を放出する間接ト
ンネル注入型の電荷蓄積作用を示す。１，にアルミナ膜
を用いた場合にも同様に十５０Ｖ，一４０Ｖを臨界値と
して間接トンネル注入型の特性曲線を与える。
外まゲート電極−絶縁被膜−浮遊ゲート−絶縁被膜一半
導体基体から成るＭ１，Ｍ１２Ｓ型のゲート構造を備え
、浮遊ゲートとゲート電極との間の絶縁被膜１，の性質
によりＲＡＭ用としてのメモリトランジスタの有用性が
左右される。即ち、ソース電位Ｖｓ、ドレイン電位ＶＤ
、基体電位Ｖｓｕｂ、ゲート電極の電位ＶＧに対して、
Ｖｓ＝Ｖ。＝Ｖｓ吃＝ＯＶとし、ＶＧに約１秒の電圧印
加を行ったのちにメモリトランジスタのゲート閥値ＶＴ
を測定し、ＶＴとＶＧとの関係を第２図に示すと、第１
図Ｂに示したメモリトランジスタ構造で１２ｋ熱酸化形
成による二酸化珪素膜を用い、１，に気相成長形成によ
るシリコン窒化膿を用いたＮチャンネル型メモリトラン
ジスタでは特性曲線ａのように初期のＶＴが正のＶｃに
対して十５０Ｖを臨界値＋Ｖｃとして負電荷を蓄積し、
一４０Ｖを臨界値−Ｖｃとして負電荷を放出する間接ト
ンネル注入型の電荷蓄積作用を示す。１，にアルミナ膜
を用いた場合にも同様に十５０Ｖ，一４０Ｖを臨界値と
して間接トンネル注入型の特性曲線を与える。
しかし乍ら１，に浮遊ゲートに用いる多結晶シリコンの
熱酸化で得られる二酸化珪素膜を用いた場合には、特性
曲線Ｃに示すごとくイオンドリフト型の特性が得られる
。これらの特性は１，の絶縁率および誘電率で制御され
るもので、この発明においては情報“１”および“０”
を選択書込を行う情報線の電位で浮遊ゲートへの電荷の
送受が行なわれるものは好ましくなく、ＶＴ−ＶＧ特性
において情報線の制御電圧に比して高く且つ安定な臨界
値をもたらす絶縁物、たとえばシリコン窒化物、アルミ
ナ、タンタルオキサイド、酸化ジルコニウム、酸化チタ
ニウムを１，に用い、１２１こ基体の熱酸化物を用いる
ことが好ましい。又、この実施例のＩＡにシリコン窒化
膜又はアルミナ膜を用いたメモリセルは所定の行列線を
選択して浮遊ゲート直下の低耐圧のダイオードを降伏す
ると、注入型の臨界値＋Ｖｃ，一Ｖｃに到達しないゲー
ト電圧ＶＧでもゲート閥値を転移する特性曲線を，ｂ′
を与える。この特性曲線ａ′，ｂ′‘まダイオード逆方
向におけるアバランシェ降伏で発生する電子および正孔
がゲート電界に応じて浮遊ゲート方向に引かれるために
起る一種のアバランシェ注入動作である。この特特性曲
線を，ｂ′を利用することはメモリトランジスタのゲー
ト電極の電位を制御するのみで選択されたアドレスのメ
モリセルに情報“１”又は“０”を選択書込することが
でき、他のアドレスではデコードトランジスタが作用し
ないためダイオードの降伏が起らず、単にメモリトラン
ジスタのゲート電極に臨界値以下の電圧が印加されるの
みであるため情報のかく乱を受けない。第３図は上述の
実施例への選択書込・読出動作のための電圧波形を示す
。
熱酸化で得られる二酸化珪素膜を用いた場合には、特性
曲線Ｃに示すごとくイオンドリフト型の特性が得られる
。これらの特性は１，の絶縁率および誘電率で制御され
るもので、この発明においては情報“１”および“０”
を選択書込を行う情報線の電位で浮遊ゲートへの電荷の
送受が行なわれるものは好ましくなく、ＶＴ−ＶＧ特性
において情報線の制御電圧に比して高く且つ安定な臨界
値をもたらす絶縁物、たとえばシリコン窒化物、アルミ
ナ、タンタルオキサイド、酸化ジルコニウム、酸化チタ
ニウムを１，に用い、１２１こ基体の熱酸化物を用いる
ことが好ましい。又、この実施例のＩＡにシリコン窒化
膜又はアルミナ膜を用いたメモリセルは所定の行列線を
選択して浮遊ゲート直下の低耐圧のダイオードを降伏す
ると、注入型の臨界値＋Ｖｃ，一Ｖｃに到達しないゲー
ト電圧ＶＧでもゲート閥値を転移する特性曲線を，ｂ′
を与える。この特性曲線ａ′，ｂ′‘まダイオード逆方
向におけるアバランシェ降伏で発生する電子および正孔
がゲート電界に応じて浮遊ゲート方向に引かれるために
起る一種のアバランシェ注入動作である。この特特性曲
線を，ｂ′を利用することはメモリトランジスタのゲー
ト電極の電位を制御するのみで選択されたアドレスのメ
モリセルに情報“１”又は“０”を選択書込することが
でき、他のアドレスではデコードトランジスタが作用し
ないためダイオードの降伏が起らず、単にメモリトラン
ジスタのゲート電極に臨界値以下の電圧が印加されるの
みであるため情報のかく乱を受けない。第３図は上述の
実施例への選択書込・読出動作のための電圧波形を示す
。
アドレスの選択は当該アドレスへの行列線に駆動電圧Ｖ
ｏ，Ｖｗを与え、情報線の電位Ｖｏしを制御して情報“
１”又は“０”を選択書込し、且つメモリセルを通して
列線から流れ込む電流を出力ｌｏｕｔとして受けるもの
である。即ち、基体をＯＶの電位に保ち、時刻ｔ．〜ら
で選択されたアドレスに約３０Ｖの駆動電圧Ｖｏ９Ｖｗ
を与え情報線の電位ＶｏＬを約３０Ｖとし、基準線ＧＮ
Ｄを回路接線から遮断もしくは＋１０Ｖ程度基体に対し
て上昇するとメモリトランジスタが不導通となり選ばれ
たアドレスのメモリトランジスタのＮ十型領域の一部に
形成された低耐圧のダイオードが約十１５Ｖでアバラン
シュ降伏する。この降伏点には情報線の電位でメモリト
ランジスタのゲート電極から負電荷を誘引する電界が与
えられて居り、こため降伏点から電子が浮遊ゲートに向
って注入される。この時間には選択されない他のアドレ
スのメモリトランジスタでは、デコードトランジスタが
不導通であるかもしくは導通状態であってもメモリトラ
ンジスタのＮ十型領域の電位がＯＶであるため選択され
ないアドレスのダイオ−ドの降伏現象が起らず、メモリ
トランジスタのゲート閥値を転移するための浮遊ゲート
への電荷の送受は行なわれない。この選択書込により浮
遊ゲートに負電荷が蓄積しメモリトランジスタのゲート
閥値は約８Ｖ程度正万向に転移する。ゲート閥値の増大
による情報書込を情報“０”と定義すると、この情報“
０”は時刻ｔ３〜しの時間中の十５Ｖの駆動電圧Ｖｏ，
Ｖｗを同一アドレスへの行列線に与え、同時に情報線に
十５Ｖの電位ＶｏＬを与えることにより当該アドレスか
らの“０”出力電流が得られる。“０”出力電流はメモ
リトランジスタのゲート閥値が読み出し信号としての電
位ＶｏＬより高いため零電流である。又、時刻ら〜ｔ６
の時間に選択されたアドレスへの行列線に情報“０”書
込と同様に約十３０Ｖの駆動電圧Ｖｏ，Ｖｗを与え、同
時に情報線の電位ＶｏＬを０〜一２０Ｖにすると、この
アドレスのメモリトランジスタの浮遊ゲートに正電荷蓄
積が誘起され、ゲート閥値が下降して情報“１”の選択
書込が成される。この情報“１”の書込は選択されたア
ドレスのメモリトランジスタの低耐圧ダイオードがアバ
ランシェ降伏し、ゲート電極の電位が低いため浮遊ゲー
トに向って正孔が引かれる電界が作用するために起り、
当該アドレスのメモリトランジスタに情報“０”が書き
込まれているときには急速に情報“１”に変更される。
又、ゲート電極の電位により情報“１”のゲート関値の
負方向への転移が制御され、情報線の電位をＯＶとして
情報“１”書込の信号とするとメモリトランジスタのゲ
ート閥値は−１〜十ＩＶとなり、−２０Ｖとすると−１
〜一５Ｖ程度となり情報“１”のレベルを制御すること
ができる。時刻ら〜ｔ８で時刻ら〜ｔ４と同様に再び選
択読出動作を行い、選択アドレスに十Ｗの駆動電圧ＶＤ
，Ｖｗを与えると、同時に情報線を十Ｗで駆動すると情
報“１”の書き込まれたメモリトランジスタはゲート閥
値が５Ｖ以下であるため導適状態となって、当該アドレ
スへの行線から基準線に流れる“１”出力電流を得るこ
とができる。
ｏ，Ｖｗを与え、情報線の電位Ｖｏしを制御して情報“
１”又は“０”を選択書込し、且つメモリセルを通して
列線から流れ込む電流を出力ｌｏｕｔとして受けるもの
である。即ち、基体をＯＶの電位に保ち、時刻ｔ．〜ら
で選択されたアドレスに約３０Ｖの駆動電圧Ｖｏ９Ｖｗ
を与え情報線の電位ＶｏＬを約３０Ｖとし、基準線ＧＮ
Ｄを回路接線から遮断もしくは＋１０Ｖ程度基体に対し
て上昇するとメモリトランジスタが不導通となり選ばれ
たアドレスのメモリトランジスタのＮ十型領域の一部に
形成された低耐圧のダイオードが約十１５Ｖでアバラン
シュ降伏する。この降伏点には情報線の電位でメモリト
ランジスタのゲート電極から負電荷を誘引する電界が与
えられて居り、こため降伏点から電子が浮遊ゲートに向
って注入される。この時間には選択されない他のアドレ
スのメモリトランジスタでは、デコードトランジスタが
不導通であるかもしくは導通状態であってもメモリトラ
ンジスタのＮ十型領域の電位がＯＶであるため選択され
ないアドレスのダイオ−ドの降伏現象が起らず、メモリ
トランジスタのゲート閥値を転移するための浮遊ゲート
への電荷の送受は行なわれない。この選択書込により浮
遊ゲートに負電荷が蓄積しメモリトランジスタのゲート
閥値は約８Ｖ程度正万向に転移する。ゲート閥値の増大
による情報書込を情報“０”と定義すると、この情報“
０”は時刻ｔ３〜しの時間中の十５Ｖの駆動電圧Ｖｏ，
Ｖｗを同一アドレスへの行列線に与え、同時に情報線に
十５Ｖの電位ＶｏＬを与えることにより当該アドレスか
らの“０”出力電流が得られる。“０”出力電流はメモ
リトランジスタのゲート閥値が読み出し信号としての電
位ＶｏＬより高いため零電流である。又、時刻ら〜ｔ６
の時間に選択されたアドレスへの行列線に情報“０”書
込と同様に約十３０Ｖの駆動電圧Ｖｏ，Ｖｗを与え、同
時に情報線の電位ＶｏＬを０〜一２０Ｖにすると、この
アドレスのメモリトランジスタの浮遊ゲートに正電荷蓄
積が誘起され、ゲート閥値が下降して情報“１”の選択
書込が成される。この情報“１”の書込は選択されたア
ドレスのメモリトランジスタの低耐圧ダイオードがアバ
ランシェ降伏し、ゲート電極の電位が低いため浮遊ゲー
トに向って正孔が引かれる電界が作用するために起り、
当該アドレスのメモリトランジスタに情報“０”が書き
込まれているときには急速に情報“１”に変更される。
又、ゲート電極の電位により情報“１”のゲート関値の
負方向への転移が制御され、情報線の電位をＯＶとして
情報“１”書込の信号とするとメモリトランジスタのゲ
ート閥値は−１〜十ＩＶとなり、−２０Ｖとすると−１
〜一５Ｖ程度となり情報“１”のレベルを制御すること
ができる。時刻ら〜ｔ８で時刻ら〜ｔ４と同様に再び選
択読出動作を行い、選択アドレスに十Ｗの駆動電圧ＶＤ
，Ｖｗを与えると、同時に情報線を十Ｗで駆動すると情
報“１”の書き込まれたメモリトランジスタはゲート閥
値が５Ｖ以下であるため導適状態となって、当該アドレ
スへの行線から基準線に流れる“１”出力電流を得るこ
とができる。
以上にこの発明の一実施例のＲＡＭの選択書込および選
択講出しの動作を説明したが、この実施例は情報“１”
および情報“０”を与える情報線の電位で非選択アドレ
スのメモリトランジスタに間鞍トンネル注入又はイオン
ドリフトの起らない絶縁ゲート膜構造を有する不揮発性
メモリを用いるもので、浮遊ゲート上の絶縁被膜に気相
成長のシリコン窒化膿又は金属酸化膜を単独もしくは二
酸化珪素膜との積層で用いることが好ましい。
択講出しの動作を説明したが、この実施例は情報“１”
および情報“０”を与える情報線の電位で非選択アドレ
スのメモリトランジスタに間鞍トンネル注入又はイオン
ドリフトの起らない絶縁ゲート膜構造を有する不揮発性
メモリを用いるもので、浮遊ゲート上の絶縁被膜に気相
成長のシリコン窒化膿又は金属酸化膜を単独もしくは二
酸化珪素膜との積層で用いることが好ましい。
又、浮遊ゲート下の絶縁被膜には二酸化珪素膜が一般に
用いられるが、必要に応じてシリコン窒化膿又は金属酸
化膜を単独もしくは二酸化珪素との二重層で用いること
ができる。メモリトランジスタの浮遊ゲート直下のＮ＋
型領域に形成される低耐圧のダイオードはドレィンおよ
びソースの一方の少くとも一部に設けられ、デコードト
ランジスタのドレィン接合耐圧より低い逆耐圧特性を有
する。このためダイオードの形成は前述の実施例の如く
高濃度のＰ型領域をＮ＋型領域に接触せしめるほか、浮
遊ゲートと基体との間の絶縁被膜をデコードトランジス
タの絶縁ゲート膜に比して薄くしても好ましい特性が得
られる。更に、情報“１”の書込のための情報線の電位
は必らずしも負電圧を必要とすることなくメモリトラン
ジスタの情報“０”を情報“１”に選択書替え可能であ
る。情報“１”書込によるメモリトランジスタのゲート
閥値がデイプレッション領域、情報“０”書込によるゲ
ート闇値がェンハンスメント領域となるように情報線の
電位およびダイオード耐圧が設定されるときには読出動
作での情報線の電位は基準線と同電位とすることができ
る。
用いられるが、必要に応じてシリコン窒化膿又は金属酸
化膜を単独もしくは二酸化珪素との二重層で用いること
ができる。メモリトランジスタの浮遊ゲート直下のＮ＋
型領域に形成される低耐圧のダイオードはドレィンおよ
びソースの一方の少くとも一部に設けられ、デコードト
ランジスタのドレィン接合耐圧より低い逆耐圧特性を有
する。このためダイオードの形成は前述の実施例の如く
高濃度のＰ型領域をＮ＋型領域に接触せしめるほか、浮
遊ゲートと基体との間の絶縁被膜をデコードトランジス
タの絶縁ゲート膜に比して薄くしても好ましい特性が得
られる。更に、情報“１”の書込のための情報線の電位
は必らずしも負電圧を必要とすることなくメモリトラン
ジスタの情報“０”を情報“１”に選択書替え可能であ
る。情報“１”書込によるメモリトランジスタのゲート
閥値がデイプレッション領域、情報“０”書込によるゲ
ート闇値がェンハンスメント領域となるように情報線の
電位およびダイオード耐圧が設定されるときには読出動
作での情報線の電位は基準線と同電位とすることができ
る。
第１図ＡおよびＢはこの発明の一実施例の回路図および
メモリセルの断面図、第２図はこの発明の作用効果を説
明するＶＴ−ＶＧ特性図、第３図はこの発明の一実施例
の動作を示す電圧波形図であり、Ｑｏはデコードトラン
ジスタ、ＱＮはメモリトランジスタ、Ｄ，，Ｄ２は行線
、Ｗ，，Ｗ２は列線、ＤＬは情報線、ＧＮＤは基準線、
ＳＵＢは基体電極、１０１はＰ型シリコン単結晶体、１
０３，１０４，１０５はＮ＋型領域、１１１および１１
４は絶縁被膜、１１５は浮遊ゲートである。 第１図（Ａ） 第１図くＢ） 第２図 第３図
メモリセルの断面図、第２図はこの発明の作用効果を説
明するＶＴ−ＶＧ特性図、第３図はこの発明の一実施例
の動作を示す電圧波形図であり、Ｑｏはデコードトラン
ジスタ、ＱＮはメモリトランジスタ、Ｄ，，Ｄ２は行線
、Ｗ，，Ｗ２は列線、ＤＬは情報線、ＧＮＤは基準線、
ＳＵＢは基体電極、１０１はＰ型シリコン単結晶体、１
０３，１０４，１０５はＮ＋型領域、１１１および１１
４は絶縁被膜、１１５は浮遊ゲートである。 第１図（Ａ） 第１図くＢ） 第２図 第３図
Claims (1)
- １ デコードトランジスタとゲート閾値が転移するメモ
リトランジスタとを有してメモリセルを構成し、行列線
が交叉する交点に上記各メモリセルが配置された半導体
装置において、該メモリセルは、一導電型の半導体基板
に設けられた逆導電型の第１、第２および第３の領域を
有し、該第１の領域および第２の領域は該デコードトラ
ンジスタのソース、ドレイン領域の一方および他方の領
域であり、該第２の領域および第３の領域は該メモリト
ランジスタのソース、ドレイン領域の一方および他方の
領域であり、各メモリセルの該第１の領域は行方向に共
通接続され、各メモリセルのデコードトランジスタのゲ
ートは列方向に共通接続され、該第２の領域の該第３の
領域に対向する側の基板との間のＰＮ接合の一部は該第
２の領域の他の部分と基板との間のＰＮ接合より低耐圧
であり、該メモリトランジスタは、該第２の領域および
該第３の領域間の基板上に二酸化硅素膜を設け、該二酸
化硅素膜上に浮遊ゲートを設け、該浮遊ゲート上にシリ
コン窒化膜もしくは金属酸化膜を有する絶縁膜を設け、
該絶縁膜上にゲート電極を設けた構成となつていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49113417A JPS6025909B2 (ja) | 1974-10-02 | 1974-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49113417A JPS6025909B2 (ja) | 1974-10-02 | 1974-10-02 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123401A Division JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5140776A JPS5140776A (ja) | 1976-04-05 |
| JPS6025909B2 true JPS6025909B2 (ja) | 1985-06-20 |
Family
ID=14611716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49113417A Expired JPS6025909B2 (ja) | 1974-10-02 | 1974-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025909B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55139692A (en) * | 1979-04-16 | 1980-10-31 | Hitachi Ltd | Semiconductor nonvolatile memory unit |
| JPS63170970A (ja) * | 1987-10-23 | 1988-07-14 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| CN101835332B (zh) * | 2010-05-14 | 2014-10-29 | 无锡市中联电子设备有限公司 | 一体式静电消除器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140787B2 (ja) * | 1971-09-16 | 1976-11-05 | ||
| JPS4844586A (ja) * | 1971-10-13 | 1973-06-26 | ||
| JPS4959579A (ja) * | 1972-10-05 | 1974-06-10 |
-
1974
- 1974-10-02 JP JP49113417A patent/JPS6025909B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5140776A (ja) | 1976-04-05 |
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