JPS6030985B2

JPS6030985B2 - 中央に集中化したバスの優先順位解決手段を含むデ−タ処理システム

Info

Publication number: JPS6030985B2
Application number: JP55009509A
Authority: JP
Inventors: ミン・テイ−・ミユ−; ジヨン・ジエ−・ブラツドレ−; ジアン・クオ・シエン
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1979-01-31
Filing date: 1980-01-31
Publication date: 1985-07-19
Also published as: BE881409A; US4459665A; AU578449B2; FR2456975B1; AU543497B2; CA1145001A; FR2456975A1; AU5503280A; JPS55103623A; AU3869185A

Description

【発明の詳細な説明】〔関連出願〕本願と同じ該受人に譲渡された下記の特許出願は本願と
同期日に出願され関連する主題を有する。

本文中に開示されたシステムおよびプロセスのある部分
は本発明ではなく、下記特許出願の特許請求の範囲より
規定される如き下記発明者の発明である。〔発明の分野
〕本発明はデータ処理システムに関し、特に共通バスの使
用を要求するいくつかの競合間の優先順位の決定のため
のシステムに関する。

〔従来技術〕

１つ以上の共通入出力バス上に結合される複数のユニッ
トを有するシステムにおいては、このようなユニット間
に情報の両方向の転送を行うことができる秩序化システ
ムが設けられなければならない。

この問題は、このようなユニットが、例えば、中央処理
ユニット、１つ以上の主記憶ユニット、および磁気テー
プ記憶デバイス、ディスク記憶デバイス、カード説取り
装置等の如き種々のタイプの周辺デバイスを含む時益々
複雑化して来る。この等の周辺デバイスの全ては、屡々
中央プロセサ又は主メモリーに対してアクセスを行わね
ばならない。

このアクセスは通常共通バスにより行われるが、このバ
スは多数のグループのワイヤ線を含んでおり、あるグル
ープはアドレス指定された情報に関して使用され、ある
グループはデータ情報に関して使用され、又その他のグ
ループは制御機能情報に関して使用される。完全な混乱
を避けるため、予め定めた構成に従って共通バスに対す
るアクセスを制御するための装置が設けられねばならな
い。このような制御を行うための構成が数多く提供され
ており、その事例としてはＤ．ＲＡｐｐｅｌｔの米国特
許第３８８６５２４号「非同期通信バス」がある。この
ような制御のために設けられた構成の内には、予め定め
られたシーケンスでＣＰＵが個々の周辺デバイスをポー
ルして周辺デバイスのどれかが共通バスのアクセスを必
要としているかどうかを確認するボーリング構造が含ま
れる。この時ＣＰＵは、予め定めた優先順位スケジュー
ルに従って周辺デバイスの１つに対して共通バスへのア
クセスを付与する。別のタイプの構成においては、周辺
デバイスに対し’順次送出される制御信号が生成され、
優先順位は連続ストリソグに従う直列順序により決定さ
れる。

このような方式の１つはＲ．Ａ．Ｈｃｎｚｃ！等の米国
特許第３８３２６９２号「多回線バスにより若古台され
る諸デバイスに対する優先順位回路網」に示される。こ
のようなコンピュータ・システムの構成においては、各
周辺デバイスと共通バス間に別個の１／０コントローラ
があるのが通常である。これ等の１／０コントローラは
通常カード・ケージ内の予め定められたスロットに挿入
された回路カード上にある。第１のタイプのアクセス・
システムにおいては、特定の周辺デバイスのアドレスは
このカード・ケージ内のスロットの予め定めた１つと関
連付けられる。換言すれば、中央プロセサはカード・ケ
ージ内の特定のスロットをアドレス指定して選択された
周辺デバイスをアクセスする。前述の方式の内の第２の
タイプにおいては、選択されるアドレスは個々のカード
上にあるが、その直列の関係がカード・スロットの配置
に制約を議す。直列接続に対する要件があるため、カー
ドはその優先順位でスロット内におかれ、最初と最後の
カード間のスロットにギャップを持たず最初のスロット
から始まる。この両方式においては、共通バスに対して
選択周辺デバイスを実際にアクセスさせる手順にかなり
の時間が必要とされる。現在使用中のコンピュータ・シ
ステムを示す１つの典型例においては、マスター・ユニ
ットとスレーブ・ユニットとの間の共通バスは、別の制
御回線と共に１６並列データ回線データ・チャネルと２
０並列アドレス回線のアドレス・チャネルからなる。

データ回線と、アドレス回線と、制御回線はその合計本
数が約８０となるのが一般である。このようなシステム
は、中央の１組のディジタル・ロジックを使用して、種
々のマスター・ユニットによりこのシステムに入れられ
たアドレス又はデータ情報の転送のための共通バスに対
するアクセスの要求を全て追跡する。Ｊ．Ｂ．Ｃｏｈｅ
ｎ等の米国特許第３７１０３２４号「データ処理システ
ム」はこのようなシステムを開示する。調停用論理回路
網がシステム全体に分布される他のシステムが存在する
。

システム内のいくつかのマスター・ユニットからの調停
要求を行うため、同様なロジック組が各マスター・ユニ
ットに設けられる。Ａｐｐｅｌｔの米国特許第総８６５
２４号はこのような１つのシステムを開示し、Ｇ．Ｊ．
母ｒｌｏｗの米国特許第４０３００７５号「優先順位回
路網を分布したデータ処理システムぃＦ．Ｖ．Ｃａｓｓ
ａｎｎｏ、Ｊｒ．等の米国特許第３９９７８９６号「ス
プリッド・バス・サイクル操作を行うデータ処理システ
ムハおよびＦ．Ｖ．Ｃａｓｓａｎｎｏ、Ｊｒ．等の米国
特許第３９９３９８１号「データ処理システムにおける
データ転送要求の処理のための装置」は別のこのような
システムを開示している。これ等の両システムは、マス
ター・ユニット間に割当てられた優先順位の順序で直列
に接続された１つ以上の回線を有する。従って、制御回
線を介して論理回路を動作させる装置を設けて、それに
より割当てられた優先順位の順序でバスに対するアクセ
スを制限させ、かつ共通バスの可用度に関しアクセスを
要求する他のマスター・ユニットとに通信させる。この
ようなシステムを相互に結合するため種々の方法および
装置が従来技術において知られている。

このような従来技術のシステムは、共通データ・バス経
略を有するものから種々のデバイス間に特殊な経略を有
するもの迄ある。このようなシステムは又、バス・タイ
プと組合わされる同期又は非同期操作の能力も含んでい
る。更に、このようなシステムは、一般に種々のパリテ
ィ検査装置、優先順位方式および割込み構造を含んでい
る。このような構成の１つは、Ｂ．Ｇ．Ｇａｍｍａｎ等
の米国特許第３８６６１８１号「割込み順序付け制御装
置」に示される。共通バスを用いるデータ処理システム
に対するバス割当て装置は、Ｊ．Ｇ．Ｖａｌａｓｓｉｓ
等の米国特許第３９５９７７５号「マイクロプロセサで
機成される多重処理システム」に示される。割込み信号
の走査を取扱うシステムは、Ｗ．Ｅ．Ｗｏｏｄｓ等の米
国特許第４０２０４７１号「データ処理システム用の割
込み走査兼処理システム」に示される。他の優先方式に
ついては、Ｋ．Ｋｏｗｅｌ等の米国特許第３９９１５６
１号「データ処理システムにおける直列結合された周辺
インターフェース装置用優先順位決定装置ハＲ．Ｄ．Ｒ
ｏｙｅｒ等の米国特許第４０２３６紙号「高送メモリー
・アクセスのためのディジタル・コンピュータ構成」、
Ｒ．日．Ｇｒ肌ｅｒ等の米国特許第３９３１６１３号「
データ処理システムハＳ．Ａ．Ｃａｌｔａの米国特許第
３４４７１３５号「周辺装置のデータ交換」に示されて
いる。例えば、このようなシステムにおいてアドレス指
定が行なわれる方法、並びに、例えばデバイスのどれか
１つがデータ転送を制御し得る方法は、システムの構成
に依存し、即ち、共通バスがあるか、その操作が同期的
か非同期的か、等に依存する。

このシステムの応答能力および処理能力は大いにこれ等
の構造に依存する。〔発明の目的）従って、本発明の１つの目的は、優先順位に塞いて１／
０バス要求のＣＰＵ内での集中解決の提供にあり、これ
により１つ以上の共通１／０バスにおける入出力転送の
要求が可能な各ユニットにおかれなければならないロジ
ック量を減少することにある。

本発明の別の目的は、１つ以上の共通１／０バスの使用
を要求するために使用されかつ１つ以上の共通１／０バ
スに接続された１つ以上のユニットから生じる競合要求
間の優先順位を解決するために使用される１つ以上の共
通バスにおいてその制御回線の数を減少することにある
。

従って、本発明の他の目的は、入出力処理能力の全範囲
を維持しながら競合するユニットからの競合する１／０
バス要求の解消の間、ＣＰＵ操作の禁止を減らし又はＣ
ＰＵの関与を最少限度にすることにある。

更に他の目的は、このような応答におけるＣＰＵの関与
を減らしながら１／０バス要求に対するデータ処理シス
テムの実時間応答を増加することにある。

本発明の更に他の目的は、ユニットがその最大データ速
度で入出力操作を維持することができることを保証する
ことである。〔発明の要約〕本発明によれば、１つ以上のユニットが接続した共通バ
スに接続されこれら共通バスの割当てを調整することが
可能であるバス・アロケータが、バス割当ての競合する
要求の解消の目的のため設けられる。

要求は、優先順位に基いて競合要求を解消して１つ以上
の共通バスに対し割合てられる最高優先順位要求ユニッ
トに対し付与信号を発するバス・アロケータから作られ
る。又、本発明によれば、共通バスに結合された要求側
ユニットにおかれた要求装置が、同じ共通バス上の他の
ユニットがその時同様なタイプの割当て要求を行ってい
ない時、要求側ユニットが共通バスの割当てを要求する
ことを許可するため設けられ、バス割当てからの同期信
号が要求側ユニットがバス割当て要求を行い得ることを
表示する。本発明とその望ましい実施態様との対応関係
第ＩＡ図のフローチャートは、本発明が望ましい実施態
様において実現される方法を簡潔に示すものである。

このフローチャートから判るように、バス・アロケータ
は、バス要求信号を各バス上のユニットから受取り、そ
して最高優先順位の要求側ユニットの要求を許可する。
このアロケー外ま、要求が行なわれたバスと及びその要
求が表わすデータ転送動作のタイプとに基づいて同時の
要求に対し優先順位を与える。要求のこの許可時に、バ
ス・システム全体が要求を許可されたユニットが実行す
るデータ転送動作に割当てられる。本発明は特に頭書の
特許請求の範囲に記載されている。本発明の前記および
その他の目的および長所については添附図面に関して以
下の説明を照合することにより理解できる。〔目次〕望ましい実施様態の説明Ａ説明における約束Ｂシステム・バスの概要Ｃ中央処理ユニット（ＣＰＵ）の説明ａＣＰＵの主要構成要素ｂプログラミングの考察ィソフトウェア可視レジスタロワードおよびアドレスの書式ハ主メモリーＤＣＰＵおよびシステム・バスのインターフェースａ
システム・バスＡｂシステム・／ゞスＢＥＣＰＵのハードウェアの説明ａマイクロプロセサｂシステム・バスの制御ｃ制御パネルｄ基本のシステム・タイミングｅシステムの初期化Ｆシステム・バスの操作ａメモリー・アクセスｂメモリー・リフレツシュｃｌ／○コントローラに対する機能コードｄＤＭＣ
データ転送要求ｅＤＭＡデータ転送要求ｆｌ／○コントローラ割込みｇ入出力命令の実行イチャネル番号ロ１／０機能コードｉ出力機能コード指令ｉｉ入力機能コード指令ハソフトウェア入出力命令ｉｌ○命令ｉｉｌＯＬＤ命令町１０日命令ニトラツプおよびソフトウェア割込みｉソフトウェア割込み五トラツプＧファームウェアの概説ａファームウェア・フローの概説ｂソフトウェア割込み、トラツブ・ハードウェア割込
みの対話イソフトウエア・プログラムロフアームウヱア・マイクロプログラムハソフトウ
ェア割込み、ハードウェア割込み、およびトラツプｉ
ソフトウェア割込み１１ハードウェア割込みｉｉｉトラツプニ割込みおよびトラツプ日ＣＰＵファームウェア・ワードの説明ａスクラツ
チパツド・メモリーの制御ｂ演算ロジック・ユニットの制御ｃ副指令および制御ｄ読出し専用記憶アドレス指定１１／０コントローフ・ロジックの詳細ａｌ／０コ
ントローラ・デバイス・ロジツクィ指令ロジックロ
タスクおよび構成ロジックハ割込みロジックニ状態およびデバイスの識別ロジックホデー夕転送ロジックヘアドレスおよび範囲ロジックｂｌ／○コントローラ・タイミング・ロジックｃｌ
／○コントローラ要求ロジックｄｌ／○コントローラ割込み要求ロジックｅｌ／○
コントローラ要求リセット・ロジックｆＤＭＡＩＯＣ
要求およびリセット・ロジックＪＩ／○コントローラ
・システム・バス要求およびリンク・ロジックの要約Ｋ
ＣＰＵロジックの詳細ａ制御ストア・ロジックの詳細ィＲＯＳアドレス生成ロジックロハードウェア割込みロジックｉ主メモリーのリフレツシュ時間切れロジックｉｉ主メモリーのパリティ・エフー・ロジツクｉｉｉ
不在メモリー検出ロジックハソフトウヱア割込みロジックニブートＰＲＯＭロジックｂＣＰＵロジックの詳細イデータ・トランシー／ゞ・ロジックロスクラツチパツド・メモリー・ロジツクハ／ゞイ
ト・スワッピング・ロジツクニマィクロプロセサおよ
びデータ選択ロジツクホ１、Ｍ，およびＦレジスタ・
ロジックへバス指令ロジックｉｌ／○指令ロジックｉｉ進行中および使用中のロジックｉｉｉ講出し／書込みバイト・ロジックｉｖメモリ
ーＧＯロジックＬ主メモリーの説明ａシステム・／くス・インターフエースイデータ・ワ
ードロアドレス・ワードｂ主メモリーの構造の概要ｃモジュールの物理的／構造的特性ィモジョール・アドレス指定ｄメモリー保管ユニットｅ主メモリーの機能の概要イ主メモリーのタイミングロ主メモリー・モジュールｉタイミング・ゼネレータ１１ −５ボルト・ゼネレータｉｉｉ電源故障ロジックｉｖＲＡＭアドレス制御および分配ロジックｖセグ
メント選択ロジックのデータ・インノデータ・アウト・レジスタ凧パリティ・ゼネレータおよび検査ロジツク価読出し／書込み制御ロジックＭリフレツシュ・ロジックｘチップ選択ロジックｆ主メモリーの要約〔望ましい実施態様の説明〕Ａ説明における約束本発明のシステムにおいては、２進数字（ビット）を表
する電気信号は、種々の論理ゲート又は他の回路素子に
対して与えられかつこれから得られる。

以下の説明の簡明化のため、ビットを表示する信号とし
てよりも屡々ビットそれ自体につい述べらる。更に、簡
明化のため、種々の論理ゲートおよび回路素子を結ぶ回
線を示すため信号名称を屡々使用する。これ等の信号は
時に１群の文字又は番号により示される。例えば、第１
４図においては、石上部のＢＣＹＣＯＴ−はＮＡＮＤゲ
ート２９５により出力される信号を識別する。１群の文
字は屡々十符号又は−符号が後に続く。

十符号は、信号が２進数１（即ち、真）を示す時はハイ
のレベルの信号であることを意味し、一符号は信号が２
進数零（即ち、偽）を示す時ローのレベルの信号である
ことを意味する。ある場合には、十符号又は−符号の後
に複数の文字又は番号を付して名称の始めが同じ類似の
信号名称を区別する。例えば、第４３図において、信号
ＰＲＯＣＥＤ一はデコーダ２４４一３から出力され、信
号ＰＲＯＣＥＤ−２Ａはインバーダ５４６により出力さ
れ、信号ＰＲＯＣＥＤ−２川まＮＯＲゲート５５０によ
って出力される。

意味が明らかである時には、この十符号は−符号又は他
の修飾接尾辞（文字又は番号）は屡々少略される。例え
ば、第３９図（その１）においては、接尾辞ＢＡおよび
ＢＢが信号ＲＤＤＴ２９十から省略され、１／０コント
ローラがシステム・バスＡに接続されるならば信号はＲ
ＤＤＴ２９十ＢＡとなり、又１／０コントローラがシス
テム・バスＢに接続されるならば信号はＲＤＤＴ２９十
ＢＢとなることを意味する。他の場合において意味が明
瞭であれば、文字「×」を信号に用いていくつかの信号
の内の１つを表示する。例えば、第３９図（その１）に
おいて、もし１／０コントローラがシステム・バスＡに
接続されると信号名称ＰＩＮＴＲＸ−およびＰＩＯＣＴ
Ｘ−は信号ＰＩＮＴＲＩおよびＰＩＯＣＴＡ−を示し、
１／０コントローラがシステム・バスＢに接続されると
これ等の信号は信号ＰＩＮＴＲ２−およびＰＩＯＣＴＢ
−を示す。ある場合には、最初の信号名称の後にノ・ィ
フオンを用いその後に最後の信号名称の接尾辞をおくこ
とより一連の信号を示す。例えば、第４２図（その２）
においては、レジスタ２４２出力は、ＲＤＤＴＯＯ＋乃
至ＲＤＤＴ４７十と呼ばれる４８の信号である。簡潔の
ため、論理ゲートはＡＮＤ、ＯＲ、ＮＡＮＤ、およびＮ
ＯＲゲートと呼ばれる。

ＡＮＤゲートとＮＡＮＤゲートの相異は、ＮＡＮＤゲー
トは図中その出力回線における小さな円で示されるイン
バ−夕を有することである。出力回線におけるインバー
タの存在は、ＮＯＲゲートとＯＲゲートの識別のために
も用いられる。ゲートの入力回線上のィンバータは論理
ゲートに付された名称に何の影響も及ぼさない。例えば
、第４２図（その１）においては、ゲート５９１はＡＮ
Ｄゲート、ゲート５９４はＮＡＮＤゲート（反転出力）
、ゲート５８４と５９５はＮＯＲゲート（引用に際し共
に反転出力を有し、そしてゲート５８４の入力のィンバ
ー外ま無視される）と呼ばれる。又、例えば、他の表示
がなければ、正の出力のためには正の入力を要求するロ
ジックを用いるものとする。

即ち、例えば、ＡＮＤおよびＯＲ回路の如き論理回路は
、出力側に／・ィ・レベルの信号を生じるため入力側に
ハイの信号レベルにより操作される。ハィでない論理レ
ベルはローと呼ばれる。Ｂシステム・バスの概要システムのブロック図は第１図に示される。

中央処理ユニット（ＣＰＵ）２００はシステム・バスを
制御する。このシステム・バスは、システム・バスＡ２
０２およびシステム・バスＢ２０４と呼ばれる２つのバ
スからなる。システム・バスＡ２０２とシステム・バス
Ｂ２０４は、ＣＰＵ２００と、入出力（１／０）コント
ローラ２０６，２０８，２１０および２１２と、主メモ
リー又は１／０コントローラ２１４，２１６，２１８お
よび２２０と、メモリー保管ユニット２２２を相互に結
合するために使用される。簡素化のため、第１図は各シ
ステム・バスに接続された４つの主メモリー又は１／０
コントローうのみを示す。

望ましい実施態様においては、システムの物理的実装（
使用可能な印刷回路板のスロット）が許容すれば、各シ
ステム・バスに対して８つ迄の１／０コントローラが接
続可能である。以下で明らかになるように、システム・
バス当りの１／０コントローラの数を８つに制限するの
はタイミング上の配慮によるもので、システム・タイミ
ングが変化するとき許容されるシステム・バス当りの１
／０コントローラ数は多くなったり少なくなったりする
。制御パネル２０１は直接ＣＰＵ２００に接続される。

システム・バスＢ２０４はシステム・バスＡ２０２と類
似するが、システム・バスＢはシステム・バスＡには存
在しない別のメモリー制御信号を含む。従って、システ
ム・バスＡには１／０コントローラだけしか組込むこと
ができないが、システム・バスＢに対しては主メモリー
又は１／○コントローラを接続することができる。これ
等システム・バスに接続された１／０コントローフは、
これらコントローラに接続された周辺デバィスの動作を
制御するために使用される。システム・バス８にのみ接
続し得る主メモリーは、ＣＰＵにより処理されるソフト
ウェア・プログラムの記憶に使用される。ＣＰＵ２０川
こ直結された制御パネル２０１は、システムの動作の開
始、監視および指揮のためシステム・オペレータによっ
て使用される。

任意選択のメモリー保管ユニット２２２がシステムの揮
発性半導体ランダム・アクセス主メモリーに対しＤＣ電
圧を提供する。正常な電源状態においては、メモリー保
管ユニット２２２は、局部システム電源（図示せず）に
より供給されるＤＣ電圧により作動し、この電源は充電
可能バッテリを完全充電状態に維持し乍ら所要のメモリ
ー電圧を発生する。停電中は、給電されている主メモリ
ーの量に従って例えば５乃至１０分の期間バッテリ給電
を行うことにより、揮発性の半導体主メモリーの内容を
保持するための緊急能力をメモー保管ユニット２２２が
提供する。第１図に示したシステムは、主メモリー、１
／０コントローラおよび周辺デバイスの種々の組合せを
選択することにより種々の特定の形態に構成することが
できる。

このようなシステム構成の一例を第２図に示す。この第
２図において、システム・バスＡ２０２およびシステム
・バスＢ２０４に接続されたＣＰＵ２００を有するシス
テム構成の例が示される。第２図は、６必（ＩＫ＝ｌｏ
２４）ワードの主メモリーと、４つのデイスケツト周辺
デバイスと、ライン・プリンタと、４つの通信回線と、
制御卓デバイスと、プリンタとを下記の如く接続した中
央プロセサ・ユニット（ＣＰＵ）を示す。４９Ｋワード
を含む主メモリー１，２１４ーーと、１８Ｋワード
を含む主メモリー２，２１６一１はシステム・バス
Ｂ２０４に接続されている。

メモリー保管ユニット２２２も又システム・バスＢ２０
４に接続される。システム・バスＡ２０２およびシステ
ム・バスＢ２０４はＣＰＵ２００に接続され、制御パネ
ル２０１はＣＰＵ２００と直結される。ディスケツト周
辺デバイス１，２０７一１及び２，２０７一２はディス
ケツト・コントローラ１，２０６−１を介してシステム
リゞスＡ２０２に接続される。ディスケット周辺デバイ
ス３，２２１ーーと４，２２１−２はデイスケツト・コ
ントローラ２２０−１を経てシステム・バスＢ２０４と
接続される。通信回線１および２は通信コントローラ２
１０−１を介してシステム・バスＡ２０２と接続される
。プリンタ周辺デバイス２０９はプリンタ・コントロー
ラ２０８−１を介してシステム・バスＡと接続される。
制御卓周辺デバイス２１３は制御卓コントローラ２１２
一１を介してシステム・バスＡ２０２と接続される。異
なった図面において同一番号を付した素子は同一の素子
を示し。例えば、第２図の制御パネル２０１は第１図の
制御パネル２０１で示されたものと同じ素子を示す。Ｃ
中央プロセサ・ユニット（ＣＰＵ）の説明中央プロセ
サ・ユニット（ＣＰＵ）は、システム内の制御素子とし
て設計されたファームウェアにより管理されるプロセサ
である。

このＣＰＵが含む内部バスは２つのボート即ちシステム
・バスＡ及びシステム・バスＢとを有し、これらはＣＰ
Ｕ、１／０コントローラおよび主メモリー（第１図およ
び第２図に示す）に相互に接続する。システム・バスの
ハードウェアと結合されたＣＰＵフアームウエアは、１
／○コントローラおよび主メモリーの転送の制御を行う
。任意のソースからのデータはＣＰＵファームウェア指
令によりシステム・バス上におかれ、壬〆モリーのアク
セスがこのＣＰＵ又は１／０コントローラのいずれのた
めに実施されていようとも主メモリーのアクセスがＣＰ
Ｕ‘こよってしか開始できない。このように、システム
・バスの使用に対する要求の競合を解消するため各コン
トローラおよび主メモリー内に優先順位解決ロジックを
設ける必要がなくなる。ＣＰＵＩ／○構成は、２つのタ
イプの１／０チャネル即ちデータ多重制御（ＤＭＣ）チ
ャネルと直接メモリー・アクセス（ＤＭＡ）チャネルに
おける主メモリーと１／０コントローラとの間の対話を
支持する。

ＤＭＣとＤＭＡのいずれかのタイプのチャネルに対し、
システムは次データ・アドレス（即ち、１／０コントロ
ーラを介して周辺デバイスとの間で転送される次のユニ
ット情報が主メモリーから読出されあるいはこれに書込
まれるところの主メモリー内のロケーションのアドレス
）とおよび１つの範囲（レンジ）とを維持する。

′この範囲は、ＣＰＵを介する主メモリーと１／０コン
トローフ（周辺デバイス）との間で転送されるべき情報
ユニットの数のカウントである。望ましい実施態様にお
いては、主メモリーは２つの８ビット・バイトを含むワ
−ド‘こ構成される。次データ・アドレスはバイト・ア
ドレスとして指定され、範囲は転送されるべきバイト数
として指定される。ＤＭＣチャネルに対しては、ＣＰＵ
がＣＰＵ常駐スクラッチパッド・メモリー（ＳＰＭ）内
に範囲および次データ・アドレスの情報を保持し管理す
る。

ＤＭＡチャネルに対しては、範囲および次データ・アド
レスが１／０コントローラ内に局所的に維持される。１
／０コントローラは、専らシステム用に設計され、ＤＭ
Ｃタイプ又はＤＭＡタイプのいずれかである。

チャネルの割当ては、ソフトウェア１／０命令における
チャネル番号による。ＣＰＵは予め定めた数のＤＭＣ入
出力チャネル対を支持し、こ）で各入出力チャネル対は
１つの入力チャネルと１つの出力チャネルを有する。例
えば、望ましい実施態様においては６４の入出力チャネ
ル対があり、これ等はＤＭＣＩ／○コントローラによ
ってしか使用できない。しかし、ＤＡＣチャネル番号は
、ＤＭＡ又はＤＭＣタイプの１／０コントローラに割当
てられるが、同じシステム内でその両方に割当てられる
ことはない。ＣＰＵが支持するオペレーティング・ソフ
トウェアは、可視レジスタと、データ書式と、命令セッ
トと、トラップおよび割込みの諸動作を含む。

オペレータ・インターフェースは制御パネルと制御卓周
辺デバイスを介する。制御パネルは、オペレータのアク
セスがシステムを初期化することを可能にする。ＣａＣ
ＰＵの主要構成要素ＣＰＵ機能領域の主要ブロック図は第３図に示され、以
下の節において説明する。

制御ストア２３川まＣＰＵのコントローラ素子である。

これは、ファームウエア・マイクロプログラムを記憶す
る読出し専用メモリーを含む。これ等のファームウェア
・マイクロプログラムはＣＰＵ動作の制御に必要な機能
を保有する。この領域に含まれるのは、ファームウェア
・マイクロプログラムを順次進行させステップ毎にハー
ドウェアに指令を発するのに必要な全てのアドレス指定
および復号ロジックである。マイクロプロセサ２３２は
ＣＰＵ内の主要な処理素子である。

これは全ての演算、比較、論理積の諸操作を行い、専ら
ファームウェア・マイクロ命令指令により制御される。
１／０システム・バス領域２３４は、ＣＰＵが１／０コ
ントローラと通信するのに必要な全てのドライバノレシ
ーバ、および制御回路を含んでいる。

２つのバス、即ちシステム・バスＡおよびシステム・バ
スＢが使用可能である。

主メモリーはシステム・バスＢ２０４１このみ接続でき
る。システム・バス領域２３４はハードウェアおよびフ
ァームウェアのマイクロ命令指令によって制御される。
スクラツチパツド・メモリー２３６は、ＣＰＵデータに
対する一時的記憶を提供する議出し／書込みメモリーで
ある。

このメモリーには、ＤＭＣチャネルに対する範囲および
アドレス情報およびＣＰＵ動作に必要な種々の作業レジ
スタが保持される。このスクラツチパツド・メモリー２
３６はファームウェア・マイクロ命令指令により制御さ
れる。Ｃｂプログラミングの考察本項では、ソフトウェア可視の種々のＣＰＵレジスタに
ついて説明し、ＣＰＵ‘こより使用される種々のデータ
およびアドレス書式を定義する。

Ｃｂイプログラム可視レジスタソフトウェア命令セッ
トを使用するプログラマーから可視である１８の中央プ
ロセッサ・レジスタがある。

各レジス夕の書式および有意ビットは第４図に示される
。これ等のレジスタは下記の如くである。ソフトウェア
可視レジスタ７ワードのオペランド・レジスタＲＩ〜Ｒ７。

その内の３つは又指標レジスタＲ．ＲＩ〜Ｒ３である。
これ等のレジスタは各々１６ビットのものである。８ア
ドレス・レジスタＢＩ〜Ｂ７およびＰ。

これ等のレジスタは各々１６ビットである。マスクＭＩ
レジスタ（８ビットは追跡トラツプ付勢およびオーバー
フロー・トラップ付勢を制御する）。

標識（１）レジスタ（８ビット：オーバーフロー、将来
の使用のため予約される（ＲＦＵは不便用）、キヤリー
・アウト、ビット・テスト、１／○、より大きい、より
小さい、および不等の言己号）。

状態（Ｓ）レジスタ（１６ビット：特権モード・ビット
、プロセサＩＤ（４ビット）、優先順位レベル数（６ビ
ット））。

Ｃｂｏワードおよびアドレスの書式この頃は、中央プロセサ・ユニットにより使用される。

第５図に示された種々のワードおよびアドレスの書式を
規定する。ビット又はバイトの如き全てのデータ・ワー
ド要素は１６ビットの主メモリー・ワードに塞く。

各ワードの書式は左から右へ規定し、最初のビットに０
を最後のビットに１５の番号を示す。主メモリー・デー
タ要素は命令によって、ビット、バイト、ワード又は多
重ワード・データの項目レベルでアクセスできる。これ
らあらゆる場合、左端の要素はワードの最上位要素であ
り、例えばビット川ま最初のビット、ビット１は第２の
ビット、ビット０乃至７は最初のバイト、ビット８乃至
１５は第２のバイトーー一等である。多重のワード項目
は連続したワード・ロケーションを必要とし、最も小さ
いアドレスは左端、即ちデータ項目の最上位の部分とし
て定義される。アドレス・ポインタは、ビット、バイト
、ワ−ド又は多重ワードのデータ項目を指示するのに使
用される。このアドレスは、データ項目の最も左方で最
も上位の要素を表示する。１つの配列内ではデータ項目
が左から右へ番号を付される。

ＣＰＵアドレス、アドレス・レジスタおよびプログラム
・カウン外ま１６ビットおよび記憶ワード・アドレスを
含む。いずれのアドレス・フィールドの最も右側のビッ
ト（ビット１５）もワード・アドレスの最下位のビット
であり、全てのアドレス・フィールドもこは符号は付さ
ない。システムは１２雛バイト（Ｋ＝ｌｏ２４）迄をア
ドレスに指定するよう構成することができる。ＤＭＣデ
ータ要求に対するバイト依存アドレスはＣＰＵスクラッ
チパツド・メモリーにおいて１７ビット・アドレスとし
て記憶される。その最下位ビット（ビット１６）は、バ
イト１がアドレス指定される時セットされる。１つのメ
モリー・ワードおよび１つのメモリー・バイトに対する
アドレス書式を第５図に示す。

Ｃｂハ主メモリー主メモリーは、最小４ＫＷ（キロ・ワード）から最大６
４ＫＷ迄に構成することができる。

メモリーは講出し／書込みランダム・アクセス・メモリ
ーからなる。主メモリーはシステム・バスＢに取付けら
れたメモリー・ボードに含まれる。主メモリーのサイズ
は』ＫＷ単位で増大することができ、最少の必Ｗの主メ
モリーは最下位の４ＫＷアドレス空間に構成される。Ｃ
ＰＵにおけるメモリー・サイズ・スイッチは、ＣＰＵが
不在の主メモリーの参照を試みるメモリー・アドレスを
検査できるように、システム内に構成された主メモリー
のサイズと対応するようにセットされねばならない。以
下に詳細に論述するように、ＣＰＵは、アクセスがＣＰ
Ｕのために行われつ）あるか（ソフトウェア命令又はデ
ータに対する）、ＤＭＡ又はＤＭＣの１／０コントロー
ラのために行われるつ）なるか（周辺デバイスに出入り
するデータに対する）にかかわらず、全てのメモリー・
アクセスに関して不在の主メモリーへの参照を検査する
。ＤＣＰＵおよびシステム・バスのインターフエ‐−
スシステム・バスを備えた中央プロセサに対する２つの
外部インターフェース、即ちシステム・バスＡインター
フェースおよびシステム・バスＢインターフェースがあ
る。

このシステム・バスＡおよびＢは、システムのシャシー
の一部であり、ＣＰＵ、主メモリー又は１／０コントロ
「ラ間に通信経路を提供する。

これ等のシステム・バスは又コントローラおよび主メモ
リーに対して配電する。システム・バスＡおよびＢは殆
んど同じで、それぞれ約５０のワイヤ貝０ち信号を含む
む。その異なる点は、システム・バスＢが、システム・
バスＡにおける粗をなす信号の外に主メモリー・インタ
ーフェースを有することである。信号のリストについて
は第６図を参照され度い。Ｄａシステム・バスＡシステム・バスＡは、配電し、そしてシステムのシャシ
ーのシステム・バスＡ側のバス・コネク外こ挿入された
各１／０コントローラ（ＩＯＣ）とＣＰＵとの間にデー
タ転送および割込みのための通信経路を提供する。

ＣＰＵは、システム・バスの使用を制御し、別々の時間
基準でサービス要求サイクルを割当てる。システム・バ
スＡにおける各ＩＯＣは、前記１／０コントローラに対
し唯一でありかつシステム・バスＡにおける１／０コン
トローラの位置（ＣＰＵに対する）の関数である時間に
おいてのみ（データ転送又は割込みの目的のため）サー
ビス要求をすることを許可される。システム・バスＡと
Ｂの作用については以下に説明する。第７図はシステム
・バスＡにおける信号を示す。

システム・バスＡは、ＣＰＵ‘こ対して特有の２つの信
号ＭＥＭＶＡＬ，ＢＷＡＣ６０を有する。これ等の信号
は、システム・バスＡのＣＰＵのシャシー・スロット・
コネクタにのみ存在する。このバスにおける他の全ての
信号は、２つの位置を除いて各バス・コネクタの同じピ
ン上にある。１つのバス・コネクタのＢＣＹＣＯＴ−Ｂ
Ａ信号（システムＡのサイクル・アウト時間）ピンは次
のバス・コネクタのＢＣＹＣＩＮ−ＢＡ信号（システム
・バスＡのサイクル・ィン時間）ピンに配線される。

このように、優先順位タイミング信号はバス上の１つの
ＩＯＣから次のＩＯＣに送られる。第６図は、システム
・バスＡおよびＢ上の各信号の機能およびソースを示し
ている。Ｄｂシステム・バスＢシステム・バスＢは、配電し、そしてシステムのシステ
ム・バスＢ側のバス・コネク外３軍入された主メモリー
・ボード又は１／０コントローフとＣＰＵとの間にデー
タ転送および割込みのための通信経路を提供する。

システム・バスＢはシス７ム・バスＢと類似している。
然し、このシステム・バスは、システム・バスＡには存
在しない３つの追加の主メモリー制御信号ＰＭＥＭＧ○
，ＰＭＦＲＳＨ，Ｐ既ＦＭＤを含む。従って、主メモリ
ー・ボードは、システムのシステム・バスＢの側のシャ
シーのスロットにのみとり付け得る。他の全てのシステ
ム・バスＢの信号はシステム・バスＡと類似するが、別
々の組のドライバによって駆動される。ＣＰＵシャシー
・スロット・コネクタに特有な信号は全くシステム・バ
スＢには存在せず、各信号はシステム・バスＢにおける
全てのシャシーのスロット・コネクタに与えられる。シ
ステム・バスＡおよびＢの動作および制御については以
下に説明する。第６図は各システム・バス信号の機能お
よびソースについて示している。システム・バスＡの場
合における如く、システム・バスＢにおける各１／０コ
ントローラは、前記ＩＯＣに特有のものでありかつシス
テム・バスＢのＩＯＣの位置（ＣＰＵ‘こ対する）の関
数である時間においてのみサービス（データ転送又は割
込みのための）の要求を許可される。主メモリーは、シ
ステム・バスＢにおかれるが、サービス要求を行わず、
システム・バスＢにおける１／０コントローラによる使
用のため優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢお
よびＢＣＹＣＩＮ−ＢＢを依然として伝えなければなら
ない。システム・バスＡ又はＢのいずれか一方において
一時に唯１つの１／０コントローラしかサービス要求を
行えないが、システム・バスＡおよびシステム・バスＢ
において同じ相対的（時間スロット）位置にある２つの
１／○コントローラにより同時に２つのサービス要求が
なされ得る。例えば、第２図によれば、システム・バス
Ｂにおけるデイスケツト・コントローフ２，２２０一１
は、システム・バスＡにおけるプリンタ・コントローラ
２０８−１がＤＭＣデータ要求を行うのと同時に割込み
要求を行うことができる。これらの同時のシステム・バ
ス要求間の優先順位は、未完でありまだ応答されていな
い他の先のシステム・バス要求と共に、以下に述べる如
くＣＰ山こよって解決される。システム・バスＡにおけ
るプリンタ・コントローラ２０８−１はＣＰＵもこ関し
て第２の物理的バス・コネクタ・スロットおよび第２の
バス要求時間スロットにあるが、デイスケツト・コント
ローラ２，２２０−１はＣＰ山こ関して第４の物理的バ
ス要求時間スロットにあるがシステム・バスＢの第２の
バス要求時間スロットにあることが判る。

物理的バス・コネクタ・スロットとシステム・バスＢに
おけるバス要求時間スロットとの間の差は、各主メモリ
ー・ボードが１つの物理的バス・コネク夕・スロットを
占めるがバス要求時間スロットを占めないという事実に
因る。その理由は、主メモリーが決してこのシステム・
バスを要求しないためである（即ち、主メモリーはシス
テム・バスにおいてどのデータ転送も開始せず、従って
優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢおよびＢＣ
ＹＣＩＮ−ＢＢは主メモリー・ボードによって遅延され
る必要はない）。ＥＣＰＵのハードウェアの説明ＣＰＵのハードウェアのブロック図は第８図に示される
。

主要なＣＰＵ機能領域ＣＰＵのハードウェアは４つの主な領域に分けられる。

即ち、第３図に示す如く、制御ストアと、スクラツチパ
ツド・メモリーと、マイクロプロセサと、１／０システ
ム・バスである。以下の項は各領域にある構成要素をブ
ロック図レベルで説明する。制御ストア第９図において、制御ストア２３０はシステムにおける
主要な制御素子である。

これは、ファームウェア・マイクロプログラムを含む説
出し専用記憶（ＲＯＳ）メモリーと、これ等のマイクロ
プログラムの解釈に必要な関連するアドレス指定および
復号ロジックからなる。ファームウェアは、ソフトウェ
ア制御プログラミングとシステムのハードウェア動作と
の間のりンクである。ファームウェアは、制御ストアと
、スクラツチパッド・メモリーと、マイクロプロセサと
、１／０システム・バスの全ての諸動作を制御するあら
ゆる機能を有する。これ等のマイクロプログラムは、あ
る論理的順序に配置されたファームウェア・ワード（マ
イクロ命令）からなる。各々のファームウェアのマイク
ロ命令ワードは４８ビットの符号化デ−夕を含み、これ
は復号される時特定のハードウェア操作を生じる。５０
０ナノ秒毎に、１つのファームウエア・ワードはＲＯＳ
メモリーからサイクル・アウトされ、復号されて次のフ
ァームウェア・アドレスを決定し、そしてマイクロプロ
セサとスクラツチパツド・メモリーとおよび１／０シス
テム・バスとに対して特定の指令を発生する。

ファームウェア・マイクロプログラムを順次実行するこ
とにより、ハードウェアの諸動作は所望のＣＰＵ操作を
行うため適正な順序で実施される。多くのファームウェ
アのマイクロプログラムは、１つのハードウェア活動（
即ち、制御パネル操作、割込みのサービス）又は１つの
ソフトウェア命令の実行のため実行され得る。ファーム
ウェア・フローの概要およびファームウェア・ワードの
説明については以下に行う。ＣＰＵハードウェアの説明
を助けるため制御ストアの中間規模のブロック図を第９
図に示し、各フロックについては以下の項において説明
する。

次に第９図において、ファームウェアはＩＫロケーショ
ン×４８ビットの読出し専用ストア（ＲＯＳ）メモリー
２３８に記憶される。

各ロケーションは、工場においてＲＯＳメモリー恒久的
に書込まれ変更不能な１つのファームウェア・ワードを
記憶する。１つのアドレスがこのＲＯＳメモリーに与え
られると、対応するファームウェア・ワードが謙出され
る。

ブートＰＲＯＭ２４０はＩＫ×８ビットのＲＯＳ〆モリ
ーであり、ブートストラップ操作の間だけ使用される。

これは、初期化の間王〆モリーにロードされるソフトウ
ェア命令を含んでいる。ブートＰＲＯＭ２４０の出力は
正規のファームウェアＲＯＳメモリ−２３８の出力のビ
ット２４乃至３１に対してワイアドＯＲ結合される。ブ
ートストラップ操作の間、このブートＰＲＯＭが付勢さ
れて正規ＲＯＳのビット２４乃至３１が消勢される。局
部レジスタ２４２は４８ビットのレジス夕であり、ＲＯ
Ｓメモリーからアドレス指定されたファームウェア・ワ
−ドを受取る。このデータは時間ＰＴＩＭＥＯにおいて
ストローブ入力され、５００ナノ秒のＣＰＵサイクルの
始めを表示する。デコーダ２４４はマルチプレクサおよ
び復号ロジックの回路絹であり、局部レジスタ２４２に
現在記憶されているファームウェア・ヮードもこ従って
特定のハードウェア指令を生じる。指令デコーダ２４４
の出力は、制御パネル２０１と、制御フロップ２５８と
、雑用フロップ２６４と、他のＣＰＵロジック（第８図
参照）とに配分される。デコーダ２４４は制御パネル２
０１における種々の指示灯を制御する。制御フロツプ２
５８は、マイクロ命令制御下でＣＰＵファームウェアに
より直接セットされテストできる４つのフロツプ（ＣＦ
Ｉ乃至ＣＦ４）からなる。

これ等のフロップは、ファームウェア・ステップ間のあ
る一定の条件を記憶しそしてテストするために使用され
る。例えば、制御フロップ３（ＣＦ３）はＣＰＵフアー
ムワエアによりＤＭＣデータ転送シーケンスの間使用さ
れて、どのシステム・バスＡ又はＢにデータ転送を要求
する１／０コントローラが配置されているかを想起する
。雑用フロツプ２６４は、ＣＰＵファームウェアによっ
て直接セットおよび（又は）テストが可能な他のフロッ
プからなる。このフロップ群に含まれるのはファームウ
ェア監視タイマー（ＭＤＴ）フロップと、ファームウェ
ア実時間クロック（ＲＴＣ）フロツプと、電源故陣フ。
ッブとがある。又この雑用フロップ２６４の群にはＰＣ
ＬＥＡＲフロツプとＰＤＭＣＩＯフロツプとがあり、こ
れらはＣＰＵファームウェアにより使用させて、進行時
間中応答する１／０コントローラによってセットされる
システム・バス信号ＰＢＹＴＥＸの状態を想起し、それ
によってＣＰＵ指令シーケンス（第２０図）の間ＣＰＵ
もこ対しその１／０コントローラのタイプＤＭＡ又はＤ
ＭＣを知らせる。

ＣＰＵは、入力アドレス又は入力範囲のＣＰＵ指令の闇
ＰＤＭＣＩＯフロップに記憶されたそのＩＯＣタイプを
用いて、ＤＭＣＩＯＣにおける場合のようにＣＰＵのＳ
ＰＭ（スクラツチパツド・メモリ）プログラム・チャネ
ル表内にＩＯＣのアドレスおよび範囲が見出されるか、
あるいはＤＭＡＩＯＣによりそこにおかれた後システム
・バスから受取られるかどうかを決定する。アドレス・
レジスタ２４６は現行ファームウェア・ワード・アドレ
スを記憶する１ビット・レジスタである。

その出力はＲＯＳメモリー２３８をアドレス指定するた
めに使用される。次のファームウェア・ワード・アドレ
スは各ＣＰＵサイクルの時間ＰＴＩＭＥ２においてこの
レジスタにクロツクされる。制御ストア・アドレス・ゼ
ネレータ２４８はＲＯＳメモリー２３８から読出される
べき次のファームウェア・ワードのアドレスを選択する
。

・全てのアドレスは分岐アドレスであり、現行ファーム
ウェア・ワード（マイクロ命令）から直蚤復号されるか
、ハードウェア割込みにより強制されることができる。
ファームウェア・ワードとＣＰＵテスト条件から直接４
つのタイプのファームウェア・アドレスが復号される（
第３５Ｄ図参照）。

即ち、（１｝現行ファームウェア・ワードのビット３８
乃至４７におけるファームウェア・アドレスへの無条件
分岐（ＵＣＢ）、■３２のファームウェア・テスト可能
条件の１つを選択して、選択された条件の真又は偽の状
態に従って２つのファームウェア・ロケーションの内の
１つへの分岐アドレスを生じるテスト条件に基〈分岐（
８０Ｔ）（２通りのテスト分岐）、【３’選択されたテ
スト条件に基く１６通りの分岐を実施することによりソ
フトウェア命令○Ｐコードおよびアドレス・シラブルと
、記憶された定数およびソフトウェア割込みを復号する
ため、ファームウェアにより使用されるメジャー・テス
トに基〈分岐（ＢＷＴ）（多重テスト分岐）、および‘
４｝ハードウェア割込み戻りレジスタに記憶されたファ
ームウェア・アドレスへの分岐を生じ、ハードウェア割
込みファームウェア・シーケンスの完了時に正規のファ
ームウェア・フローに戻るため使用される正規復帰（Ｒ
ＴＮ）（ハードウェア割込み復帰分岐）である。ハード
ウェア割込み回路網２５川ま、ＣＰＵによる即時動作が
必要とされる時、常に制御ストア・アドレス・ゼネレー
夕２４８に分岐アドレスを強制する。

ハードウェア割込みアドレスは各ＣＰＵサイクル毎に生
成でき、別のアドレスは各ハードウェア割込み条件に対
して生成される。このハードウェア割込み条件および優
先順位は第９図に示される。ファームウェアはどのある
いは全てのハードウェア割込み条件の検出も禁止するこ
とができる。もしハードウェア割込みが生ずれば、正規
の次のファームウェア・アドレスがハードウェア割込み
復帰レジス夕２４２に記憶される。ハードウェア割込み
復帰レジスタ２４２は１０ビット中であり、ハードウェ
ア割込みが生じる時次の正規ファームウェア・ワード・
アドレスを記憶する。

このアドレスは、ハードウェア割込みシーケンスの完了
時に正規のファームウェア・フローに再び入るため使用
される。分岐オン・テスト回路網２５４は現行ファーム
ウエア・ワードを用いて３２のファームウエア・テスト
可能条件の１つを選択し、制御ストア・アドレス・ゼネ
レータ２４８に対し選択された条件の真又は偽の状態を
通知する。

メジャー分岐回路網２５６は、ＢＭＴ（１６通り）分岐
が行われる時次のファームウェア・アドレスを生成する
。

現行ファームウェア・ワードくビツト４０，４１，４２
，４３）は、〇Ｐコード、アドレス・シラブル、定常又
はソフトウェア割込み条件のどれが上記次のファームウ
ェア・アドレスの形成に用いられるかを表示する。ソフ
トウェア割込み回路２５７は、ソフトウェア処理に割込
むことが可能な諸条件を検出し、優先順位に塞いて各条
件に対する独特なファームウヱア・アドレスを生成する
。

ファームウェアはこれ等のアドレスを用いて割込み条件
をサービスする適正なファームウェア・ルーチンへ分岐
する。ソフトウェア割込み条件のテストのためのＢＭＴ
分岐は、主メモリからのソフトウェア命令取出しシーケ
ンスの始めにのみ実施されることに留意すべきである。
下表は、最高から最低への優先順位の順序でソフトウェ
ア割込み条件を含む。即ち、【１ーデータ操作の間オ
ーバーフローがＣＰＵレジスタＲＩ〜Ｒ７に生じ、その
レジスタがトラップ付勢マスク・レジスタＭＩにその対
応ビットをセットさせる時の、レジスタ・オーバーフロ
ー・トラツプ。■ 電力損失が最小２ミリ秒間生じるこ
とを電源が検出する時の、電源故障。

糊システム・バスＡに取付られた１／０コントローラ
が割込みサイクルを要求した時の、１／○割込みサイク
ルを要求した時の、１／０割込みシステム・／ゞスＡ。

‘４｝システム・バスＢに取付けられた１／０コント
ローラが割込みサイクルを要求した時の、１／０割込み
システム・バスＢ、および‘５’実時間クロック又は希
望するオプションの更新に使用されるＡＣ回線信号から
固定調時割込みを得る時の、タイマー割込み、である。

次に第８図において、スクラッチパツド・メモリー（Ｓ
ＰＭ）２３６は、ＣＰＵ状態、１／０範囲およびＤＭＣ
チャネルに対するバッファ・アドレスの記憶のために使
用される２５６ロケーション×１７ビットのランダム・
アクセス・メモリーである。

これは又、データ、アドレス、固定情報および１／０バ
イトの転送のための一時記憶域を提供する。ＳＰＭには
、１５作業ロケーション、ＣＰＵ状態レジス夕、および
プログラム・チャネル表（ＰＣＴ）が保持される。ＳＰ
Ｍの。

ケーションの全てが使用される訳でない。次に第１０図
のスクラツチパッド・メモリーのレイアウトについて述
べる。１５の作業ロケーション（１６隻表示のロケーシ
ョン００乃至０６および場所０８乃至ＯＦ）は一時記憶
城として使用される。

これ等の作業ロケーションのある用途は、対メモリー転
送前の１／０データの一時記憶（先のプログラム・アド
レスを維持する）、およびＤＭＣデータ転送の間バイト
・スワッピングのための中間記憶である。ＣＰＵ状態レ
ジスタはＳＰＭのロケーション０７（１６隻表示）であ
る。

このロケーションはソフトウェアにより直接アクタス可
能である。このロケーションは常に現行のＣＰＵ状態を
保持する。ビットの定義については第４図を参照され度
い。プログラム・チャネル表（ＰＣＴ）はＳＰＭの上位
（比較的高いアドレス）の１２８ロケーションを占有す
る。これはＤＭＣチャネル操作の管理のため専らＣＰＵ
‘こより使用される。プログラム・チャネル表の属性は
下記の如くである。即ち、‘１｝６４のェントリから
なり、入出力チャネルが半２重（即ち、いかなる時点で
も入力モード又は出力モードのいずれかにある）である
ため各ェントリは入力チャネル又は出力チャネルのいず
れかとして使用でき、従って入出力チャネル対当り唯１
つのェントリが必要とされる。■ 各ェントリは１７ビ
ットのバイト・アドレスおよび１６ビットの範囲からな
り、２つの隣接するＳＰＭロケーションを占有する。

１つの１／０ロード（１０ＬＤ）ソフトウェア命令がそ
の関連するＤＭＣチャネルに指向される時、常に１つの
ＰＣＴェントリがロードされる。

１つのＤＭＣデータ転送が生じる度毎に適当なＰＣＴェ
ントリが更新される。

情報はＰＣＴェントリからソフトウェアＦ／○命令を介
してＤＭＣチャネルへ読出すことができ、次の１／０指
令則ち、（１ー入力アドレス、‘２）入力範囲およ
び｛３｝入力モジュール、の１つをその機能コード・フ
ィールドにおいて指定する。スクラツチパツド・メモリ
ーは現行ファームウェア・ワード（以下のファームウェ
ア・ワードの説明参照）により直接制御される。

もしファームウェア・ワードのビット０が２進数１であ
れば、ＳＰＭ書込みはＰＴＩＭＥ４において生じる。Ｓ
ＰＭ２３６に対するデータ入力は、内部バス２６０から
バイト・スワッピング・マルチプレクサ２６２を介する
（第８図参照）。バイト動作においては、内部バス２６
０におけるワードの左バイトを操作する場合、マルチプ
レクサ２６２がＳＰＭ入力データの左右のバイトをスワ
ップ艮０ち交換する。ＤＭＣチヤネルについては、フア
ームウエアがＳＰＭ内のＰＣＴエントリ・アドレス・ポ
インタのビット１６をリセツトして、メモリー・ワード
の左バイトが操作されっ）あることを識別する。ＳＰＭ
内のロケーションのアドレス指定も又ファームウェアに
よって制御される。ＳＰＭアクセス・アドレスは、第８
図のＳＰＭアドレス・マルチプレクサ２９４を介し第９
図のデコーダ２４４から作業場所および状態レジスタを
アクセスする時、ファームウェア・ワードから直接生じ
る。さもなければ、ＰＣＴに対するアクセスが要求され
る時ＤＭＣチャネル番号が使用され、この場合はＳＰＭ
アドレスは第８図のＳＰＭアドレス・マルチプレクサ２
９４を介してチャネル番号レジスタ２９６から生じる。
ＤＭＣデータ転送操作を行う時、ＣＰＵファームウェア
はチャネル番号の下位ビット（第２４図のビット９）を
用い、それによって関連する入出力チャネル対に対する
ＰＣＴェントリに記憶されたアドレスおよび範囲を使用
して入力操作と出力操作のいずれが行われるべきかを決
定する。Ｅａマイクロフ。

ロセサ再び第８図において、ＣＰＵにおけるあらゆる活
動はファームウェア制御のマイクロプロセサ２３２の処
理能力に集中する。

ＣＰＵ内の全ての演算、比較、および論理積操作はマイ
クロプロセサ２３２により実行され、これは４蓮の４ビ
ットに分割されたマイクロプロセサからなり１６ビット
のマイクロプロセサを形成する。望ましい実施態様にお
いては、マイクロプロセサ２３２は、米国カルフオルニ
ア州サニーベールのＡｄｖａｎｃｅｍｌｃｒｏＤｅｖｉ
ｃｅｓ社製の４タイプのＡｍ２９０１マイクロプロセサ
からなっている。マイクロプロセサ２３２内には１６０
ケーシヨン×１６ビットのレジスタ・フアィル２６８と
、８機能の１６ビット中の演算論理装置（ＡＬＵ）２６
６と、マイクロプロセサの諸能力を支持するため必要な
シフト・ロジックと雑用ロジックがある。マイクロプロ
セサ２３２に対するデータ入力はデータ・セレク夕・マ
ルチプレクサ２６９からの１６ビット出力である。マル
チプレクサ２６９は、ＳＰＭ２３６の出力、内部バス２
６０、標識レジスタ２７０プラスＭＩレジスタ２７２の
内容、又は局部レジスタ２４２（第９図）からの現行フ
ァームウェア・ワードからの定数のいずれかからデータ
を選択できる。マイクロプロセサ２３２に対する入力デ
ータは、レジスタ・ファイル２６８又はマイクロプロセ
サ内の作業レジスタに記憶でき、あるいはＡＬＵ２６６
を経てマイクロプロセサの出力データとして内部バス２
６０に送ることができる。これは、マイクロプロセサに
対するファームウェア入力によって決定される。現行フ
ァームウェア・ワードのビット８乃至１９がマイクロプ
ロセサを制御する（以下のファームウェア・ワードの説
明参照）。

これ等のビットは、ＡＬＵに対するデータ入力、ＡＬＵ
が行うべき機能、およびＡＬＵの結果を行先を制御する
。このマイクロプロセサは、各ＣＰＵサイクル（本実施
例では５００ナノ秒）でファームウェア・ワードに従っ
て新らしい動作を行う。マイクロプレセサ２３２にはし
ジスタ・フアイル２６８の１６のレジスタが保持され、
その内の１５がソフトウェア可視である（第１１図参照
）。

このマイク。プロセサに与えられる４ビット・アドレス
はしジスタ・ファイルをアドレス指定するため使用され
る。このアドレスは、機能レジスタ（ＦＲ）２７４から
、あるいはフアームウエア・ワードから直接に選択が可
能である。ＦＲレジスタ２７４は最初ＯＰコードを記憶
し、次に種々のアドレス・シラブルおよび定数を保持し
、あるいはファームウェア・フローによって決定される
如く増減分できる。ファイル・アドレス指定のため、Ｆ
Ｒレジスタ２７４は３つのセクションＦＲＯ，ＦＲ２お
よびＦＲ３に分割され、これ等のセクションの内のどれ
か１つがマイクロプレセサのレジスタ・ファイル２６８
のアドレス指定のため使用されるようファイル・アドレ
ス・マルチプレクサ２７６により選択できる。レジスタ
・ファイル２６８に対するデータ入力はＡＬＵ２６６を
介する。レジスタ・ファイル２６８の出力データは、現
行ファームウェア・ワードにより決定された通りＡＬＵ
２６６、内部作業レジスタＱ又は内部バス２６０へ送る
ことができる。マイクロプロセサ２３２からのデータ出
力は、内部バス２６０におけるシステム・バスＡおよび
Ｂからのデータ入力レシーバとワィアドＯＲ結合される
。

従って、もしシステム・バスＡ又はＢのレシーバのいず
れかが付勢されるならば、マイクロプロセサの出力が消
勢される。しかし、マイクロブ。セサ２３２からは常に
ファームウェア・テスト可能信号（ＡＬＵ＝零、ＳＩＧ
Ｎ、オーバーフロ一、キヤリー）が出力される。マイク
ロプロセサ２３２に対して入力データを与えることの他
、データ・セレクタ・マルチプレクサ２６９の出力は、
ファームウェア制御下でＭＩレジスタ２７２および標識
レジス夕２７０にゲートされ得る。

データ・セレクタ２６９の出力の４ビットも又ファーム
ウェア制御下で品質論理テスト（ＱＬＴ）レジスタ２７
８にゲートすることができる。ＱＬＴレジスタ２７８の
出力は、システムの初期化における品質論理テストの成
否の視覚的表示をデータ処理システムのオペレータに与
えるために使用されるＣＰＵボード上に配された４つの
ＬＥＤ標識の点灯を制御する。クロック２８１は、シス
テム全体で使用される種々のタイミング信号ＰＴＩＭ位
０乃至ＰＴＩＭＥ４およびＢＣＹＣＯＴを与える。

（第１４図および第１５図参）Ｅｂシステム・バスの
制御第１２図は、両システム：バスＡおよびＢ、データ経路
および制御信号の生成を示す。

主な構成素子は、バス副指令デコーダ２４４とＣＰＵ内
部バス２６０と、各１／０システム・インタ−フェース
・データ／アドレス回線に対する別個のレシーバ２８４
，２８８とドライバ２８２，２８６と、ＣＰＵサイクル
・アウト時間ゼネレータ２８０である。ファームウェア
は、両システム・バスＡとＢ上のデータ・フロー、およ
び１６ビットのＣＰＵの内部バス２６０において生じる
転送を制御する。

各ＣＰＵサイクルの間、副指令デコーダ２４４は現行フ
ア−ムウェア・ワードを解釈し、サイクルの時間ＰＴＩ
Ｍ旧１からＰＴＩＭＥ４まで有効であるバス制御副指令
を生じる。これ等の復号された副指令は特定のデータ経
路を付勢し、ファームウェアにより要求される如くデー
タ転送を生じる。システム・バス上で行い得る対話は以
下においてシステム・バス動作の項で説明する。基本的
なシステム・バス制御は次の節で説明する。別個の副指
令は、システム・バスのレシーバ２８４と２８８のどち
らが付勢されて内部バス２６０‘こデータをおくかを決
定する。

もし両方のシステム・バスＡ，Ｂのレシーバ２８４と２
８８が消勢されると、マイクロプロセサ２３２の出力が
内部バス２６０に転送される。もしデータが１／Ｏコン
トローラに送られると、ＣＰＵからシステム・バスへの
適当なドライバ２８２又は２８６が付勢されて、内部バ
ス２６０‘こおけるデータを付勢されたシステム・バス
のデータ／アドレス回線に対して転送させる。もしデー
タがＩＯＣからＣＰＵへ転送されるならば、適当な付勢
１／０コントローラ・データ・ドライバ信号ＰＥＮ既Ａ
−又はＰＥＮＢＳＢ−が復号され、１／０コントローラ
を経て特定システム・バスにおける全ての１／０コント
ローラに送られる。しかし、バス・アクセスを要求した
ＩＯＣのみがシステム・バスにデータをおく。主メモリ
ーがＣＰＵもこデータを転送する時は別の副指令が生成
される。主メモリーのデータを内部バスに転送するため
には適当なＣＰＵレシーバ経路も又付勢されねばならな
い。前述の如く、全ての転送は内部バス２６０を経由す
る。

例えば、もしファームウェアが、データをシステム・バ
スＡ上のＩＯＣからシステム・バスＢの主メモリーへ転
送すべきことを決定するならば、このファームウエアは
システム・バスＡのＩＯＣのデータ・ドライバ（信号Ｐ
ＥＮ斑Ａ−を介して）とシステム・バスＡのレシーバ２
８８とを付勢してコント。ーラから内部バス２６０へデ
ータを転送させる。もしこれが直接メモリー・アクセス
（ＤＭＡ）転送であれば、ファームウェアは同時にシス
テム。バスＢのドライバ２８２も付勢して内部バス２６
０のデータを主メモリーに転送させる。もしこれカｍＭ
Ｃ転送であれば、生じ得るバイト・スワッピングのため
内部バス・データが最初にＳＰＭ２３６（第８図）へ送
られる。以降のＣＰＵサイクルの間、このデータはＳＰ
Ｍ２３６からのマイクロプロセサ２３２を介して検索さ
れ、システム・バスＢのドライバ２８２が付勢されて、
データを内部バス２６０からシステム・バスＢ上の主メ
モリーに転送させる。ＣＰＵサイクル・アウト時間信号
ＢＣＹＣＯＴを用いてＩＯＣによるデータ転送又は割込
みのためのシステム・バスの要求を許可する。

これにより、一時に唯１つの１／０コントローラがＣＰ
Ｕと通信することを確保する。この信号は４マイクロ秒
毎に生成され、各システム・バスを介してコントローラ
からコントローラへ伝播される。各１／０コントローラ
はこのパルスを受入れ、このパルスを次のコントローラ
（第１３図参照）に送出する前に５００ナノ秒間だけ遅
延させる。１／０コントローラがこの信号を遅らせる時
間は、この１／０コントローラに関してはサイクル・イ
ン時間と呼ぶ。

前に論述したように、主メモリーが決してデータ転送又
は割込み要求を行わないため、主メモリーはシステム・
バスにおけるサイクル・アウト時間信号は遅延させない
。その代り、主メモリーは信号ＢＣＹＣＯＴを遅延させ
ずに次の主メモリー又はシステム・バスＢ上のＩＯＣに
送る。サイクル．イン時間は、１／０コントローラがシ
ステム・バス・アクセスを要求し得る唯１のインターバ
ルである。もしＣＰＵとファームウエアがアクセスを許
可すれば、ＣＰＵとその１／０コントローラ間のりンク
が形成されて、他の１／０コントローラシステム・にア
クセスすることを阻止する。ＣＰＵおよびＩＯＣがリン
クされるこの期間中、同じシステム・バス又は別のシス
テム・バスにおける他の１／０コントローラがそれらの
サイクル・ィン時間中にシステム・バス要求を行うこと
ができるが、ＣＰＵはこのシステム・バスに対してはア
クセスを許与しない。

このＣＰＵ−ＩＯＣリンクは、このリンクが解除される
迄ソフトウェアおよびハードウェアの割込みを禁止する
ことによりファームウェア制御下で行われる。このＣＰ
Ｕ−ＩＯＣリンクを確立し維持するのは、ハードウェア
（およびソフトウェア）の割込みを禁止するようリセッ
トされたビットを有するデータ転送要求又は割込み要求
の処理に使用されるマイクロプログラムの各ファームウ
ェア・マイクロ命令ワードである。ハードウェア割込み
ビットがリセットされた最初のマイクロ命令がＣＰＵ−
ＩＯＣリンクを確立し、その後そのビットをセットする
最初のマイクロ命令ワードがこのリンクを解除する。Ｅ
ｃ制御パネル制御パネル（第９図の２０１）は直接ＣＰＵと結合し、
オペレータが手動にてシステムを初期化し、プートロー
ドし、かつこれを始動することを許容する。

制御パネルは、初期化（ブートロード）シーケンスを開
始するため使用される押しボタン（瞬間形）スイッチを
含む。この初期化用押しボタンを押すと、スイッチはＲ
ＯＳアドレス・レジスタ（第９図の２４６。制御ストア
・アドレス・ゼネレータ２４８を介する）をリセットし
て初期化ファームウェア・ルーチンへの分岐を生じる。
このスイッチは又両方のシステム・バス上の信号ＰＣＬ
ＥＡＲ−を瞬間的に接地して１／０コントローラに品質
論理テスト（ＱＬＴ）を開始させる。Ｅｄ基本システ
ム・タイミング次に第１４図において、基本システム・タイミングが１
０メガヘルツの発振器２９０から生成され、その信号即
ちＰＣレＯＣＫ一はクロックに１入力の５ビットのシフ
ト・レジスタ２９１に接続される。

シフト・レジスタ２９１は、米国テキサス州、ダラス市
のＴｅｘａｓｌｎｓｔｍｍｅｎｔｓ社製のタイプＳＮ７
４９６であり、参考として本文中に引用された「設計技
術者のためのＴＴＬデータ・ブック」なる文献（第２版
）に記載される。シフト・レジスタ２９１はプリセット
付勢（ＰＥ）入力に２進数零、クリア（Ｒ）入力に２進
数１、プリセット入力（ＳＩ乃至Ｓ５）に２進数零を有
する。ＡＮＤゲート２９３の出力（信号ＰＴＩＭ州＋）
はシフト・レジスタ２９１の直列■入力側に接続される
。シフト・レジスタ２９１の出力即ち信号ＰＴＩＭＥＯ
＋乃至ＰＴＩＭＥ４十は、第１５図に示される５つの等
しい１００ナノ秒期間に分割される基本５００ナノ秒Ｃ
ＰＵサイクルを生じるため使用される。これ等の時間は
特定の事象をストロープしゲートするためシステム全体
で使用される。ＰＴＩＭＥＯはＣＰＵサイクルの始めを
表示する。

アドレス指定されたファームウェア・ワードは制御スト
ア局部レジスタ２４２にゲートされ、そしてデコーダ２
４４が付勢される（第９図参照）。ＰＴＩＭ伍１の始め
は全てのシステム・バス制御信号を付勢し、この状態は
ＰＴＩＭ旧４の終り迄維持される。反転される時ＰＴＭ
ＥＩからＰＴＩＭ旧４まで２進数１である信号ＰｒＩＭ
ＥＯ十は、副指令デコーダ２４４（第１２図参照）を介
してシステム・バスおよび内部バス内の特定のデータ経
路を付勢する。ＰＴＩＭ旧２は、この時有効な次のファ
ームウェア・アドレスを制御ストア・アドレス・レジス
タ２４６（第９図参照）に対してゲートするため使用さ
れる。

ＰＴＩＭ旧３はシステム・バス上の全ての１／０コント
ローラへ送られ、ＣＰＵおよび１／０コントローラを同
期させる。

バス・データはこの時有効である。ＰＴＩＭＥ４は主と
してＣＰＵマイクロプロセサにより使用される。

マイクロプレセサ２３２およびスクラッチパッド・メモ
リー２３６内の情報のどの書込み又は記憶もこの時生じ
る（第８図参照）次に第１４図において、基本システム
・タイミング・ロジックの作用について簡単に説明する
。最初にシフト・レジスタ２９１の出力、信号ＰＴＩＭ
ＥＯ＋乃至ＰＴＩＭＥ４十が２進数零であり、又クロッ
ク・ストール信号ＰＦＲＥＥＺ＋が２進数零であってク
ロックがストール則ち停止されるべきでないことを表示
するものとすれば、ＡＮＤゲート２９３の出力（信号Ｐ
ＴＩＭＩＮ十）は２進数１となる。シフト・レジスタ２
９１の直列【Ｄ｝入力側が２進数１であれば、発振器２
９０からのクロツク信号ＰＣＬＯＣＫ−の２進数零から
２進数１への遷移が生じると出力信号ＰＴＩＭＥＩ＋を
２進数１にし、これが更にＡＮＤゲート２９３の出力（
信号ＰＴＩＭＩＮ＋）を第１５図に示す如く２進数零に
する。発振器２９０から夫々連続するクロック・パルス
により、第１５図に示す如く、シフト・レジスタ２９１
の出力の１つは２進数１となり、他の４つの出力は２進
数零となる（２進数零状態を維持する）。シフト・レジ
スタ２９１の各出力はィンバータに与えられてタイミン
グ信号（即ち、信号ＰＴＩＭ旧０＋乃至ＰＴＩＭＥ４−
）の反転を生じる。簡単にするため、第１４図には信号
ＰＴＩＭ旧０十用のィンバータ２９７のみを示す。信号
ＰＴＩＭＥＯ＋は又同期可逆２進カウンタ２９２に対す
るクロック‘Ｃ｝入力として使用される。カウンタ２９
２は、米国テキサス州ダラス市のＴａｘａｓｌｎｓｔｒ
ｍｅｎｔｓ社製のタイプＺＮ７４ＳＩ６叫であり、前掲
の文献に記載されている。カウンタ２９２は、ＮＡＮＤ
ゲート２９５と関連して使用されてＣＰＵサイクル・ア
ウト時間信号ＢＣＹＣＯＴ−を発生し、この信号は１つ
のシステム・バス当り唯１つの１／０コントローラのみ
が一時にそのシステム・バスに対する要求を行うことを
保証するため両システム・バスにおける１／０コントロ
ーラによって使用するため両方のシステム・バスＡおよ
びＢに与えられる。２進数零から２進数１の状態への８
つのＰＴＩＭＥＯ＋信号遷移をカウント・ダウンするこ
とにより、カウンタ２９２はＮＡＮＤゲート２９６と関
連して信号ＢＣＹＣＯＴ−を１つのＣＰＵサイクル時間
（５００ナノ秒）の間２進教養にし、その後７つのＣＰ
Ｕサイクル時間の間２進数１とする。

詳細には、カウソタ２９２のロード（Ｌ）入力は２進数
１にセットされ、その結果データ入力ＤＩ乃至Ｄ８は無
視され（即ち、カゥンタのプリロー日こは使用されず）
、両カウント付勢入力ＰおよびＴが２進数零にセットさ
れてカウント動作を付勢にし、可逆（Ｕ／Ｄ）入力が２
進数零にセットされてカウンタをカウント・ダウン・モ
ードにセットする。このように、クロツク信号ＰＴＩＭ
ＥＯ＋の２進数零から２進数１の状態への最初の遷移が
生じると同時に、カウンタ２９２の４つの出力（信号Ｂ
ＣＮＴＬＩ十乃至ＢＣＮＴＬ８十）は２進数１となり（
零から２進数１Ｓ室カウント・ダウン）、ＮＡＮＤゲー
ト２９５の出力（信号ＢＣＹＣＯＴ−）が２進数零とな
る。信号ＰＴＩＭ町０十の２番目の２進数零から２進数
１状態への遷移が生じる時に、信号ＢＣＮＴＬＩ十は２
進数零になりＮＡＮＤゲート２９５の出力は２進数１と
なる。信号ＰＴＩＭ旧０十９回目の２進数零から２進数
１の状態への変換の発生までは、信号８ＣＹＣＯＴ一は
２進数１の状態に留まり、この９回目の時に信号８ＣＮ
ＴＬＩ＋，ＢＣＮＴＬ２十およびＢＣＮＴＬ４十が再び
全て２進数１となってその結果ＮＡＮＤゲート２９５の
出力が２進数零となる。ＣＰＵの１次（基本）時間信号
ＰＴＩＭ旧０乃至ＰＴＩＭＥ４とＣＰＵのサイクル・ア
ウト時間信号ＢＣＹＣＯＴ一閲の関係は第１３図に示す
。次に第１３図において、ＣＰＵのサイクル・アウト時
間信号ＢＣＹＣＯＴ一（最初のコントローラ・サイクル
・イン）は第２のＣＰＵサイクルにＰＴＭＥＯの前緑に
おいて２進数１から２進数零の状態に変り、第３のＣＰ
ＵサイクルのＰＴＩＭＥＯの前縁において２進数零から
２進数１の状態に変ることが判る。このことは、ＰＴＩ
ＭＥ３−信号の後緑の発生と同時に２進数１から２進数
零の状態に変り、ＰＴＩＭ旧３一信号の次の後縁の発生
と同時に２進数零から２進数１の状態へ変る第２及びそ
れに続くコントローラ・サイクル・イン（ＢＣＹＣＯＴ
−）信号と対照的である。

この差は、前述の如く、８番目のＰＴＩＭＥＯ毎にカウ
ントすることによりＣＰＵのサイクル・アウト信号を得
たことから生じ、一方各コントローラのサイクル・アウ
ト信号は信号ＰＴＩＭＥ３の後縁を受取ることにより得
られるが、前の（ＣＰＵ側に隣接する）１／０コントロ
ーラからのサイクル・アウト信号は第４０図に関して以
下に説明するように２進数零となる。適正に機能するよ
う実施される如き本システムに生じる必要条件は、ある
システム・バス上の唯１つのＩＯＣがＰＴＩＭＥ３の後
緑に会するが、その隣接するＩＯＣ又はＣＰＵからのサ
イクル・アウト信号は２進数零であることである。各時
点において、システムリゞスＡの最初のＩＯＣからシス
テム・バスＡ上の（例えば）第２のＩＯＣによって受取
られる信号ＢＣＹＣＯＴ−が、システム・バスＢ上の最
初のＩＯＣからシステム・バスＢ上の第２のＩＯＣによ
り受取られるＢＣＹＣＯＴ−信号と同じ状態にあること
が判る。Ｅｅシステムの初期化ＣＰＵは第１６図に示す如くパワー・アップ信号即ち初
期化信号に対して反応する。

次に第１６図によれば、もし電源からのパワー・オン信
号の発生が検出されるならば、ブロック３００において
ＣＰＵ初期化シーケンスにェントリされる。

もし電源が既にＯＮでありＣＰＵ制御パネル上の初期化
押しボタンが押されると、ェントリはブロック３０２か
らも行われる。フロツク３０４においては、マスター・
クリア信号が１／０コントローラに送られてＩＯＣにそ
れらロジックを初期化させることによりシステム・バス
ＡおよびＢをクリアし、目蔵のＩＯＣ品質論理テスト（
ＱＬＴ）を惹起する。

マスター・クリアは又ＣＰＵロジックも初期化し、フロ
ツク３０６に入る。フロック３０６は、制御ストアＲＯ
Ｓ（第９図の２３８）のロケーション０でＣＰＵファー
ムウェアを開始する。ブロック３０７においては、ＣＰ
Ｕフアーウエアは、シーケンスのエントリが初期化押し
ボタン（即ち、ブロック３０２を介して）の押下げによ
り開始されたかどうか、又そうであれば完全初期化が行
われてブロック３１２に入るかどうかを決定するためテ
ストする。もしシーケンス・ェントリがブロック３００
を介してパワー・オンの検出時になされたならば、ブロ
ック３０７からブロック３０８に入って、完全初期化に
至らない初期化が行われる。フロック３０８は王〆モリ
ーの内容が有効であるかをテストする（即ち、信号ＭＥ
ＭＶＡＬ−が２進数零であり、いかなる停電期間中でも
主メモリ一・リフレッシュ電圧が維持されるようにメモ
リー保管ユニットが充電状態のバッテリを有することを
示す。

）。もし主メモリーが有効であば、限定された初期化の
みが行われればよく、フロック３１０‘こ入って主メモ
リーのロケーション０への分岐を実行し、ソフトウェア
の実行が開始される。主メモリーのロケーション川まソ
フトウェア・スタート・アップ手順の最初のワードを含
む。次に、フロツク３１川まブロック３２４を出てソフ
トウェアを実行する。もし主メモリーが有効でなければ
、あるいはもしシーケンスのェントリが初期化押しボタ
ンによりなされたならば、完全初期化が行われてブロッ
ク３１２に入る。ＣＰＵファームウェアＱＬＴ（第９図
のＲＯＳメモリー２３８に常駐）がブロック３１２にお
いて実行される。ＣＰＵファームウェアＱＬＴが完了す
ると、フロツク３１４に入り、ブートＰＲＯＭ（第
９図の２４０）におけるソフトウェア・プログラムが主
メモリー（ＩＳ隼表示のロケーション１００乃至２ＦＦ
）へ転送されて実行される。フロツク３１６においては
、ブートＰＲＯＭからロードされたソフトウエア・プロ
グラムの実行の結果、主メモリーのサイズの調べ、使用
可能な全ての主メモリーにおけるパリティ・テストの実
施、および拡張にＰＵＱＬＴおよび１／０テストの実施
が行われる。ブロック３１８においては、拡張にＰＵの
ソフトウェアＱＬＴテストの結果が検査される。もし拡
張ＣＰＵＱＬＴによりエラーが検出されなければ、ブロ
ック３２０に入り、ソフトウエア・ブート・プログラム
がブート・ロード・デバイスから最初のレコードを主メ
モリーのロケ−ション１００（ｌａ隼表示）にロード
する。ブロック３２２においては、一たん最初のレコー
ドが主メモリーにロードされると、主メモリーのロケー
ション１００への分岐が行われ、ＣＰＵが稼働してブロ
ック３２４において初期化シーケンスが完了する。もし
拡張ＣＰＵのソフトウェアＱＬＴの結果エラーの検出が
なされると、フロック３１８からブロック３２６に入り
、制御パネル上の制御パネル検査指示器が点灯状態を維
持し、ＣＰＵＱＬＴ指示器（ＣＰＵボード上のＬＥＤ灯
）がエラーを表示する。次にブロック３２８に入り、Ｃ
ＰＵが停止する。もしブロック３２４におけるソフトウ
ェア実行中に電源ブロック３３０により差し迫った電源
故障が検出されると、ソフトウェア実行が中断されてブ
ロック３３２に入る。

ブロック３３２においては、ＣＰＵが、電源故障の時に
実行中のソフトウェア・プログラムの文脈保管を含む電
源故障割込みシーケンスを実施しようとする。文脈保管
の前に、ＣＰＵがシステム・バスをクリアしてこれ等の
バスを主メモリーのデータ転送に対するＣＰＵの使用の
ため解放する。

文脈保管操作は、もし電源が維持されね‘よその情報を
消失する揮発性のＣＰＵレジスタを停電期間中保持する
ため主メモリー内に記憶させるようにする。差し迫った
電源故障の検出の約２ミリ秒後に、主メモリーはＣＰＵ
要求への応答を停止してブロック３３４におけるソフト
ウェアの実行の停止を惹起する。十分な電力がない時も
ＣＰＵのファームウェア実行がブロック３３４で停止す
る。その後ブロック３００において電源によるパワー・
オンの検出により、ＣＰＵはブロック３３４から出て、
主メモリーが停電期間中有効な状態を維持したかどうか
に従って、部分的初期化又は完全初期化を実施する。Ｆ
システム・バスの操作システム・バスの操作は、システムに組込まれたＣＰＵ
と、１／０コントローラと、主メモリー間のアドレス、
データ、および制御情報の転送を行う（データ書式につ
いては、第１７図参照）。

全てのシステム・バス操作はＣＰＵタイミングおよびフ
ァームウェア・シーケンスによって制御される。本境は
、ＣＰＵが１／０コントローラ又は主メモリーと通信す
る時に生じるシステム・バスＡおよびＢにおける事象の
シーケンスについて記述する。システム・バスの操作は
ＣＰＵ又は１／０コントローラのいずれによっても開始
可能である。

ＣＰＵは、下記理由からシステム・バス対話を開始する
。即ち、‘１｝全ての主メモリーのアクセス、‘２｝王
〆モリーのリフレツシュ、【３’１／０コントローラに
対する機能コード。１／０コントローラは下記理由から
システム・バス対話を開始する。

即ち、｛１ー直接メモリー・アクセス（ＤＭＡ）データ
転送、【２）データ多重制御（ＤＭＣ）データ転送、お
よび‘３’１／０コントローラ割込み。主メモリーはシ
ステム・バス対話を開始することはない。全ての１／０
コントローラが開始したバスの活動は別々の時間に基く
。コントローラ・ロジックのみが、この特定のバス上の
他のＩＯＣが既に同じタイプのバス・サイクル要求を行
っていなければ、この１／０コントローラの独自のサイ
クル・イン時間中１つのバス・サイクルをこののＣが最
初に要求することを許可する（例えば、システム・バス
Ｂ上のあるＩＯＣが既に回線ＰＤＭＣＲ２を２進数零に
セットしているならばシステム・バスＢ上の別のＩＯＣ
はＤＭＣ要求を行うことはできないが、回線ＰＤＭＣＲ
Ｉを２進数零にセットすることによりシステム・バスＡ
上の別のＤＭＣＩＯＣが既にＤＭＣ要求を行ったと云う
事がシステム・バスＢ上のＤＭＣ要求を禁止することは
ない）。１／○コントローラのみがその独自のサイクル
・イン時間中システム・バスを要求することができるた
め、この１／０コントローラ内には優先順位回路は一切
必要とされない。

２つの１／０バスが使用可能でありかつ１／０コントロ
ーラが異なる目的のためバスを要求することができるた
め、ＣＰＵは下記の如き最高から最低の優先順位におい
て反応する。

即ち、‘１）ＢバスがＤＭＡ転送を要求する。｛２｝
ＡバスがＤＭＡ転送を要求する。｛３｝ＡバスがＤＭ
Ｃ転送を要求する。｛４ーＢバスがＤＭＣ転送を要求
する。‘５ーＡバスが割込みを要求する。■ Ｂバスが
割込みを要求する。第９図によれば、４つの最高優先順
位のバス要求（ＤＭＡ／ＤＭＣ転送）がハードウェア割
込みとして取扱われ、ハードウェア割込み回路網２５０
によって取扱われることが判る。

２つの最低の優先順位のバス要求（割込み）はソフトウ
ェア割込みとして取扱われ、ソフトウェア割込み回路網
２５８によって取扱われる。

各システム・バス操作はＣＰＵファームウェア・シーケ
ンスにより制御される。

特定のファームウェア指令が１／０コント。ーラに対し
、所要の動作がシステム・バス上に発生されることを通
知する。これ等の１／０コントローラ指令はシステム・
バスのＲＯＤＴ回線（第６図のＲＤＤＴ２９，ＲＤＤＴ
３０，ＲＯＤＴ３１）上に発され、現行ＣＰＵファーム
ウェア・ロードから直後来る。ファームウェアが１つの
ＩＯＣに対して指令を発する時、符号化された指令がシ
ステム・バスＲＤＤＴ回線上におかれ、指令ストローブ
回線（システム・バスＡ上のＰＩＯＣＴＡ、又はシステ
ム・バスＢ上のＰＩＯＣＴＢ、又はＰＩＯＣＴＡとＰＩ
ＯＣＴＢの両方。第７図参照）が２進数零に強制される
。これは、システム・バス上のＩＯＣに指令を復号させ
て所要の動作を行う。第１８図は、１つの１／０コント
ローラに対して発し得る全てのＣＰＵファームウェア１
／０指令を列挙している。以下において更に詳細に論述
する如く、第１８図に示された１／０指令は、指令が指
向される１／０コントローラがシステム・バスＡとＢの
いずれにあるかに関わらずシステムＡとＢの両方の回線
ＲＤＤＴ上に送られる。

指令が唯１つのシステム・バスに対して送られねばなら
ない場合、例えば、システム・バスＢ上の１つのＩＯＣ
のＤＭＡ要求に答える時、唯１つの指令ストローブ回線
（システム・バスＡ上のＰＩＯＣＴＡ又はシステム・バ
スＢ上のＰＩＯＣＴＢ）が２進教養の状態にセットされ
、その結果そのシステム・バスのみの１／０コントロー
ラが１／０指令と会することになる。ＣＰＵがＩＯＣ指
令をどちらかのシステム・バスにあるＩＯＣに指向する
他の場合、例えば、ＩＯＣに対してＣＰＵ指令ＣＰＣＭ
Ｄを開始する時、両方の指令ストローブ回線ＰＩＯＣＴ
ＡおよびＰＩＯＣＴＢが２進数隻にセットされ、その結
果全ての１／０コントローラが１／０指令に会する。Ｆ
ａメモリー・アクセス全てのメモリー・アクセスはＣＰＵファーよウェアによ
り生成される。

これはメモリーをアクセスするため本ＰＵサイクル（合
計１マイクロ秒）を要する。第１９図はメモリーに関し
データを転入出するのに必要な事象と信号のシーケンス
を示している。第１のＣｆ１Ｕ（５００ナノ秒）のサイ
クルの間、書込みバイト信号が生成されるＰＷＲＴＢ１
，ＰＷＲＴＢＯ。

もしデータの左側バイト（零）がメモリーに書込まれる
ならば、信号ＰＷＲＴＢＯ‘ま２進数１である。もしデ
ータの右側バイト１がメモリーに書込まれるならば、信
号ＰＷＲＴＢＩは２進数１である。これ等の信号はＤＭ
Ａコントローラ又はＣＰＵファームウェアから来る。い
ずれの場合も、これ等信号は最初のＣＰＵサイクルの１
次時間１から１時間４まで有効である。これ等信号は１
ワードの議出し又は関連するバイトの書込を行うことを
メモリーに通知する。最初のＣＰＵサイクルの１次時間
３において、メモリーＧＯパルスＰＭＥＭＧＯが生成さ
れる。このメモリーＧＯパルスと共に、ワード・アドレ
ス（１６ビット）がシステム・バスＢのアドレス／デー
タ回線ＢＵＳＢｏｏ乃至ＢＵＳＢ１５におかれる。この
アドレスＤＭＡＩ／０コントローラ又はＣＰＵのいずれ
かから生じ得る。全ての場合に、これは１つのシステム
・バスＡ又はＢから内部バスを経て他のシステム・バス
Ｂ又はＡへ送られる。アドレス（第１のサイクルの間）
およびデータ（第２のサイクルの間）は内部バスを経て
両方のシステム・バスＡおよびＢにおかれる。この両方
のシステム・バスにアドレス又はデータをおくことは、
いずれかのシステム・バスをアドレス又はデータに関し
てモニタ−するのを許可するという便宜のためには、そ
のアドレス（又はデータ）がシステム・バスＢのＤＭＡ
Ｉ／○コント。ーラからあるいはＣＰＵから来るときで
さえも起こるが、便宜を考えなければそのアドレス又は
データをおくことはこれらの場合適正なシステム動作の
ためには必要としない。メモリーＧＯパルスは、メモリ
ーにアドレスを受入れさせてそのアクセス・シーケンス
を開始させる。もしアクセスがＤＭＡ１／０コントロ
ーラ要求によるものであるならば、ＣＰＵはこのＣＰＵ
における主メモリー構成スイッチのセットにより許可さ
れる最大アドレスに対してそのアドレスを試験する。も
しアドレスがスイッチのセット値より大きければ、メモ
リー・エラー信号ＰＥＭＰＡＲおよびＭＥＭＰＥＲを強
制して１／０コントローラに対し不在アドレスの検出を
通知する。次に１／０コントロ−ラはその状態レジスタ
の適正なビットをセットする。ＣＰＵが開始したメモリ
ー要求はメモリーＧＯの前に不在メモリー・アドレスに
つし、て検査され、そしてトラツプ１５が生じる。第２
のＣＰＵサイクルの間、データ転送が生じる。もしＣＰ
Ｕ又は１／０コントローラがデータを受取るべき場合、
ＣＰＵがメモリー・ボードのデータ・ドライバＰＢＳＦ
ＭＤを付勢し、１次時間３においてメモリ−がデータを
システム・バスＢにおきそしてＣＰＵの内部バスを経て
システム・バスＡにおく。もしメモリーがフルワード論
出しを行ってパリティ・エラーを検出したならば、この
メモリーはメモリー・エラー信号ＭＥＭＰＥＲを強制す
る。ＣＰＵは、パリティ検査エラー信号ＰＭＭ円ＡＲに
よりシステム・バスＡにそのエラーを送る。もしアクセ
スが１／０コントローラ要求によるものであるならば、
コントローラはその状態レジスタのエラー・ビットをセ
ットする。ＣＰＵが要求した主メモリー・アクセスに関
し検出されたパリティ・エラーはトラツプ１７を生じる
。どの主メモリー・エラー信号も、次の主メモリー動作
の次のメモリーＧＯ時にリセットされる。もしデータが
メモリーへ書込まれるべき場合、ＣＰＵ又は１／０コン
トローラは第２のサイクルの間システム・バスにデータ
をおき、メモリーは書込みバイト信号に従ってデータを
１次時間３においてアドレス指定されたロケーションへ
書込む。Ｆｂメモリー・リフレツシュもしＣＰＵがシステム・バスＢにおけるメモリー・リフ
レツシュ信号ＰＭＦＲＥＳＨと共にメモリーＧＯＰＭＥ
ＭＧＯを発するならば、主メモリーのリフレッシュ・サ
イクルが生じる。

他のシステム・バス対話は要求されない。ＣＰＵは少く
とも１５マイクロ秒毎に主メモリ−・リフレッシュを発
する。もしＣＰＵファームウェアが主メモリーが使用さ
れていないことを決定すれば、ＣＰＵはいつでもメモリ
ー・リフレッシュ信号を発し得、こうしてＣＰＵ処理の
中断を防止してメモリー・リフレッシュを発する。Ｆｃ
ｌ／○コントローラに対する機能コードＣＰＵは１０
、１０日、ＵＣＬＤソフトウェア命令の実行中１／０コ
ントローラに対して機能コードを転送し、その結果１６
ビット・ワードが１／０コントロ−ラに転送されるかこ
れから受取られる。

第２０図はこのシステム・バス操作を実施するのに要す
る事象および信号のシーケンスを示す。このシーケンス
はＣＰＵにより開始され、ＲＤＤＴ回線上にＣＰＵ指令
ＣＰＣＭＤを発して両システム・バスＡおよびＢのアド
レス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５にチ
ャネル番号および機熊コ−ドをおく。

ＣＰＵは、チャネル番号により識別される１／０コント
ローラから応答のため最大１．２ミリ秒を待機する。。
この時間中ＣＰＵが実効上停止、ソフトウェア割込みは
全く認められないが、データ転送要求はサービスされる
。このＣＰＵのストール則ち停止は、ＣＰＵ指令を１／
Ｏコントローラに対して発させたソフトウェア命令１０
，１０日，１０ＬＤを処理するＣＰＵマイクロプログラ
ミング内でのファームウェア・ループ動作から生じる。
この１／０ソフトウェア命令内のループ動作は他のソフ
トウェア命令の処理又はソフトウェア割込みに対する応
答を禁止する。このループ動作の間、ＣＰＵファームウ
ェアは、ファームウェアがＳＰＭ作業ロケーションに記
憶した時間切れカウンタをカウント・ダウンするまで、
１／０コントローラからの進行又は使用中の信号ＰＲＯ
ＣＥＤ又はＰＢＵＳＹを待機する。

下記の応答が可能である。もしＣＰＵが不在又は欠陥の
ある資源をアクセスすることを試みるならば、応答は得
られない。

ＣＰＵファームウェア・タイマーはこの条件を検出し、
トラップ１５が生じる。アドレス指定された１／０コン
トローラが使用中であり、１／０コントローラは現在の
指令を受入れることができない。

この場合、１／０コントローラは使用中の回線ＰＢＵＳ
Ｙを２進数零に強制して命令を終了させる。もしアドレ
ス指定された１／０コントローフが、アドレス指定され
たチャネル番号と関連しない１／０コントローラの一時
条件の故に新らしい指令を受入れることができなければ
、再試行（待機）応答が受取られる。

コントローラは進行中ＰＲＯＣＥＰおよび使用中ＰＢＵ
ＳＹの両回線を２進数零に強制して、ＣＰＵに現行命令
を再抽出させ対話を再開させる。正規の応答は、１／０
コントローラが進行中（ＰＲＯＣＥＤ）回線を２進数零
に強制して、１／０コントローラが使用中でないことお
よびＣＰＵがこのシ−ケンスを完了すべきことを通知す
る。

もしドアドレス指定された１／０コントローラがＤＭＡ
タイプであれば、これも又信号ＰＢＹＴＨＸをロー（２
進数零）に強制してＣＰＵに応答する１／０コントロー
ラのタイプを通知する。１／０コントローラからの応答
の検出時に、ＣＰＵはＲＤＤＴ回線上に回答指令（ＡＳ
ＣＭＤ）指令を発して、１／０コントローラに使用中／
進行中の回線をリセットさせる。

回答指令が発されると、ＣＰＵおよび１／０コントロー
ラがリンクされ、ＣＰＵファームウェアがＣＰＵ−１／
０コントローラの転送に専用化される。リンク時間中、
ＣＰＵはＤＭＣコントローラであるかどうか範囲値を検
査する。

もしこの範囲値が零と等しければ、ＣＰＵがＲＤＤＴ回
線上の範囲終り（ＥＯＦＲＧ）指令を発することにより
この条件をＩＯＣに通知する。あるＤＭＣＩ／０コン
トローラはこの情報を必要とし、他のものはこれを無視
する。ＣＰＵが回答指令ＡＳＣＭＤを発した後約６マイ
ク。

秒時に、ＣＰＵはＲＯＤＴ回線上にリンク終り（ＥＯＦ
ＬＫ）指令を発する。ＣＰＵがＡＳＣＭＤ指令とＥＯＦ
ＬＫ指令とを発生する時の間の時間インターバルは、Ｃ
ＰＣＭ戊旨令において送られた特定の機能コードに対し
て実行されねばならないＣＰＵファームウェア・ステッ
プ（マイクロ命令ワード）の数に依存する。ＣＰＵおよ
びＩＯＣはこの期間中りンクされてＣＰＵファームウエ
アおよびシステム・バスがＩＯＣシーケンスに専用化さ
れかつハードウェア割込みが禁止されるため、設計パラ
メ−夕としてこの時間は約６マイクロ秒に制限されてハ
ードウェア割込みおよびシステム・バス要求に対するシ
ステムの応答性を保証する。「リンク終り一時間の始め
に、もし機能コードが入力タイプであったならば、ＣＰ
ＵはＩＯＣデータ・ドライバＰＥＮＢＳＫを付勢し、デ
ータ・ワードがアドレスノデータ回線上をＣＰＵ迄転送
される。もし機能コードが出力タイプであったならば、
ＣＰＵはデータをシステム・バス・アドレス／データ回
線におき、ＩＯＣはリンクの終り時間の１次時間３時に
バスからデータをストローブする。もしＣＰＵが１７ビ
ット・アドレスをＤＭＡコントローラに転送中であれば
、回線ＰＢＹＴＥＸはリンク終り時間中下位のアドレス
・ビット（バイト・オフセット）を反映する。ＣＰＵ−
ＩＯＣリンクはリンク終りが検出された結果としてリセ
ットされる。ＦｄＤＭＣデータ転送要求ＤＭＣＩ／○コントローラは、１／○コントローラがデ
ータのバイトを主メモリー内の１／０バッファに関して
転入出させることを要求する時、ＤＭＣデータ転送要求
シーケンスを開始する。

この要求は、ソフトウェア１０ＬＤ命令がＤＭＣＩＯ
Ｃに対して発され入出力操作を開始した後でのみ生じ得
る。第２１Ａ図乃至第２１Ｄ図は、ＤＭＣデータ転送シ
ーケンスに対するシステム・バス対話を示す。次に第２
１Ａ図においては、データ転送が要求されるとき、ＤＭ
ＣＩ／０コントローラは、要求側の１／０コントローラ
がおかれたシステム・バスのＤＭＣデータ要求回線ＰＤ
ＭＣＲＸを２進数零に強制することによってＣＰＵファ
ームウェアに通知する。

もし下記２条件、即ち、ｍこの回線が既に特定のシス
テム・バス上の他のＩＯＣにより既に活動状態におかれ
ていないこと、および（２１このＩＯＣに対するサイ
クル・イン時間の１次時間３におけること、が満たされ
さえすれば、ＩＯＣはこの回線を２進数零に強制するこ
とを許可される。サイクル・イン時間（ＢＣＹＣｍ信号
）は、特定のシステム・バスにおいて一時に１つのＩＯ
Ｃのみが１つのデータ転送シーケンスを開始できること
を保証する。ＤＭＣ要求回線ＰＤＭＣＲＸはＣＰＵが応
答する迄セット状態を維持する。ＤＭＣ要求回線の付勢
によりＤＭＣ要求ＣＰＵファームウェア・マイクロプロ
グラムに対するＣＰＵハードウェア割込みを生じる。

他の優先順位の高いハードウェア割込みの関数であるハ
ードウェア割込みが生じる時、かつＣＰＵファームウェ
アがハードウェア割込みを禁止しているかどうかに従っ
て、ＣＰＵは回線ＲＤＤＴ（ＲＤＤＴ２９乃至ＲＤＤＴ
３１）上に回答ＤＭＣ要求（ＡＳＤＭＣ）指令を発する
ことによりＤＭＣ要求に対し肯定応答する。この時ＣＰ
ＵとＩＯＣはリンクされた状態になる。次の略々６マイ
クロ秒間、ＤＭＣ転送に関与するＣＰＵファームウェア
・ステップ数に従ってＣＰＵがこのＤＭＣデータ転送に
専用化され、このＤＭＣデータ転送と関連するものを除
いて他の通信はシステム・バスＡ，Ｂのいずれにも許可
されない。ＡＮＳＤＭＣの後の次のサイクルにおいて、
ＣＰＵは１／０コントローフ・ドライバ（信号ＰＥＮＢ
ＳＸを介して）を付勢し、これによりＩＯＣにそのチャ
ネル番号をアドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵ
ＳＸ１５におくことを通知する。

チャネル番号はＣＰＵファームウェアにより使用されて
スクラツチパツド・メモリーにおけるプログラム・チャ
ネル表をアクセスし、又転送方向を決定する。次の６乃
至７ＣＰＵサイクルの間、ＣＰＵはプログラム・チャネ
ル表からこのチャネルに対するメモリー・アドレスおよ
び範囲の情報を得る。

この範囲は減分され、メモリー・アドレスは増分され、
そしてプログラム・チャネル表に記憶される。もしこの
範囲がこの要求によって減少し尽されるならば、ＣＰＵ
はＲＤＤＴ回線上に範囲終り（ＥＯＦＲＧ）指令を発し
て、ＩＯＣに対してこれが最後の転送であることを通知
する（第２１Ａ図乃至第２１Ｄ図）。

もしデータがメモリーから謙出されるべき場合（第２１
Ｂ図乃至第２１Ｄ図）、ＣＰＵは、メモリーをアクセス
し、必要なバイト・スワッピングを行い、データをシス
テム・バス・アドレス／データ回線上のバイト位置１（
即ち、ビット８〜１５）におく。次に、ＣＰＵはＲＤＤ
Ｔ回線上にリンク終り（ＥＯＦＬＫ）指令を発する。

これは、１／０コントローラに対して、もしメモリーか
らの議出しならば主メモリーからのデータがデータノア
ドレス回線上にあることを表示する。もしメモリー読出
しが行われつ）あれば、１／０コントローラはこのデー
タをＥＯＦＬＫの１次時間３において得る。主メモリー
の書込みの場合、ＣＰＵは信号ＰＥＮＢＳＸを介して１
／０コントローラ・ドライバを付勢し、１／０コントロ
ーラはデータをバイト位置１（即ちビット８〜１５）に
おき、このバイトは起こり得るバイト・スワッピングの
ためＳＰＭに転送され、次にＣＰＵはメモリー・アクセ
スを行ってデータを主メモリーに書込む。

リンク終りＥＯＦＬＫは、ＣＰＵと１／０コントローラ
間のりンクを終了させて、ＣＰＵと１／０コントローラ
間に別のりンクが確立される迄これ以上ある種のシステ
ム・バス指令に応答しないように１／Ｏコントローラを
リセットする。ＤＭＣデータ転送のためのＣＰＵファー
ムウエア・マイクロプログラムが完了するとハードウェ
ア割込み（ＤＭＡおよびＤＭＣデータ転送要求および主
メモリー・リフレッシュ時間切れ）を付勢し、これら割
込みの夫々は継続中であればシステム・バス通信をもた
らす。全システム・バス通信はＣＰＵファームウェアの
制御下にあるため、ＣＵ−ＩＯＣリンクの終了は、ハー
ドウェア割込みを許可するＣＰＵファームウェアなしに
は他のシステム・バスの通信を確立するのには不十分で
あることを留意すべきである。例えば、第２１Ａ図にお
いて、ＣＰＵサイクル８および９の間、システム・バス
の通信はいずれのシステム・バスにおいても生じ得ない
が、これはＣＰＵが依然として占有されＩＯＣからメモ
リ一へのＤＭＣ入力転送のためのファームウェア・マイ
クロプログラムを実行しているためである。ＦｅＤＭＡ
データ転送要求１／０コントローラがデータのバイト又
はワードを主メモリーにおける１／０バッファに関して
転入出させることを要求する時、ＤＭＡＩ／○コント
ローラはＤＭＡデータ転送シーケンスを開始する。

この要求は、ソフトウェア１０ＬＤ命令が１／０コント
ローラに対して発された後にのみ生じ得る。第２２図は
このシーケンスのためのシステム・バス対話を示す。Ｄ
ＭＡＩ／０コントローラは、この要求側の１／０コント
ローラが配置されているシステム・バス上のＤＭＡ要求
回線ＰＤＭＡＲＸを２進数零に強制することにより、こ
れがＤＭＡデータ要求を行うことをＣＰＵに通知する。

この回線ＰＤＭＡＲＸはＣＰＵから応答が受取られる迄
活動状態を維持する。もし下記２つの条件、即ち、‘１
｝この回線がその特定のシステム・バス上にある他の
１／０コントローラにより既に活動状態におかれていな
いこと、■ この１／０コントローラに対するサイクル
・ィン時間（ＢＣＹＣ瓜−２進数零）の１次時間３（Ｐ
ＴＩＭＥ３）にあること、が満たされさえすれば、１／
０コントローラはこの回線を（１次時間３において）セ
ットすることが許可される。ＤＭＡ要求回線の付勢によ
り、ＤＤＭＡ要求マイクロプログラムに対するＣＰＵの
ハードウェア割込みを生じる。この状態が生じると、Ｃ
ＰＵはＲＤＤＴ回線ＲＤＤＴ２９乃至ＲＤＤＴ３１上に
回答ＤＭＡ要求（ＡＳＤＭＡ）指令を発することにより
この要求を肯定応答し、適当なシステム・バス上の（Ｐ
ＥＮＢＸ）回線をセットすることによって１／０コント
ローラ・ドライバを付勢する。ＣＰＵと１／０コントロ
ーラはリンクされ、全てのシステム・バス活動はこのＤ
ＭＡ転送に対してのみ専用化される。１／０コントロー
ラが回答ＤＭＡ要求（ＡＳＤＭＡ）指令を検出する時、この１／０コントロ
ーラは即時下記動作を行う。

即ち、｛１｝要求回線（ＰＤＭＡＲＫ）をリセットし
、‘２’アドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳ
Ｘ１５上にメモリー・ワード・アドレスをおき、【３｝
バス回線ＰＷＲＴＢＩおよびＰＷＲＴＢＯ上に書込み
バイト信号をゲートする。もしコントローラがシステム
・バスＡ上にあれば、ＣＰＵは主メモリーの使用のため
アドレスおよび書込みバイト信号をシステム・バスＢに
対して付勢すること、に留意されたい。回答ＤＭＡ要求
（ＡＳＤＭＡ）指令サイクルの１次時間３において、Ｃ
ＰＵはメモリーＧＯ信号ＰＭＥＭ−ＧＯを発し、主メモ
リーはこのメモリーＧＯ信号を用いてストローブする。

もしこのアドレスが、ＣＰＵボード上におかれたメモリ
ー構成スイッチにより許可されたものよりも大きいこと
をＣＰＵが検出すると、ＣＰ山まメモリー・ェフー回線
（システム・バスＡ上のＰＭＭＰＡＲおよびシステム・
バスＢ上のＭ旧ＭＰＥＲ）をセットすることにより１／
０コントローラに通知し、エラー・ビットを１／０コン
トローラの状態レジスタ内でセットさせる。回答指令Ａ
ＳＤＭＡに続くＣＰＵサイクルにおいて、ＣＰＵはＲＤ
ＤＴ回線上にリンク終り指令ＥＯＦＬＫを発してデータ
転送が生じることを指示する。

もしこれが書込み操作であれば、ＣＰＵはコントローラ
・ドライバＰＥＮＳＢＸを付勢し、１／０コントローラ
はデータ・ワードをアドレス／データ回線上におく。も
し１／０コントローラがシステム・バスＡ上にあれば、
ＣＰＵはシステム・バスＢおよび主メモリーに対するデ
ータ転送を付勢する。もしこの操作がメモリー・ドライ
バはＣＰＵにより付勢され、主メモリーはデ７夕をバス
上におき（ＣＰＵは必要に応じてシステム・バスＡに対
するデータを付勢する）、１／０コントローラはリンク
終り（ＥＯＦＬＫ）サイクルの１次時間３においてこの
データを取る。もし主メモリーがパリティ・エラーを検
出した場合、これは主メモリーのパリティ・エラー（Ｍ
ＥＭＰＥＲ）回線をセットすることにより１／○コント
ローラに通知する。

必要に応じて、このエラーは回線ＰＭＭＰＡＲ上をＣＰ
Ｕによりシステム・バスＡに送られる。・リンク終り信
号の直後のＣＰＵサイクルにおいては、ＣＰＵ・１／０
コントロ−ラ・リンクが終了され、メモリー・エラー信
号ＭＥＭＢＥＲおよびＰＭＭＰＡＲがリセットされる。

Ｆｆｌ／○コントローラ割込み１／０コントローラは、あるデータ転送が完了するか又
はあるデバイスの状態が変化する時、システム・バス１
／０割込みシーケンスを開始する。

第２３図はシステム・バス上で行われる対話を示す。１
／０割込みはソフトウェア割込みであってハードウェア
割込みではないことが判る。

即ち、もしＣＰＵにより受入れられるならば、この１／
０割込みは、ＣＰＵを強制してソフトウェアの現行状態
を保管させることにより現行ソフトウェア・プログラム
の実行を中断する。この時、ＣＰＵは１／０割込みのサ
ービスに専用化された他のソフトウェアの実行を開始す
る。１／０割込みのソフトウェアの完了時に、割込みを
受けたソフトウェアの状態は復元され、ＣＰＵは元の割
込みされたソフトウェア・プログラムの実行を続行する
。

割込みが要求されるとき、１／０コントローラは、割込
み要求回線ＰＩＮＴＲＸを２進数零に強制することによ
りＣＰＵファームウェアに通知する。この回線はＣＰＵ
が応答する迄セットされた状態を維持する。１ノ○コン
トロ−ラは、そのサイクル・ィン時間の１次時間３にお
いてのみ、かっこの回線が既に同じシステム・バスＡ又
はＢ上のある他のＩＯＣにより付勢されていない場合、
この回線を付勢することを許可される。

ＣＰＵファームウェアが次のソフトウェア命令の処理を
開始する時、どちらかのシステム・バス上の１／０割込
み要求回線ＰＩＮＴＲＸの付勢がＣＰＵを１／０割込み
ファームウェアに分岐させる。

ソフトウェア命令の実行の間においてのみソフトウヱア
割込みが生じる（即ち、スソフトウェア割込みの存在に
は、あるソフトウェア命令の実行中ではなく次のソフト
ウェア命令の始めにのみＣＰＵが作用する）。

これは、ＣＰＵソフトウェア命令を実施するのに使用さ
れるＣＰＵファームウェアをマイクロプログラムして、
主メモリーから次のソフトウェア命令を取出して復号す
るそのＣＰＵファームウェア・マイクロプログラムの開
始時においてのみソフトウェア割込に分岐させるように
すること、によって達成される。もしあるソフトウェア
命令の実行の始めに１／０割込みが未完であれば、ＣＰ
Ｕファームウェアは次のソフトウェア命令の実行を打切
り、１／０割込処理を取扱うＣＰＵファームウェア・マ
イクロプログラムに分岐する。１／０割込みの処理中に
第２３図に示したシーケンスがシステム・バスに生じる
。

もし１／０割行みがＣＰ川こより受入れられると（即ち
、ＩＯＣの優先順位レベルが現在実行中のソフトウェア
・プログラムのそれよりも高ければ）、ＣＰＵファーム
ウェアは現行ソフトウェア状態を保管し、この１／０割
込みと関連するソフトウェア・プログラムの実行を開始
する。もし１／○割込みが拒絶されれば、ＣＰＵファー
ムウェアは割込みを生じることなくソフトウェア命令の
実行を続行する。次に、第２３図において、ＣＰＵが１
／０割込みファームウェアに分岐する時、ＣＰＵはＲＤ
ＤＴ回線上に回答割込み（ＡＳＩＮＴ）指令を発するこ
とによりこの要求に対し肯定応答する。

これはＩＯＣに割込み要求回線をリセットさせる。ＣＰ
Ｕおよび１／０コントローラはリンクされ、全てのシス
テム・バス、主メモリーおよびＣＰＵの活動はシステム
・バスの１／０割込み要求のサービスに専用化される。
回答割込み（ＡＳＩＮＴ）指令の直後、ＣＰＵは付勢コ
ントローラ・ドライバ回線ＰＥＮＳＢＸを付勢し、ＩＯ
Ｃはアドレスノデータ回線上にそのチャネルおよび割込
みレベルをおく。

もしＩＯＣがＤＭＣタイプでありその割込みが後退文字
によるものであれば、チャネル番号および割込みレベル
をシステム・バスのアドレスノデータ回線ＢＵＳＸＯＯ
乃至ＢＵＳＸ１５を介してＣＰＵへ送出する時、ＩＯＣ
は回線ＰＢＹＴＥＸを２進数零にセットすることによっ
てＣＰＵに通知する。後退文字割込みの場合には、この
レベルは無視されて割込みは常に受入れられる。後退文
字割込みは、関連するＤＭＣチャネルに対するＰＣＴ内
のメモリ・アドレスおよび範囲カウントを、ＣＰＵファ
ームウェアにより変更させて前の文字を無視する。もし
後退文字でなければ、ＣＰＵが割込みレベルを受取る時
、ＣＰＵはＩＯＣにより示されるレベルがＣＰＵにおけ
る現行レベルよりも高い優先順位であるかどうかを決定
する。

もしこのＩＯＣ割込みが高い優先順位のものであれば、
ＣＰＵはＰＤＤＴ回線上のりンクり（ＥＯＦＬＫ）指令
の発生と関連して進行回線ＰＲＯＣＥＤをセットし、リ
ンクは終了させられる。もしコントローラ割込みが低い
（又は等しい）優先順位であれば、ＣＰＵはＥＯＦＬＫ
の発生と関連させて使用中回線ＰＢＵＳＹをセットする
。この場合、リンク終了され、ＩＯＣは１／０割込みを
スタツクしてＣＰＵがＲＤＤＴ回線上に再開割込み（Ｒ
ＥＳＵＭ）指令を発生する迄待機しなければならない。
ＣＰＵはしベル変化が生じる時常に再開割込み（ＲＥＳ
ＵＭ）指令を発する。

このＲＥＳＵＭ指令は、両システム・バスＡおよびＢ上
に同毅通信され、システム・バス上の各１／０コントロ
−ラによって監視される。割込みをスタックさせたＩＯ
ＣがＲＥＳＵＭ指令を復号する時、ＩＯＣは１／０コン
トローラ内の標識をセットし、その結果このＩＯＣのサ
イクル・ィン時間（ＢＣＹＣＩＮ時間）中ＩＯＣが１／
０割込み要求を再発し、割込みシーケンスが再開する。
この時再発された１／０割込み要求は受入れられるかあ
るいは拒絶される。もし割込み要求が拒絶されると（Ｐ
ＢＵＳＹが零）、ＩＯＣは再び１／０割込みをスタツク
し、ＣＰＵからのＲＥＳＵＭ指令を待機する。ＲＥＳＵ
Ｍ指令が発せられるときは常に、各システム・バスの割
込みをスタックさせた各ＩＯＣは、割込み要求回線ＰＩ
ＮＴＲＸが既に特定のシステム・バス上の別のＩＯＣに
よりセットされていなければ、そのサイクル・イン時間
において１／０割込み要求を行う。

１／割込み要求回線がＣＰＵからのＡＳＩＮＴ指令に応
答してＩＯＣによりリセットされるため（ＣＰＵが割込
みを受入れるか拒絶するかにかかわらず）、ＣＰＵが依
然として最初の１／○割込み要求を処理している間別の
ＩＯＣが１／０割込み要求を行い（即ち、ＰＩＮＴＲＸ
を２進教養にセット）得る。

この第２の１／０割込み要求は、ＣＰＵファームウェア
が次のソフトウェア命令の処理を開始する迄ＣＰＵによ
る作用を受けない。割込みが要求側のＩＯＣにスタツク
される結果となる１／０割込み要求の拒絶は、ＲＥＳＵ
Ｍ指令に続いて１／０割込み要求（スタックされたもの
又は他のもの）を行うこの特定のシステム・バスにおけ
る他の１／０コントローラをブロックしたりあるいは干
渉したりすることがない。これは、ＩＯＣが１／０割込
みのスタツクの後ＲＥＳＵＭ指令を受取る迄はスタック
された割込みが再試行されないためである。このように
、各ＩＯＣは、（各ＩＯＣが割込み要求を行う機会を持
つ前に第２のＲＥＳＵＭ指令が生じなければ）各ＲＥＳ
ＵＭ指令に続いてそのスタックされた割込みに関し割込
み要求を行つ。ソフトウェア割込みの受入れは他のソフ
トウェア割込みをブロックせず単にＣＰＵ優先順位レベ
ルを上げるのみであることを留意すべきである。

従って、もし第２の割込みが第１の割込みよりも高い優
先レベルであるならば、第１のソフトウェア割込みの処
理中はその第２のソフトウェア割込み要求が受入れられ
得る。この高いしべベルの受入れは、割込みレベルが割
込みされたレベルより高い優先順位であると云う要件に
より、又ＣＰＵにおけるレベル数（本例では６４）によ
ってのみ制限されるある瞬間において実行を待機する如
き多くの優先レベルに対して割込みを入れ子にする結果
を生じ得るものである。Ｆｇ入出力命令の実行ＣＰＵにより支持されるソフトウェア１／０命令には３
つのタイプ則ち、１０，１０ＬＤおよび１０日がある。

これ等命令の実行によりＣＰＵは、選択されたチャネル
に割当てられた１／０コントローラとの対話を開始し、
そしてＩＯＣがこの指令を受入れたかどうかをＣＰＵの
１標識を介してソフトウェアに通知する。１標識は標識
レジスタのビット１２である。

（第４図参照）。もし１＝０ならば、ＩＯＣは指令を受
入れなかった。もし１＝１ならば、ＩＯＣは指令を受入
れた。１／０コントローラからの応答が検出されなかっ
たとき、トラップ１５が生じる。

もし１／０コントローラから応答（ＰＲＯＣＥＤ又はＰ
ＢＵＳＹ信号）が受取られなければ、１．２ミリ秒のＣ
ＰＵファームウェア・タイマは時間切れとなる。

１．２ミリ秒の時間切れ期間中、ソフトウェア割込みは
生じ得ない（これが１／０ソフトウェア命令の実行開始
後であるため）が、ハードウェア割込みはＣＰＵ時間切
れファームウェアにより禁止されないため生じ得る（第
２０図参照）。

ＣＰＵが一たんＩＯＣから進行信号ＰＲＯＣＥＤを受取
ると、ＣＰＵファームウェアはハードウェア割込みを禁
止して回答（ＡＳＣＭＤ）指令を発する。ＣＰＵファー
ムウェアはリンク終りＥＯＦＬＫを発した後迄ハードウ
ェア割込みの禁止を維持する。Ｆｇイチャネル番号入出力データ転送テャネルは、メモリー・アドレスによ
ってだけ識別される主メモリーを除き、システム・バス
に取付けられた各ユニット（ＣＰＵ、１／０コントロー
ラ、又は主メモリー）のために存在する。

チャネル番号は、プロセサ、周辺デバイス、および必要
ならばシステムに取付けられる１／０コントローラと関
連する１／０チャネルを識別する。ＣＰＵは常にチャネ
ル零が付される。第１の８つの１／０チャネル対はＣＰ
Ｕによる使用のため予約され、（即ち、チャネル番号０
０００乃至０３００（１６隻表示））、その結果、ＳＰ
Ｍプログラム・チャネル表（第１０図参照）において私
のチャネル対に対する空間が予約されているが、本実施
例の６４のＤＭＣＩ／○チャネル対の内５６が実際に
ＤＭＣＩ／○コントローラに後続された周辺デバイス
の使用のため利用可能である。ソフトウェアはこのチャ
ネル番号を用いてどの１／０コントローラに対してソフ
トウェア１／０命令を指向させるかを識別する。

（チャネル番号はソフトウェア１／０命令の制御ワ−ド
‘こ含まれる。）このチャネル番号は又、データ転送時
間中データ転送の方向を識別するためＣＰＵ｝こよって
も使用される（即ち、チャネル番号のビット９が方向を
決定する）。第２４図はソフトウェア１／０命令制御ワ
ード書式を示す。

第２４図は又有効ＤＭＣチャネル番号および有効ＤＭＡ
チャネル番号も示している。ＤＭＡおよびＤＭＣの両方
に対しては、最初の８チャネル対（１６チャネル番号）
がＣＰＵの使用のため予約され、従って有効１／０チャ
ネル番号ではない。システムに組込まれた１／０コント
ローラのチャネル番号スイッチ・セット値とは一致しな
いチャネル番号を指定するソフトウェア１／０命令は、
ＣＰＵファームウェア・タイマの時間切れ時にＣＰＵ‘
こより通知されるトラップ１５を生じる結果となる。１
／０コントローラはこのチャネル番号を用いてこれがＣ
ＰＵからサービスを要求する時そのチャネルを識別する
。

２つのタイプのサービスが存在する。

即ち、ｍ割込み一全てのチャネルＤＭＡおよびＤＭＣ
により使用されてＣＰＵに対するそのレベル番号を指定
する（第１７図参照）、および■ データ−ＤＭＣチャ
ネルにより使用されバイトの送受を行う。このチャネル
番号はＣＰＵによって使用されてプログラム・チャネル
表（ＰＣＴ）をアドレス指定することは留意されたい。
ＣＰＵに対し送られたチャネル番号は第２４図に示した
書式を有する。ＤＭＣデータ転送要求に対しては制御ワ
ードのビット１０乃至１５が第１７図に示す如く無視さ
れることに留意されたい。Ｆｇロ１／０機能コード１／０機能コードは第２５図に示される。

この機能コードは１／０コントローラによって実施され
る特定の１／０機能を指定する。全ての奇数機能コード
は出力転送（書込み）を表示し、全ての偶数機能コード
は入力転送要求（読出し）を示す。機能コード指令は、
常に、チャネルに関して１６ビット（もし１０命令を介
して発されるならば）又は８ビット（もしＩＯＨ命令を
介して発されるならば）のいずれかを入出力する。それ
にも拘わらず、１／０コントローラは転送に関わるデー
タ・ビットの一部のみ又は全部を使用するよう選択でき
る。Ｆｇロｉ出力機能コード指令８つの出力機能コード指令については以下に説明する。

初期化（ＦＣ＝０１）。この指令はチャネルに対して１
６ビットの制御ワードをロードする。個々のビットは下
記の如く特定の動作を生じる。即ち、ビット０＝初期化
、ビット１＝１停止１／０、ビット２乃至１５＝将来の
使用のため予約。この指令はチャネル使用中条件の如何
に関わらず受入れられる。初期化（ＩＯＣ用）：ＩＯＣ
にその常駐の品質論理テスト（ＱＬＴ）を実行させ、Ｉ
ＯＣの全チャネルをクリアし、バス・インターフェース
をクリアし、割込みをブロックし、使用中条件をクリア
する。ストップ１／０（チャネル用）：使用中条件をク
リアし、付勢されれば割込みを生じ、チャネルからの転
送を急激に停止し、同じＩＯＣ上の他のチャネルには影
響を与えない。出力割込み制御ワード（ＦＣ；０３）。

この指令は、チャネルに対して１６ビドットの割込み制
御ワードを送出し、ビット０乃至９においてＣＰＵチャ
ネル番号（零）をそしてビト１０乃至１５において割込
みレベルを指定する。チャネルはその割込み制御レジス
タに割込み制御ワードを記憶する。割込み時に、ＩＯＣ
は第１７図に示す如く割込み制御ワードを戻す。出力タ
スク（ＦＣ＝０７）。

この指令はタスク・ワード（又はバイト）をチャネルに
対し出力する。個々のビットの意味はデバイス固有のも
のである。出力タスクは、構成指令（以下参照）を介し
て出力される比較的静的な情報と比較して瀕繁に出力さ
れなければならない機能（例、ディスク・レコードの議
出し等）に対し意図されたものである。出力アドレス（
ＦＣ＝０９）。

この指令は、データ転送が行われる開始バイト・アドレ
スとしてチャネルにより使用される１７ビット量を出力
する。もしこの指令がＤＭＡチャネルに対して指向され
ると、バイト・アドレスはバス上をチャネルに対して送
られてＩＯＣに記憶される。もしこの指令がＤＭＣチャ
ネルに送られると、バイト・アドレスはＣＰＵ内の適当
なＰＣＴェントリに記憶される。出力アドレスＦＣはソ
フトウェア１０ＬＤ命令と関連して使用される。他の入
出力命令によるこの指令の使用は規定されない結果を生
じる。出力範囲（ＦＣ＝血）。

この指令は、０乃至？５一１の範囲内のチャネルに対し
範囲情報を出力する。もしこの指令力ｍＭＡチャネルに
対して指向されると、範囲はバス上をチャネルに対して
送られてＩＯＣに記憶される。もしこの指令がＤＭＣチ
ャネルに指向されると、範囲はＣＰＵ内の適当なＰＣＴ
ェントＩＪＩこ記憶される。出力範囲ＦＣはスフトウェ
ァ１０ＬＤ命令とともに使用される。他の入出力命令の
いずれかとともにこの指令を使用すると規定されざる結
果を生じる。出力構成ワードＡ（ＦＣ＝１１）。

この指令は構成情報をチャネルへ出力する。個々のビッ
トの意味をデバイス（即ちＩＯＣ）固有のものである。
出力構成は、あまり瀕※に出力されない機能（例、端末
速度、カード・リーダ・モード等）に対し意図されたも
のである。出力構成ワードＢ（ＦＣ＝１３）。

この指令はＢＵの構成情報をチャネルに対し出力する。
ビットの意味はデバイス（即ちＩＯＣ）固有である。こ
の指令は、構成ワードＡに符号化される場合よりも更に
大〈の情報が要求される場合に使用される。Ｆｇロｉｉ
入力機能コード指令１０入力機能コード指令について
以下に述べる。

入力割込み制御（ＦＣ＝０２）。この指令はチャネルを
してその割込み制御レジスタの内容をシステム・バス・
データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５におかせる。
データ書式は第１７図に示す如くである。チャネル番号
はＣＰＵのチャネル番号（即ち零）であって応答するＩ
ＯＣのそれではない。入力タスク（ＦＣ＝０６）。この
指令はチャネルをしてそのタスク・レジスタの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力アドレス（ＦＣ＝８０）。

この指令はＤＭＡチャネルをしてそのアドレス・レジス
タの内容（下位の１６ビット）をシステム・バス・デー
タ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５におかせる。こ
の指令はＤＭＣチャネルに指向される時、ＣＰＵをして
ＣＲＵ内の適当なＰＣＴェントリからアドレス（残余）
情報を抽出させる。入力モジュール（ＦＣ：帆）。

この指令は、ＤＭＡチャネルをしてそのアドレス・レジ
スタの上位ビット（右寄せされた）をシステム・バス上
におかせる。この指令はＤＭＣチャネルに指向された時
ＣＰＵをしてＣＰＵ内の適当なＰＣＴェントリからアド
レス情報の上位ビットを抽出させる。この上位アドレス
・ビット（即ち、モジュール番号）はシステム・バス上
で右寄せされてデータ回線ＢＵＳＸ１５上におかれる。
入力範囲（ＦＣ＝に）。

この指令は、ＤＭＡチャネルをしてその範囲レジス夕の
内容をシステム・バス・データ回線ＢＵＳＸＯＯ乃至Ｂ
ＵＳＸ１５におかせる。この指令はＤＭＣチャネルに指
向される時、ＣＰＵをしてその適当なＰＣＴェントリか
ら残余範囲を抽出させる。入力構成ワード（ＦＣ＝１０
）。

この指令はチャネルをしてその構成ワードＡの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力構成ワードＢ（ＦＣ＝１２）。

この指令はチャネルをしてその構成ワードＢの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード１（ＦＣ＝１８）。

この指令はチャネルをしてその最初の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード２（ＦＣ＝ＩＡ）。

この指令はチャネルをしてその第２の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。状態ビットの定義はＩＯＣ固有のもので
ある。入力デバイス識別（ＦＣ：２６）。

この指令はチャネルをしてその１６ビットのデバイス識
別番号をシステム・バス・データ回線ＢＵＳＸＯＯ乃至
ＢＵＳＸ１５におかせる。各周辺デバイス・タイプは独
自の識別番号を割当てられ、これによりソフトウェア・
プログラムがシステム内の各チャネルに取付けられた特
定の周辺デバイス・タイプを識別することを可能にする
。Ｆｇハソフトウェア入出力命令ＣＰＵはファームウェアを介して次の３タイプのソフト
ウェア１／０命令を認識してこれを実行する。

即ち、（１）データ・ワードおよび指令１／０命令（ソ
フトウェア・プログラミング簡略符号１０）、■ デー
タ・バイト（半ワード）および指令１／０命令（ソフト
ウェア・プログラミング簡略符号１０Ｈ）、および剛
アドレスおよび範囲ロード１／０命令（ソフトウェア・
プログラミング簡略符号１０ＬＤ）。Ｆｇハｉｌ○命
令制御ワードを１／０コントローラに関して送受するため
１０ソフトウェア命令が使用される。

１０命令により規定される機能コードは情報転送方向を
決定する。

代表的には、このソフトウェアは１０命令を用いてＩＯ
Ｃに対して必要なタスク・ワードおよびデータ転送の実
施に必要な構成情報を送る。又、１／０操作の完了時に
、ソフトウェアは再び１０命を用いて状態および残余範
囲の情報を検索する。１０ソフトウェア命令（および１
０日命令）の書式は第２６Ａ図および第２６Ｂ図に示さ
れる。

１０命令は２つの量、即ち、【１１ＤＡＳにより識別
されるデータ・ワード、および■ 実施すべき外部チャ
ネル（又はデバイス）および実行すべき機能を識別する
制御ワード、を規定する。

この制御ワードは、第２６Ａ図の書式に示す如く１０命
令に直綾盛込まれ、あるいはソフトウェアプログラムの
どこかにおかれて第２６Ｂ図の書式により示如き１０命
令により指示されるようにすることができる。

次に第２６Ａ図および第２６Ｂ図においては、ＯＰ＝命
令ＯＰコード・フィールドＯＰ：０００００（２進表示）（１０命令に対して）＝
０００１０（２進表示）（１０日命令に対して）ＤＡＳ
＝データ・アドレス・シラブル。

これは、ワード（１０命令に対する）又はバイト（１０
日命令に対する）が１／０チャネルに関して転入出させ
る主メモリーのロケーション又はＣＰＵレジスタを指定
する。データ・アドレス・シラブル（ＤＡＳ）は次の３
つの書式の内の１とを有する。即ち、・ＣＰＵレジス夕
が操作の行先のソースであるレジスタ・アドレス・シラ
ブル。

・適当なサイズのオペランド（ワード又はバイト）直接
命令中に盛込まれる則則値オペランド・アドレス・シラ
ブル。

・オペランドを含む主メモリー内のロケーションのアド
レスが規定さされるメモリー・アドレス・シラブル。

ＣＨ＝チャネル番号又は１／０デバイス・アドレス。

Ｆ＝機能コード。

下記制約においてＩＯＣ即ちデバイス固有である。即ち
・もしＦが偶数ならば、データはＩＯＣからＣＰＵ／メ
モリーへ転送される例、読出し状態）。

・もしＦが寄数ならば、データはＣＰＵ／メモリーから
ＩＯＣへ転送される（例、制御レジスタのロード）。

ＣＡＳ＝制御ワード・アドレス・シラブル。

ＣＨおよびＦを含む制御ワードを指示する。ＣＡＳに対
する書式はＤＡＳと同じである。１０ソフトウェア命令
の実行はＣＰＵファームウェアにより制御される。

１０命令のフローチャートについては第２８図参照のこ
と。

１０命令実行中のシステム・バス操作については既に説
明した。

ＤＭＣチャネルに対し指向される１／０命令を実行する
とき、ＣＰＵは機能コードを検査してこれが下記の内の
いずれであるかどうかを決定する。

即ち、・入力モジュール（１ビットのモジュール番号）
・入力アドレス（１６ビットのバイト・アドレス）・入
力範囲もし前記の機能コードの内の１つであれば、これはスク
ラツチパッド・メモリーにおいてこの情報を管理するた
め、ＣＰＵは直ちにこの命令の全て又は一部を実行する
。

もしこれが前記の機能コードの１つでなければ、データ
は１／０コントローラに対し転送されるかあるいはこれ
から受取られる。ＤＭＡチャネルに指向される１／０命
令を実行する時は、ＣＰＵは機能コードを【／０コント
ロ・ーラに対して送り、１／０コントローラに対し情報
の１ワードを送りあるいは１／０コントローフからこれ
を受取る。

次に第２８図において、１０ソフトウェア命令を実行す
るのに使用されるＣＰＵファームウェアについて詳細に
論述する。

第２８図について説明する前に、フローチャートに示さ
れるブロックとおよび各ブロックの実施に使われるＣＰ
Ｕファームウェア、・マイクロ命令の数との間には必ら
ずしも１対１の対応はないことに留意すべきである。例
えば、多重ＣＰＵファームウェア・マイクロ命令はブロ
ック９０４に示される如き機能の実施に使用され、１つ
のＣＰＵファームウェア・マイクロ命令はブロック９１
４および９２０として示された機能の実施に使用される
。ＣＰＵファームウェアは、ファームウェアが主メモリ
ーからソフトウェア（ＳＷ）命令の最初のワードを取出
すブロック図９０１において、１０ソフトウェア命令の
処理を開始する。

主メモリーからのソフトウェア命令の最初のワードの議
出しに続いて、ＣＰＵファームウェア割込みが禾完であ
るかどうかを知るためにテストを行う（第２８図には示
さないが、第３３図および第３４図参照）。もしソフト
ウェア割込みが未完でない場合、ブロック９０２に入り
、ソフトウェア命令の最初のワードを指示するプログラ
ム・カウンタは保管され、次のＣＰＵサイクルの間はメ
モリーがアクセスされないためメモリー・リフレッシュ
操作が開始され、主メモリーから取出されたソフトウェ
ア命令の命令コードのテストが行われる。もし主メモリ
ーから取出されたソフトウェア命令の命令（ＯＰ）コー
ドが１０ソフトウェア命令であれば、ブロック９０３に
入り、１０命令の実行と関連するＣＰＵファームウェア
・ルーチンが開始される。ブロック９０４においては、
ＣＰＵファームウエアがデータ・アドレス・シラブル（
ＤＡＳ）を用いてワード・アドレスを決定する（第２６
図参照）。

もし指標付けが指定されると、指標値はバイトではなく
てワード基準となる。ＤＭＳにより指定されるワード・
アドレスは主メモリーのロケーション又はＣＰＵレジス
タを指定し、これとＩＯＣとの間で１ワードのデータが
転送される。この指定されたロケーションは、ＩＯＣに
対し送られるべきデータのワードを含むか、あるいはこ
のロケーションはＩＯＣから読出されたデータのワード
が記憶される場所である。ブロック９０５においては、
ＣＰＵファームウェアが必要に応じてＣＡＳを用いるこ
とにより１０ソフトウェア命令により指定されたチャネ
ル番号および機能コードを決定する（第２６Ｂ図参照）
。ブロック９２７においては、機能コードが出力機能コ
ードであるかどうか、又そうであればＤＡＳにより指定
されるデータ・ワードがアクセスされてスクラツチパッ
ド・メモリーの作業ロケーションに記憶されるかどうか
を決定するためテストが行われる。フロック９０６にお
いては、チャネル番号および機能コードがシステム・バ
スのデータ／アドレス回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５上のＩＯＣに対し送られる（第１７図、１／０指令
書式参照）。更にフロツク９０６においては、ＣＰＵは
システム・バスのＲＤＤＴ回線上にＣＰＣＭＤ指令を送
り、全てのＩＯＣ‘こ対して、チャネル番号および機能
コードがシステム・バス上に存在することを表示する（
第２０図参照）。ＣＰＵのＣＰＣＭＤ指令の送りに続い
て、ファームウェアは１／０命令処理されたファームウ
ェア即ちブロック９４８に入り、このブロックはアドレ
ス指定された（チャネル番号により）ＩＯＣがＣＰＣＭ
Ｄ指令を受入れるか拒絶するか、あるいはＣＰ山こ対し
１／０ソフト命令を再試行することを通知する迄ループ
動作する。

ブロック９０７において応答時間切れカウンタを初期化
することにより、１／０命令進行ファームウェア・ブロ
ック９４８が開始する。この応答時間切れカウンタはス
クラッチパッド・メモリーの作業ロケーションに含まれ
、このカウンタは、入出力（１０、１０日又は１０ＬＤ
）ソフトウェア命令からのＣＰＣＭＤ指令をＩＯＣが肯
定応答するのをファームウェアがループ動作をして待機
するとき、カウント・ダウンされる。もしＩＯＣが１．
２ミリ秒以内にＣＰＣＭＤ指令を肯定応答又は拒絶をし
なければ、応答時間切れカウンタは零迄滅分され、ＣＰ
Ｕファームウェアはトラップを生じる（第２０図参照）
。応答時間切れカウンタの初期化の後、ブロック９０８
においてＣＵフアームウエアはＩＯＣがシステム・バス
のＰＲＯＣＥＤ回線をローにセットしたかどうかをテス
トする。もしＰＲＯＣＥＤ回線がロ−でなければブロッ
ク９０９に入り、ＩＯＣがシステム・バス上のＰＢＵＳ
Ｙ回線をローにセットしたかどうかを知るためテストが
行われる。もしシステム・バスＰＢＵＳＹ回線がローで
なければブロック９１０１こ入り、応答時間切れカ
ゥン夕が城分される。ブロック９１１においては、応答
時間切れカゥンタが零に等しいかを知るためテストが行
われ、又等しければ１．２ミリ秒の時間が切れてＣＰＣ
ＭＤ指令が不在１／０コントローラあるいは誤動作１／
０コントローラに向けられたことを表示する（即ち、シ
ステム・バスＡ又はＢにおけるＩＯＣがチャネル番号に
応答しない）。もしいずれのシステム・バスＡ又はＢに
おけるＩＯＣも応答しなければブロック９１２に入り、
標識（１）レジスタの入出力標識（１）ビットに零がセ
ットされる。標識レジス夕におけるこの入出力標識ビッ
トは以降のソフトウェア命令によりテストされて、前の
１／０指令が受入れられたかどうかを決定する。入出力
ビット標識のセットの後ブロック９１３に入り、トラッ
プ番号１５が実施されて、使用できない資源がアドレス
指定されて１／０ソフトウェア命令の実行が終了される
ことを示す。次にブロック９０８において、もしＩＯＣ
がシステム・バスのＰＲＯＣＥＤ回線をローにセットす
る場合ブロック９１９に入り、ＰＢＵＳＹ回線がテスト
される。

ブロック９１９において、もしシステム・バスの回線Ｐ
ＢＵＳＹがＩＯＣによりローにセットされればこのこと
はＩＯＣが一時的に使用中でありかつＣＰＵが命令を再
試行すべきこと（即ち、待機条件）を表示する。もし待
機条件が存在すればブロック９２０に入り、ＣＰＵファ
ームウェアはシステム・バスＲＤＤＴ回線上でＡＳＣＭ
Ｄ指令をＩＯＣに送り、これがＣＰＵ−ＩＯＣリンクを
確立する。これに続いてＣＰＵがブロック９２１におい
てＥＯＦＬＫ指令をシステム・バスＲＤＤＴ回線を介し
てＩＯＣに送り、これによりＣＰＵ−ＩＯＣリンクを終
了する（第２０図参照）。ＣＰＵ−ＩＯＣリンクの終了
後にブロック９２２に入り、前に保管されたプログラム
・カウンタを後退させて現在実行中の１／０ソフトウェ
ア命令の最初のワードを指示する。次にブロック９２３
へ入り、ＣＰＵファームウェアはプログラム・カウンタ
により指示されたソフトウェア命令の最初のワードを取
出す。その結果、ソフトウェアが１／０コントローラか
ら待機応答を受取った同じ１／０ソフトウェア命令を再
び取出して再実行する。１／０ソフトウェア命令が始め
から再試行されるため、プログラム・カウンタの復元だ
けでなく、一時的に使用中のＩＯＣから待機応答を受取
る前の実行の試みの間変更される可能性のある他のＣＰ
Ｕレジスタの復元にも注意がされなければならない。

望ましい実施態様においては、これは、アドレス生成に
おいて使用されるレジスタの自動的な増分又は減分を生
じる結果となるオペランド・アドレス指定形式を、許可
しないことにより達成される。この制限条件のため、プ
ログラム・カウンタ以外のどのレジスタの復元に対する
必要もなくなる。次にブロック９０９において、ＩＯＣ
はシステムバスのＰＢＵＳＹ回線をローにセットしてブ
ロック９１４に入り、ＰＲＯＣＥＤ回線も又ローであ
るかどうか知るためテストが行われる。

もし両方の回線ＰＢＵＳＹおよびＰＲＯＣＥＤがローで
あればブロック９２０に入ってＣＰＵがＣＰＵ−ＩＯＣ
リンクの確保および終了を行い、次に前述の如く１／０
ソフトウェア命令を再実行する。ブロック９１４におい
て、もしシステム・バスのＰＲＯＣＥＤ回線がローでな
くＩＯＣが使用中であることを表示するならば、ブロッ
ク９１５に入る。再びブロック９１５において、標識（
１）レジスタにおける入出力標識（１）ビットが零にセ
ットされ、これはＩＯＣが最終１／０指令を受入れなか
ったことを表示するため以降のソフトウェア命令により
テストされる。次のブロック９１６に入り、ＣＰＵは
ＡＳＣＭＤ指令をＩＯＣに送ってＣＰＵ−ＩＯＣクンク
を確立する。ブロック９１７において、ＣＰＵフアー
ムウェアはＩＯＣに対してシステム・バスのＲＤＤ［回
線上にＥＯＦＬＫ指令を送出して、これによりＣＰＵ−
ＩＯＣリンクを終了する。次にブロック９１８に入り、
ＣＰＵファームウェアが主メモリーから次のソフトウェ
ア（ＳＷ）命令を取出すことになる。１／０命令進行フ
ァームウェア、ブロック９４８の論述を終る前に、注目
すべき重要なことは、ＣＰＵファームウェアがループ動
作して１／０コントローラが進行、使用中、待機又は時
間切れで応答するのを待機する期間中、ブロック９０８
乃９１１のループ内のあるファームウエア・マイクロ命
令の間でのハードウェア割込みが禁止されるが、ハード
ウェア割込みがループの各通過の終りに許可されること
である。

従って、ＤＭＡデータ転送、ＤＭＣデータ転送、又はメ
モｌｊ−・リフレッシュ操作を行うためにＣＰＵファー
ムウェアに割込んでシステム・バスを使用することがで
きる。第３４図に関して以下において明らかになるよう
に、ソフトウェア割込みが主メモリーからのソフトウェ
ア命令の取出しの直後（即ちブロック９０１の後）にの
みＣＰＵファームウェアによりテストされるため、この
１．２ミリ秒間のタイミング操作中にはソフトウェア割
込みは応答を受けない。ＣＰＵファームウェアが進行条
件を検出する時（即ち、応答側のＩＯＣはシステム・バ
スの回線ＲＰＯＣＥＤをローにセットし、ＰＢＵＳＹ回
線はハイにしたままである）、ブロック９２４に入る。

フロツク９２４においては、ＣＰＵフアームウエアは、
標識（１）レジスタの入出力標識（１）ビットに２進数
１をセットし、又以降のＩＯＣタイプのテストのためＰ
ＤＭＣＩＯフロツプにシステム・バスのＰＢＹＴＥＸ回
線の状態を記憶する。もしシステム・バスのＰＢＹＴＥ
Ｘが／・ィであれば、これは応答するＩＯＣがＤＭＣＩ
ＯＣであり、もしローならば、応答するＩＯＣがＤＭＡ
ＩＯＣであることを表示する。次に、ＣＰＵファームウ
ェアはブロック９２５において応答するＩＯＣに対しシ
ステム・バスのＲＤＤＴ回線上でＡＳＣＭＤ指令を送出
してＣＰＵ−ＩＯＣリンクを確立する。ブロック９２６
においては機能コードがテストされる。もし機能コード
が奇数であって出力機能コードを表示すればブロック９
２８に入り、ＣＰＵファームウエアはＳＰＭの作業ロケ
ーションからデータ・アドレス・シラブル（ＤＡＳ）に
より指示されるデータのワードを得る。このデータ・ワ
ードはシステム・バスのアドレスノデータ回線ＢＵＳＸ
Ｏ０乃至ＢＵＳＸ１５上をＩＯＣに送られ、ＣＰＵも
又ＦＯＦＬＫ指令をＲＤＤＴ回線上でＩＯＣに対して送
出する。ＩＯＣはＥＯＦＬＫ指令と会すると、アドレス
ノデ−タ回線からデータ・ワードを取りＣＰＵ−ＩＯＣ
リンクを終了する。フロック９２８は１０ソフトウェア
命令の処理を完了し、次にＣＰＵがブロック９２９を出
て、ブロック９２９がＣＰＵファームウェアに行き次の
ソフトウェア命令が取出す。もし機能コードが偶数であ
り入力機能コードを表示すれば、ブロック９２６からブ
ロック９３０に入り、ＩＯＣタイプを決めるためテスト
が行われる。

もし応答するＩＯＣがＤＭＣＩＯＣであれば、ブロック
９３１に入って別のテストを行ない、機能コードが関連
するプログラム・チャネル表（ＰＣＴ）であるかどうか
を決定する。

もし１０ソフトウェア命令からの機能が関連するプログ
ラムチャネル表であれば（即ち、入力モジュール、入力
アドレス、又は入力範囲）、ブロック９３２に入って機
能コード‘こより指定されたデータがスクラツチパツド
・メモリーに記憶されたプログラムチャネル表から抽出
され、ＥＯＦＬＫ指令がＩＯＣに与えられてＣＰＵ−Ｉ
ＯＣリンクを終了する。再びブロック９３０‘こ戻って
、ＩＯＣタイプは前記ブロック９２４においてロードさ
れたＰＤＭＣＩＯフロツプの状態をテストすることによ
り決定される。ブロック９３３において、ＣＰＵからＥ
ＯＦＬＫおよび付勢（ＰＥＮＢＳＸ）信号を受取ると同
時に、システム・バスのアドレス／データ回線（第１７
図、データ・ワード書式参照）にＩＯＣがデータをおく
。ブロック９３４において、プログラム・チヤネル表（
ＰＣＴ）から抽出されるかＩＯＣから受取られるデータ
は、１／０ソフトウェア命令のデータ・アドレス・シラ
ブル（ＤＡＳ）により指定されるロケーョンに記憶され
る。１０ソフトウェア命令はＤＡＳロケーションにデー
タ・ワードを記憶して完了し、ＣＰＵファームウェアが
ブロック９３５において次のソフトウェア命令を取出す
。

１０ソフトウェア命令の論議を終るに先立ち、ソフトウ
ェアの観点からは、１／０コントローラがＤＭＡＩ／○
コントローラかＤＭＣＩ／○コントローラの如何を問わ
ず、１０ソフトウェア命令の実行結果は同じであること
を留意すべきである。

ＤＭＡ／１／０コントローラとＤＭＣＩ／０コントロー
ラ間の差は、ＣＰＵファームウエアによりソフトウェア
からマスクされていることである。ソフトウェア・プロ
グラムは、入出力プログラムを書込んでいるデバイスが
ＤＭＡ又はＤＭＣＩ／○コントローラのいずれに取付け
られているかについて認識する必要はない。Ｆｇハｉｉ
ｌＯＬＤ命令１０ＬＤソフトウェア命令は、主メモリー内の１／０バ
ッファとのデータの転入出の準備のために使用される。

ある１／０コントローラに関しては、１０ＬＤソフトウ
ェア命令は又データ転送を開始する。ＤＭＣＩ／○コ
ントローラに関しては、ＣＰＵは常に１／０バッファが
構成された主メモリー内に含まれることを保証する。も
しそうでなければ、使用できない資源トラップＴＶ１５
が生じる。１０ＬＤソフトウェア命令の書式は第２７Ａ
図および第２７Ｂ図に示される。

１０ＬＤ命令は３つの量を指定する。

即ち、【１’ＡＡＳにより識別される１／０バッファ開
始アドレス、■ 外部チャネル（又はデバイス）および
実施すべき機能を識別する制御ワード、および、｛３１
ＲＡＳにより識別される１／０バッファ範囲（サイズ
）である。制御ワードは、第２７Ａ図に示す如き１０Ｌ
Ｄ命令に直嬢盛込まれるか、ソフトウェア・プログラム
のどこか他におかれて第２７Ｂ図の書式に示す如く１０
ＬＤ命令により指示される。

次に、第２７Ａ図および第２７Ｂ図において、ＯＰ＝命
令ＯＰコード・フィールド。

ＯＰ＝０００１１（２進表示）（１０ＬＤ命令に対して
）ＡＡＳ＝アドレス・アドレス・シラブル。

これは１つ以上のバイトが１／０チャネルとの間で転入
出される主メモリー内のバイト・ロケーションを指示す
る。アドレス・アドレス・シラブルＡＡＳは２つの書式
を有する。・適当なサイズ（１つ又は２つのバイト）の
１／０バッファが直接命令に組込まれる則直オペランド
・アドレス・シラブル。・主メモリー内の１／０バッフ
ァの開始バイト・アドレスが指定されるメモリー・アド
レス・シラブル。

ＣＨ＝チャネル番号又は１／０デバイス・アドレス。

Ｆ＝出力アドレスを指定する０９（１６隻）の機能コー
ド。

ＣＰＵフアームウエアによる１０ＬＤソフトウア命令の
実行中、アドレスが出力された後、ＣＰＵファームウェ
アがこの機能コードを血（１６隻）に変更して範囲を出
力する。ＣＡＳ＝ＣＨおよびＦを含む制御ワードを指示
する制御ワード・アドレス・シラブル。

ＣＡＳの警視はＤＡＳと同じである（１０ソフトウェア
命令参照）。ＲＡＳ＝範囲アドレス・シラブル。

これは、データのバイト数に照して１／０バッファの範
囲が１／０チャネルに転送されるべき場所を指示する。
ＲＡＳの書式はＤＡＳと同じである。（１０ソフトウェ
ア命令参照）。１０ＬＤ命令の実行はＣＰＵファームウ
ェアにより制御される。

ソフトウェア１０ＬＤ命令実行については第２９図参照
。１０ＬＤ実行中のシステム・バス操作および実行後の
１／０バッファ転送の１／○コントローラ要求について
は既に述べた。

ＣＰＵファームウェアによる１０ＬＤ命令実行は指向さ
れるＩＯＣタイプにより決定される如く変化し、詳細に
は、・ＤＭＡＩ／○コントローラに指向された１０Ｌ
Ｄ命令は２つのシステム・バス転送を生じる。

即ち、第１の転送は主メモリー内の１／０バッファ開始
ロケーションを指定する１７ビットのバイト・アドレス
であり、第２の転送は１６ビットの範囲値であり、１／
０操作の間転送されるバイト数に基いで１／０バッファ
のサイズを指定する。これはチャネルにとって２つの別
々のバス転送の如く見え、これ等はアドレス転送に関し
ては機能コード０９（１６隻）そして範囲転送に関して
は機能コード血（１６進）を有する。プログラムは、１
０ＬＤ命令制御ワードにおける第１の機能コードを指定
するだけでよく、ＣＰＵファームウェアは第２の機能コ
ードを生成する。アドレス転送：第１の転送は１７ビッ
トの量であり、これは１／０バッファに対するデータの
転入出のための開始バイト・アドレスとしてチャネルに
よって使用される。範囲の転送：第２の転送は１６ビッ
トの範囲値であり、これはＤＭＡ操作の間転送されるバ
イト数を表示する。

この範囲は、範囲値が００００乃至７ＦＦＦ（１６隻）
である正の整数のデータ・ワードである。この範囲の転
送が生じると、これも又１／０バッファに対する転送要
求を開始するようにある１／０コントロ−ラを条件付け
る。データ転送は、ＩＯＣ特定機能コードをもつ１０ソ
フトウェア命令の使用により他の１／０コントローラに
おいて開始される。・ＤＭＣＩＯＣに指向される１０Ｌ
Ｄ命令は、適当なプログラム・チャネル表のェントリ内
に１７ビット・バイト・アドレスおよび１６ビットの範
囲値をＣＰＵ‘こ記憶させる。

（第３０図参照）１／０操作の完了時に、残余アドレス
および範囲はＰＣＴにおいて使用可能となる。ＣＰＵは
又２つの転送を生じ、これによりシステム・バス上でバ
ッファ・アドレスおよび範囲を１／０コントローラへ送
出する。もしプログラムが範囲値零を符号化すれば、あ
る１／０コントローラの特定動作が必要とされる。この
条件をＤＭＣＩＯＣに通知するため、ＤＭＣチャネルに
指向される１０Ｌ中、ＣＰＵが１／０コントローラへ範
囲終り信号を送る。あるＤＭＣ１／０コントローラは
この条件を無視する。次に第２９図に関して、１０ＬＤ
ソフトウェア命令を実施するため使用されるＣＰＵファ
ームウェアについて詳細に説明する。

再び第２８図に関して説明したように、第２９図におい
ては、フローチャートに示したブレックと各ブロックの
構成に使用してＣＰＵファームウェア・マイクロ命令の
数との間には必らずしも１対１の対応関係はないことに
留意すべきである。ＣＰＵフアームウエアはブロック９
０１において１０ＬＤソフトウェア命令の処理を開始
し、こ）でファームウェアは主メモリーからソフトウェ
ア（ＳＷ）命令の最初のワードを取出す。

主メモリーからのソフトウェア命令の最初のワードの読
出しに続いて、このソフトウェアはソフトウェア割込み
未完であるかどうかについて知るためにテストを行う（
第２９図には示されず、第３３図および第３４図参照）
。もしどのソフトウェア割込みも未完でなければブロッ
ク９０２に入り、ソフトウェア命令の最初のワードを指
示するプログラム・カウンタが保管され、メモリーが次
のＣＰＵサイクルの間アクセスされないためメモリー・
リフレツシュ操作が開始され、主メモリーから取出され
たソフトウェア命令のＯＰコードのテストが行われる。
もし主メモリーから取出されたソフトウェア命令のＯＰ
コードが１０ＬＤソフトウェア命令であれば、ブロック
９４２に入って１０ＬＤソフトウェア命令と関連するＣ
ＰＵファームウェア・ルーチンが実行される。第２９図
のブロック９０１と９０２は第２８図のブロック９０１
と９０２に示されたものと同じファームウェア命令であ
る。フロツク９４３において、ＣＰＵフアームウエアは
アドレス・アドレス・シラブルＡＡＳ（第２７図参照）
を用いてバイト・アドレスを決定する。もし指標付けが
指定されれば、指標値はワードではなくバイトに基〈。
ＡＡＳにより指定されるバイト・アドレスは、ＩＯＣと
の間でデータの転入出が生じる１／０バッファの主メモ
リー内の開始バイト・ロケーションを指定する（第３０
図参照）。ブロック９４４においては、ＣＰＵファーム
ウェアは、必要に応じてＣＡＳを用いて１０ＬＤソフト
ウェア命令により指定されるチャネル番号および機能コ
ードを決定する。（第２７Ｂ図参照）。ブロック９４５
においては、機能コードが０９（１６進）であるかどう
かを決定するため機能コードについてテストが行われ、
もし０９でなければ、トラツプ１６がブロック９４９に
より行われてプログラム・エラーを表示し、１０ＬＤソ
フト命令の実行が終了される。もしブ。ック９４５が、
機能コードが出力アドレス機能コード（０９、１６隻表
示）であることを決定すれば、ブロック９４６に入る。
フロツク９４６においては、ＣＰＵフアームウヱアが範
囲アドレス・シラブルＲＡＳを用いて１／０転送の範囲
（バイト数）を決定し、この範囲をＳＰＭの作業ロケー
ションに記憶する。フロック９４７において、チャネル
番号および機能コードがシステム・バスのアドレス／デ
ータ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５上をＩＯＣに
送られる（第１７図の１／０指令書式参照）。更に、フ
ロック９４７において、ＣＰＵがシステム・バスＲＤ
ＤＴ回線上にＣＰＣＭＤ指令を送り、全てのＩＯＣに対
してチャネル番号および機能コードはシステム・バス上
に存在することを表示する（第２０図参照）。ＣＰＵが
ＣＰＣＭＤ指令を送出するのに続いて、ファームウェア
が１／０命令進行ファームウェアに入り（第２８図のブ
ロック９４８）、アドレス指定（チャネル番号による）
されたＩＯＣがＣＰＣＭＤ指令を受入れあるいは拒絶す
るか、あるいはＩＯＣが再び１／０ソフトウェア命令を
試行すること（即ち、待機）をＣＰＵもこ通知する迄ル
ープ動作する。もしアドレス指定されＩＯＣがＣＰＣＭ
Ｄ指令を肯定応答すれば、ブロック９４８はブロック９
５１に出る。ＣＰＵファームウェアが進行条件を検出す
る時（即ち、応答するＩＯＣは、システ・バスのＰＲＯ
ＣＥＤ回線をローにセットし、ＰＢＵＳＹ回線をハイの
ままにする）、ブロック９５１に入る。

ブロック９５１においては、ＣＰＵフアームウエアは入
出力標識（１）レジスタに２進数１をセットし、更にＰ
ＤＭＣＩＯフロップにシステム・バスＰＢＹＴＥＸ回線
の状態を記憶する。もしシステム・バスのＰＢＹＴＥＸ
回線がハィであれば、応答するＩＯＣがＤＭＣＩＯＣで
あることを表示し、もしローならば応答するＩＯＣがＤ
ＭＡＩＯＣであることを示す（第２０図参照）。この時
ＣＰＵファームウェアは応答するＩＯＣに対してシステ
ム・バスのＲＤＤＴ回線上にＡＳＣＭＤ指令を送出して
ＣＰＵ−ＩＯＣリンクを確立する。ブロック９５３にお
いては、機能コードがテストされる。もしこの機能コー
ドが０９（ｌａ隼）で出力アドレス機能コードを表示す
ればブロック９５４に入る。ブロック９５４においては
、機能コードを４だけ増補して０９（１６進）の出力ア
ドレス機能コードを血（１６進）の出力範囲機能コード
もこ変化させる。機能コードを０９から血に増補するこ
とにより、ファームウェアがブロック９４７に入った後
１０ＬＤソフトウェア命令の出力範囲機能について再び
実行される時、ブロック９５３が出力範囲経路をとって
ブロック９６４に行く。機能コードの増補の後ブ。

ック９５５に入り、ＰＤＭＩＯフロップがテストされて
ＣＰＣＭＤ指令に応答したＩＯＣのタイプを決定する。
もし応答するＩＯＣがＤＭＣＩＯＣであればブロック
９５６に入り、ＡＡＳにより決定される１０バッフ
ァ開始バイト・アドレスはスクラツチパツド・メモリー
内の指定されたチャネル番号と関連したプログラム・チ
ャネル表ェント川こ記憶される（第３０図参照）。又、
ブロック９５６においては、その１０バッファの開始バ
イト・アドレスはシステム・バスのアドレス／データ回
線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５におかれ、これととも
にシステム・バス回線ＰＢＹＴＥＸによりこれがバイト
零かバィトーかを表示する。更に、フロック９５６はＥ
ＯＦＬＫ指令をＩＯＣに送り、ＩＯＣに対するデータが
システム・バス上にあることを表示する。バッファの開
始バイト・アドレスはＤＭＣおよびＤＭＡのＩＯＣに対
するシステム・バス上で同報通信されるが、ＤＭＣＩＯ
Ｃはこの開始バイト・アドレスを無視する。ブロック９
５６におけるＥＯＦＬＫ指令のＩＯＣに対する送出はブ
ロック９５２において送出されたＡＳＣＭＤ指令により
確立されたＣＰＵ−ＩＯＣリンクを終了させる。ブロッ
ク９５７においては、ＣＰＵファームウェアは、１／０
バッファの開始バイト・アドレスを取りそして１／０バ
ッファの範囲（バイトにおける）を加算することにより
１／０バッファの上限を決定する。フロツク９５８にお
いては、ＣＰＵフアームウェアは、１／０バッファの最
後バイトがシステム内に物理的に存在する主メモリー内
に存在するかどうかを決定するが、これは１／０バッフ
ァの最終ワード（最終バイトを含む）をアドレス指定す
るメモリー・リフレッシュ操作を実行することにより行
う。

もしＣＰＵロジックが不在メモリー・ロケーションのア
ドレス指定の試みを検出するならば、ハードウェア割込
みが生じてブロック９７０へ入り、トラップ１５へ分岐
して（ブロック９６１）１０ＬＤソフトウェア命令の実
行を終了する。もし１／０バッファの最終バイトがシス
テム内に物理的に存在する主メモリー内に含まれるなら
ばブロック９５９に入り、別の検査を行なって、１／０
バッファが６４Ｋワード・メモリーの上端から下位のア
ドレス・メモリー・ロケーションに循環したかどうかを
知る。もし循環が生じるならばブロック９６１に入り、
トラップ１５（使用不能の資源）が実行され、１０ＬＤ
ソフトウェア命令の実行が終了させられる。もし１／０
バッファが循環しなければ、ブロック９５９はブロック
９６０に出て１０ＬＤファームウェアに再び入り、範囲
を出力する。ブロック９６川まブロック９５０に入り、
これからブロック９４７へ入り、この時点の出力囲（血
、１金隼）機能コードで処理を開始する。次にブロック
９５５に戻って、もしＩＯＣタイプがＤＭＡＩＯＣであ
ればブロック９６２に入る。

ブロック９６２においては、１／０バッファの開始バイ
ト・アドレスがシステム・バスのアドレス／データ回線
ＢＵＳＸＯＯ乃至ＢＵＳＸ１５上をＤＭＡＩＯＣ｝こ
送られ（第１７図のメモリー・アドレス書式参照）、こ
れとともにシステム・バスの回線ＰＢＹＴＥＸでバイト
零又はバイト１を表示する。ブロック９６２も又ＥＯＦ
ＬＫ指令をシステム・バスのＲＯＤＴ回線上のＩＯＣに
対して送出し、これによりのＣに対してアドレスがシス
テム・バス上にあることを通知し、又ブロック９５２に
おいて前述の如く確立されたＣＰＵ−ＩＯＣリンクを終
了させる。次にＣＰＵフア−ムウェアがブロック９６３
に出て範囲を出力し、更にブロック９５０を介してブロ
ック９４７に入る。ブロック９４７に２回目に入って範
囲をＩＯＣに対して出力する時、チャネル番号および機
能コードは再びＣＰＣＭＤ指令と共にＩＯＣに送られる
。

アドレス指定されたＩＯＣが進行で応答する時、ブロッ
ク９５１に入り、その後ブロック９５２が続いて２回目
のＣＰＵ−ＩＯＣリンクを再び確立する。この時ブロッ
ク９５３に入って機能コードがテストされ、この時出力
範囲機能コード血（１６進）のためブロック９６４に入
る。ブロック９６４においては、ＰＤＭＣＩＯフロツプ
がテストされてＩＯＣタイプを決定し、もしＤＭＣＩＯ
Ｃが応答すればブロック９６５に入る。プｏツク９６５
においては、ＣＰＵファームウェアが範囲をＳＰＭの作
業ロケーションから取り、この範囲をチャネル番号と関
連するプログラム・チャネル表ェントリの第２のヮーＷ
こ記憶する（第３０図参照）。ブロック９６５に続いて
、もしＤＭＣＩＯＣ又はＤＭＡＩＯＣが応答したらブロ
ック９６６に入り、１０ＬＤソフトウェア命令に指定さ
れた範囲が零に等しいかどうかを決定するためテストが
行われる。もし範囲が零であれば、ブロック９６７に入
ってＣＰＵが指令ＥＯＦＲＧをシステム・バスＲＯＤＴ
回線上でＩＯＱこ送出する。ある１／０コントローラは
その状態標識にこの範囲終り条件を記憶し、他のＩＯＣ
はこの条件を無視する。フロック９６８においてはＣＰ
Ｕがこの範囲をバイト数でシステム・バスのアドレス／
データ回線上でＩＯＣに送出し（第１７図のデータ・ワ
ード書式参照）、又ＥＯＦＬＫ指令をシステム・バスの
ＲＤＤＴ回線上に送出する。ＤＭＡＩＯＣとＤＭＣＩ
ＯＣのあるものとはＩＯＣ内にその範囲を記憶し、他の
ＤＭＣＩＯＣはこの叢師を無視する。フロック９６８
におけるＥＯＦＬＫ指令はブロック９５２において確立
されたＣＰＵ−ＩＯＣリンクを終了させ、他の用途のた
めこのシステム・バスを解放する。ＣＰＵ−ＩＯＣリン
クの終了で１０ＬＤソフトウェア命令の処理を完了し、
ＣＰＵファームウェアはブロック９６９に出て次のソフ
トウェア命令を取出す。１０ＬＤソフトウェア命令の論
述を終るに先立ち、ソフトウェアの観点からソフトウェ
ア１０ＬＤ命令の実行結果は１／０コントローラがＤＭ
ＡＩ／○コントローラであるかＤＭＣＩ／○コントロ
ーラであるかに拘わらず同じであることに留意すべきで
ある。

ＤＭＡとＤＭＣの１／０コントローラ間の差はＣＰＵフ
ァームウェアによりソフトウェアからマスクされること
である。再び１０ソフトウェア命令の場合と同様に、プ
ログラマは入出力プログラムを書込んでいるデバイスが
ＤＭＡＩ／○コントローラとＤＭＣＩ／○コント。ーフ
のいずれに取付けられているのかを認識する必要はない
。ソフトウエア・プログラマはＩＯＣタイプについて認
識する必要はないが、デバイスがＤＭＡＩＯＣとＤＭＣ
ＩＯＣのどちらに接続されるかに依存して、１／０バッ
ファ限界越えを指定する１０ＬＤ命令に対しシステムが
応答する方法に相異がある。

前述の如く、ＤＭＣＩ／○コントローラにおいては、
１０ＬＤＣＰＵフアームウエアが１／０バッファの終り
がシステムに存在する物理的メモリー内にあるかどうか
を検査し、もしなければ使用不能な資源（トラップ１５
）が生じ、１０ＬＤソフトウェア命令の実行はＩＯＣと
主メモリーとの間にデータ転送を開始することなく終了
される。システム内の主メモリーが物理的に連続してい
る（即ち、アドレス空間に空孔がない）ことが必要であ
るため、もし１０バッファの主メモリーの終端ロケーシ
ョンがシステム内で物理的に存在するならば、開始ロケ
ーションと中間のロケーションも又存在しなくてはなら
ない。従って、ＤＭＣＩ／○コントローラに対するこ
の最初の検査が、個々のロケーションが個々のＤＭＣデ
ータ転送操作時にシステムに物理的に存在するかどうか
の検査の必要を軽減することになる。ＤＭＡＩ／○コン
トローフについては、最初の１／０バッファ範囲検査は
行われず、アドレス指定されたロケーションが主メモリ
ー内に物理的に存在するかどうかを決定するため各ＤＭ
Ａデータ転送中に検査が行われる。従つて、ＤＭＡＩ／
○コントローラは、システム・バスの回線Ｍ旧ＭＰＥＲ
又はＰＭＭＰＡＲで受取られる使用不能資源の機識を記
憶し、かつ転送の状態がＣＰＵ‘こより要求される時Ｃ
ＰＵに後で通知するためのこのエラー標識を記憶するこ
とができなければならない。Ｆｇハ範１０日命令１０
日ソフトウェア命令は１／０コントローラとの間で制御
バイト又はデータを送受するために使用される。

この命令は、ワード転送の代りにバイト転送を取扱う点
を除け‘ま１０命令と類似する。１０ソフトウェア命令
の場合と同様、ＣＰＵファームウェアは１０日命令の実
行を制御する。

１０日命令のフローチャートは下記の点を異にする外は
１０命令のそれと同様である。

次に第２８図によれば、１０日命令に対しては、ブロッ
ク９０４においてバイト・アドレスが決定され、ブロッ
ク９２７においては１バイトのデータがアクセスされ、
ブロック９２８においては１バイトがＩＯＣに送られ、
ブロック９３３においては１バイトがＩＯＣから謙出さ
れる。１０日命令の実行中のシステム・バス操作につい
ては既に述べた。

Ｆｇニトラツプおよびソフトウェア割込みソフトウェ
ア割込みは、現行ソフトウェア命令の完了時に対処され
る電源故障、ＩＯＣ割込み等の如きＣＰＵにより実行さ
れている現行命令にとって外部の事象により生じる。

しかし、トラッブは、パリティ・ェフー・プログラム・
ェフ−、不在資源アドレス指定等の如き現行ソフトウェ
ア命令と関連する事象によって惹起され、命令完了を待
つことなく即時対称される。Ｆｇニｉソフトウェア割
込み中央プロセサにおける各プログラムはあるソフトウェア
優先順位レベルにおいて実行するが、より高い優先順位
を有する事象により割込みこれ得る。

割込みを行う各事象はある優先順位レベルを割当てられ
る。ソフトウェア割込みは０から６３まで付番された６
４のレベルがあり、レベル０が最高、６３が最低の優先
順位を持つ。優先レベル０，１および２は固定事象に対
し予約され、他の事象はソフトウェアにより動的に割込
みレベルを割当てられている。望ましい実施態様におい
ては、６４のソフトウェア割込みレベルが下記の如く割
当てられる。即ち、電源故障はしベル０（最高のレベル
）、監視タイマー（ＷＤＴ）切れはしべル１、使用され
た最終トラップ保管域はしベル２、実時間クロック（Ｒ
ＴＣ）は０〜２以外の任意のレベル（ソフトウェア割当
てレベルは主メモリーのロケーション００１６（１６進
）で表示される）、周辺デバイス又はＩＯＣのサービス
要求は０〜２以外の任意のレベル（ソフトウェアにより
動的に制御される）レベル変更（ＬＥＶ）ソフトウェア
命令はどのレベルでもよい（このレベルはＬＥＶソフト
ウェア命令において規定される）。各ソフトウェア割込
みレベルと関連するのは割込みベクトルを含む専用化さ
れた主メモリー・ロケーションである。この割込みベク
トルは、レベルと関連する割込み保管域（第３１図）へ
のポィンタである。ソフトウェアは、特定のソフトウェ
ア・プログラムにおいて活動的な各レベルに対し割込み
保管城をセットアップする。割込み保管域は常に６つの
ロケーションを保有し、別の１６のロケーションを有す
ることもできる。各割込み保管城のレイアウトは下記の
如くである。第１のロケーションはこのレベルと現在関
連するトラップ保管城（ＴＳＡＰ）のリストに対するポ
インタである。

第２のロケーションは割込みを行うデバイス（ＤＥＶ）
のチャネル番号および割込みレベルを保有する。

このロケーションはＣＰＵファームウェアによってロー
ドされる。第３のロケーションは割込み保管マスク（ＩＳＭ）を保有する。

このマスクはどのレジスタが可変場所で保管されるべき
かを決定する。第４のロケーションは将来の使用のため
予約され、零でなければならない（Ｍ旧Ｚ）。第５のロ
ケーションは割込みハンドラ手順（ＩＨＰ）ポィンタを
有する。

これは新しいレベルに対する割込み取扱い手順（ソフト
ウェア・プログラム）へのポィンタとして作用し、割込
み取扱い手順からの復帰のため復帰アドレスを記憶する
ために使用される。第６のロケーションは状態（Ｓ）レ
ジスタ（例、割込みレベルおよび（ＣＰＵＩＤ）を記憶
する。

残りのロケーションは割込み保管マスクの制御下で記憶
されるレジスタ用の予約される。もしマスクが全て零で
あれば、これ等のロケーションは全て使用されない。各
割込み優先レベルに対する活動／不活動フラッグ・ビッ
トが専用化された主メモリーに保持される（第３２図参
照）。

フラッグはソフトウェア命令が開始される時セットされ
、ソフトウェア・レベル変化（ＬＥＶ）命令によりセッ
ト／リセットされる。ＣＰＵファームウェアはこれ等フ
ラッグを走査して処理されるべき最高レベルのソフトウ
ェア割込みを決定する。Ｆｇニ日トラツプトラップは現行ソフト命令の実行と同期する事象によっ
て生じる。

各タイプのトラップと関連しているのは、ソフトウェア
・トラップ取扱手順に対するポィンタを含む専用化され
た主メモリー・ロケーションである。これ等のロケーシ
ョンはトラツプ・ベクトル（ＴＶ）と呼ばれる。１７の
トラップ・ベクトルが使用可能（第３２図におけるロケ
ーション００６Ｆ乃至００７Ｆ）であるが、本実施例に
おいてはその全ては使用されない。

本実施例では、カッコ内に示されたトラップ・ベクトル
数を有する下記の事象の取扱いに使用されるトラップ・
ベクトルを有する。即ち、パリティ・エラー１７、プロ
グラム・エラー１６、使用不能資源１５、特権操作違法
１３、整数演算オーバーフロー６、組込まれない（科学
計算ではない）操作５、組込まれない科学計算３、追跡
／区切り点トラツプ２、およびモニター呼出し１である
。トラップ事象が生じると、ＣＰＵファームウェアがソ
フトウェア命令の実行を打切ってトラップを生じ、主メ
モリー内の関連するトラツプ・ベクトルからトラッブ取
扱い手順ポィン夕を抜出してそのトラップ・ハンドラに
分岐する。トラップはどのソフトウェア割込みレベルで
も生じ得、いくつかのトラツプが一時に継続され得る。
トラツプは、ソフトウェア・トラップ手順の実行中割込
まれる１つのソフトウェア・レベルで入り得、同じソフ
トウェア・トラップ手順が異なるレベルで入り得、ある
いは新らしいトラップが元のトラップの処理中生じ得る
。この可能性を調整するため、トラップ保管域のプール
が使用可能である。

これ等のトラップ保管城は主メモリー内保持され、この
トラップと関連するあるレジスタおよび情報を記憶する
ために使用される（第３１図参照）。専用化された主メ
モリー・ロケーション００１０（頭）は常に次に便用可
能なトラップ保管域を指示する。トラップが生じると、
ＣＰＵファームウェアが次の使用可能なトラップ保管城
において関連するレジスタの文脈を記憶し、現行割込み
保管城の最初のワードにおけるポィンタ（ＴＳＡＰ）が
トラッブ保管城を指示する（即ち、新らしいトラップ保
管城がリストの始めにリンクされる）ように調整される
。トラップ保管城リンク（ＴＳＡＬ）の最初のロケーシ
ョンにおけるポインタは同じ割込みレベルで生じた他の
トラップを指示するりンクである。もしこのロケーショ
ンがリストにおいて空であれば、これは、この保管域が
ソフトウェア割込みレベルに対する最後のトラップ保管
域であることを表示する。もしリンクが空でなければ、
これはこのソフトウェア割込みレベルと関連する次のト
ラップ保管城を指示する。更に、トラップ保管城を指示
する最初のロケーションは、空であるかあるいはこのソ
フトウェア割込みレベルに対する別のトラツプ保管城を
指示する。各トラップ取扱い手順の終りでは、トラップ
・ソフトウェア命令からの戻りが実行されねばならず、
このため保管されたトラップ文脈の復元を生じ、リスト
の始めからのトラップ保管域のりンクを解き、リンク・
ポィンタをその元の状態にリセットする。トラップと割
込みとそのベクトル・リンクの関係は第３１図に示す。

トラップ・ベクトルはトラップ取扱い手順を指示する。
このトラップ保管城は割込みレベルと関連している。割
込みベクトルは割込み保管域を指示し、これが更に関連
するトラップ保管域および割込み取扱い手順を指示する
。トラップ保管城は下記の情報を保持する。即ち、最初
のロケーションはこの割込みレベルと関連する他のトラ
ップ保管城を指示するトラップ保管リンク（ＴＳＡＬ）
を有する。

第２のロケーションはトラップが生じる時標識（１）レ
ジス夕の内容を記憶する。

第３のロケーションはトラップが生じた時汎用レジスタ
Ｒ３の内容を言己臆する。

第４のロケ−ションはトラップを生じるソフトウェア命
令（ＩＮＳＴ）の最初のワードを言己臆する。

第５図のロケーションＺは種々の情報（即ち、トラップ
された命令のサイズ、フィールド情報の有効性、特権状
態等）を記憶する。

第６のロケーションＡはトラップされたソフトウェア命
令により生成される実効アドレスを記憶する。

第７のロケーションはトラップ取扱い手順からの復帰に
用いられるプログラム（Ｐ）カゥンタ・アドレスを記憶
する。

第８のロケーションはトラップが生じる時基底（Ｂ３）
レジスタの内容を記憶する。

Ｇファームウェアの概要Ｇａファームウェア・フローの概説ＣＰＵフアームウエアは、１０２４ワード×４８ビット
の議出し専用ストア（ＲＯＳ）（第９図の素子２３８）
に常駐する１組の機能ルーチンからなる。

これ等のルーチンは、ソフトウェア命令およびハードウ
ェア条件に応答して種々のハードウェア動作を制御する
。これ等の動作は、初期化／パワーアップの自動スター
ト、命令の取出し、命令の実行、および割込み（ハード
ウェア又はソフトウェア）である。ファームウェア・ス
テップが復号されるとき、２つのレジスタの内容をＡＬ
Ｕに算術的に加算させてレジスタ内容を再びレジスタの
１つにロードさせたり、要求をスクラッチパッド・メモ
リーに書込ませたり等のある種のハードウェア動作が生
じる。

順序付けは、マイクロ動作をマイクロ命令に分類して次
にマイクロ命令の分類を行うことにより行われる。

１つのマイクロ命令は５００ナノ秒の各フアームウエア
・ステップ（ＣＰＵサイクル）の間に実施される。

これ等のマイクロ命令シーケンスはマイクロルーチン又
はマイクロプログラムと呼ばれる。これ等はソフトウェ
ア制御のシステムプログラミングとハードウェア動作と
の間のりンクを与える。ＣＰＵファームウェア制御下で
行われる主メモリーからのソフトウェア命令の取出しの
間、実行されるべきソフトウェア割込み及びソフトウェ
ア命令の書式に関する分岐が実行され、それによって未
完のソフトウェア割込み又は主メモリーから丁度読出さ
れたばかりのソフトウェア命令を処理するためファーム
ウェアを含むＲＯＳ内の特定のマイクロルーチンを選択
する。

マイクロルーチンの各ファームウェア命令（マイクロ命
令）が復号されるとき、これは更に適正なハードウェア
経路を付勢する。指定されたマイクロ命令が実行された
後、次のファームウェア・マイクロ命令がアドレス指定
されて実行されるか、分岐先のマイクロ命令が実行され
る。ある状況下では、次のマイクロ命令アドレスの決定
のため条件分岐テストが行われる。このように、ＣＰＵ
フアームウエアはソフトウェア命令の実行の完了に必要
な種々のシーケンスに沿って循環する。完了すると、次
のソフトウェア命令が主メモリーから取出されて同様に
実行される。一般的なファームウェア・フローを第３３
図に示す。

本システムは、システムに電力を供給する（ブロック３
５０）か、制御パネル上のＣＬＥＡＲ押しボタンを押す
（ブロック３５２）ことにより初期化される。初期化シ
ーケンス（ブロック３５４）はファームウェア常駐品質
論理テスト（ＱＬＴ）を実行し、そしてソフトウェアを
システム・バスに取付けられたある周辺デバイスから主
メモリーヘブートロードする。

ブートロードが完了すると、ソフトウェア命令抽出（ブ
ロック３５６）および実行（ブロック３５８）のために
ファームウェア・ループに入る。もしトラツプ条件が生
じると、トラツブ・ファームウェアに入ってこの条件を
処理する。トラツプ・ルーチン（ブロック３６２）のフ
ァームウェアはトラップ条件の初期処理を行い、優先順
位レベル変更ルーチン（ブロック３７４）に出る。この
優先順位レベル変更ルーチンにおいては、ソフトウェア
の優先順位レベル変更は行われない（即ち、トラツプを
生じたソフトウェア命令のレベルと同じソフトウェア優
先順位レベルでトラップが処理される）が、ファームウ
ェアがトラップ保管城の処理を完了し、そしてプログラ
ム・カウンタをセットアップしそれによって、ソフトウ
ェア命令抽出シーケンスへ出る時にトラップ取扱い手順
の最初のソフトウェア命令が抜出されるようにする。ソ
フトウェア・トラップ取扱い手順は、「トラツプからの
復帰（ＲＴＴ）ソフトウェア命令」を実行することによ
り終了し、このソフトウェア命令はトラップ保管城に保
管されたレジスタを復元してそして実行されるべき次の
ソフトウェア命令（トラツプを生じた事象によって決定
される）への復帰を制御する。第３３図のトラツプ・ル
ーチン・フロック３６２は、１組のＣＰＵファームウェ
ア・マイクロ命令であり、第３１図に示されるソフトウ
ェア・トラップ取扱手順の実行をＯＰＵが開始する準備
において実行される。再び第３３図において、１／０ソ
フトウェア割込み（ブロック３６０）、監視タイマーＷ
ＤＴ（ブロック３６４）、又は実時間クロックＲＴＣ（
ブロック３６４）のいずれかのサービスは、ソフトウェ
ア命令の抽出シーケンスの完了時でかつソフトウェア命
令抽出シーケンスが開始される前にファームウェアによ
り実施される。

この割込みファームウェアの完了（ブロック３６０又は
３６４）時に、ファームウェアはソフトウェア命令抽出
シーケンスに再び分岐して戻る。もしソフトウェア割込
みのソフトウェア優先順位レベルがブロック３６川こお
けるファームウェアにより決定される如きＣＰＵ‘こよ
り現在実行されつつあるプログラムの優先順位レベルよ
りも高い場合、又はブロック３６４における監視タイマ
ー（ＷＤＴ）又は実時間クロック（ＲＴＣ）と関連する
カゥンタが零に減分される場合、優先順位レベル変更フ
ァームウェアリレーチン・ブロック３７４に入り、現在
実行中のソフトウェア・プログラムは中断される。

優先順位レベルの変更の場合は、優先順位レベル変更ル
ーチンはソフトウェア命令抽出シーケンスに出（ブロッ
ク３５６）、サービス中のソフトウェア割込みと関連す
る割込み取扱い手順の最初のソフトウェア命令の実行を
開始する。ソフトウェア割込み取扱手順の完了時に、Ｃ
ＰＵはソフトウェア・レベル変更（ＬＥＶ）命令の実行
によりソフトウエア優先順位レベルを変更する。もし割
込みを受けたプログラムが実行を待機する最高懐先順位
レベルであれば、ファームウェアは、抽出と実行との間
で割込みを受けたそのソフトウェア命令を再び抽出する
ことによりその割込みを受けたソフトウェア・プログラ
ムの実行をピックアップする。もしソフトウェア割込み
のソフトウェア優先順位レベルが現在ＣＰＵにより実行
されつ）あるプログラムのファームウェア３６０１こお
けるファームウェアにより決定される）より低いかこれ
と同じであれば、ソフトウェア懐先順位レベルは変更さ
れず、割込みルーチン・ブロック３６０はブロック３５
６におけるソフトゥェア命令抽出シーケンスへ再び分岐
することにより出て、その実行が打切られたソフトウェ
ア命令の再抽出を生じることになる。この場合、比較的
低い優先順位のソフトウェア割込みは未完状態のままで
あり、この割込みは、最終的に優先順位レベル変更ルー
チン・ブロック３７４に入ることにより実行されるソフ
トウェア・プログラムの優先順位レベルをＣＰＵが下げ
る時順番を与えられる。第３３図のソフトウェア割込み
ルーチン・フロック３６０と優先順位レベル変更ルーチ
ン３７４は１組のＣＰＵファームウェア・マイクロ命令
であり、これが第３１図に示されるソフトウェア割込み
取扱い手順の実行を開始するＣＰＵの準備のため実行さ
れる。再び第３３図において、もしハードウェア割込み
条件が検出されると、ハードウェア割込みファームウェ
ア（ブロック３７０）への即時強制ェントリ（ブロック
３６８）が実行され、この条件がサービスされる。

ハードウェア割込みシーケンスの完了時に、割込みを受
けたファームウェア・フローへの戻り分岐（ブロック３
７２）が実行される。Ｇｂソフトウェア割込み、トラ
ップ、ハードウェア割込みの対話ＣＰＵによって実行さ
れるソフトウェア・プログラムとＣＰＵファームウェア
との関係は、ソワトウェア割込み、トラツプおよびハー
ドウェア割込み対話を示す第３４図において知ることが
できる。

Ｇｂイソフトウエア・フ。

ログラム第３４図において、ＣＰＵ‘こおいて実行中の
現行ソフトウェア（ＳＷ）プログラムはブロック３８０
として示される。

望ましい実施態様においては、実行中に現行ソフトウェ
ア・プログラム３８０は主メモリーに常駐し、ファーム
ウェア制御下のＣＰＵにより一時に１つの命令が主メモ
リーから謙出されて処理される。第３４図においては３
つのソフトウェア命令、即ち前のソフトウェア命令３８
１Ｓ、現行ソフトウェア命令３８２Ｓ、および次のソフ
トウェア命令３８３Ｓが詳細に示される。修飾辞の「前
の↓「現行」および「次の」はソフトウェア命令の一時
的関係を取扱うもので、必らずしもソフトウェア命令の
空間的な関係について述べるものではない。即ち、実際
におし、て、前のソフトウェア命令は主メモリー内のロ
ケーション１０００‘こおかれ、もしこれが分岐命令で
あれば、これはロケーション２００川こおかれた現行ソ
フトウェア命令に分岐し、次のソフトウェア命令はロケ
ーション２００１におかれてもよい。従って、修飾辞「
前の」、「現行」、「次の」は命令が実行される順序を
記述し、必らずしも主メモリー内の相対的位置を述べる
ものではない。Ｇｂロフアームウエア・マイクロプロ
グラム再び第３４図において、前のソフトウェア命令フ
ァームウェア・ブロック３８１Ｆ、現行ソフトウェア命
令ファームウェア・ブロック３８２Ｆ、および次のソフ
トウェア命令ファームウェア・ブロック３８３Ｆは、そ
れぞれ前のソフトウェア命令３８１Ｓ、現行ソフトウェ
ア命令３８２Ｓおよび次のソフトウェア命令３８２Ｓの
処理において実行されるＣＰＵファームウェア・マイク
ロ命令のシーケンスを表わす。ブロック３８１Ｆ乃至３
８３Ｆにより表わされるファームウェアは、実行される
ＣＰＵファームウェア・マイクロ命令のシーケンスを表
わすが、必らずしもファームウェアＲＯＳ（第９図の２
３８）に個々に記憶されるファームウェア・マイクロ命
令自体を表わすとは限らない。又、もし現行ソフトウェ
ア命令３８２Ｓが前のソフトウェア命令３８１Ｓと同じ
ものであれば、ブロック３８２Ｆで実行されるファーム
ウェア命令がブロック３８１Ｆで実行されるファームウ
ェア命令と同じものが可能であることが判る。特に、現
行ソフトウェア命令ファームウェア・ブロック３８２Ｆ
内の抽出ファームウェア・フロック３８４も又、ソフト
ウェア割込み判断ブロック３８５と同様前のソフトウェ
ア命令ファームウェア・ブロック３８１Ｆよび次のソフ
トウェア命令ファームウエア・ブロック３８３Ｆにおい
て実行され、その相方は実行される特定のソフトウェア
命令とは無関係であることが判る。ソフトウェア命令の
関係と同様に、ソフトウェア命令ファームウェアに関す
る用語「前の」、「現行」および「次の」はファームウ
ェアの実行シーケンス間の一時的関係を示し、ファーム
ウェアＲＯＳ内に記憶された通りのファームウェア命令
それ自体の空間的関係を表わすものではない。このよう
に、第３４図においては、前のソフトウェア命令ファー
ムウェア３８１Ｆが前のソフトウェア命令３８ＩＳの処
理を完了する時に現行ソフトウェア命令ファームウェア
３８２Ｆに入り、又その完了時に次のソフトウェア命令
フア−ムウェア３８３Ｆ‘こ入ることが判る。Ｇｂハ
ソフトウェア割込み、ハードウェア割込み、およびトラ
ツプ次に現行ソフトウェア命令ファームウェアブロック
３８２日こ関しては、現行ソフトウェア命令３８２Ｓの
実行はソフトウェア割込み、ハードウェア割込み又はト
ラツプの発生によって中断され得ることが判る。

以下において判るように、１つのソフトウェア割込みの
発生は常に現行ソフトウェア命令の処理の中止をもたら
し、ソフトウェア割込みの優先順位レベルに依存して現
行ソフトウェア命令の実行の再開に先立ってソフトウェ
ア割込み取扱手順の実行をもたらし得る。あるハードウ
ェア割込みの発生は現行ソフトウェア命令ファームウェ
アの実行の中止をもたらし、その間ＣＰＵファームウェ
アはハードウエア割込みを処理し、その完了時にハード
ウェア割込み時の現行ソフトウェア命令の処理に復帰す
る。１つのトラップの発生は現行ソフトウェア命令の実
行の放棄およびこのトラツプの処理に専用化された１組
のソフトウェア命令であるトラツプ取扱手順によるトラ
ツプの処理をもたらすことになる。

トラツプ取扱手順ソフトウェアの完了時に、トラップさ
れたソフトウェア命令に続く次のソフトウェア命令が処
理され、あるいは以下で明らかになるように別のソフト
ウェア・プログラム実行が開始され得る。Ｇｂハｉソ
フトウェア割込み次に、現行ソフトウェア命令ファームウェア３８２Ｆに
ついて詳細に論述する。

ＣＰＵファームウェアによる現行ソフトウェア命令の処
理は、ブロック３８４においてファームウェア制御下で
主メモリーから現行ソフトウェア命令を抽出するファー
ムウェアによって開始される。現行ソフトウェア命令の
最初のワードの抽出の完了時に、フロツク３８５におい
て未完のソフトウェア割込みがあるかどうかをテストす
るためファームウェア分岐が行われる。もし１つ以上の
ソフトウェア割込みが未完であれば、ファームウェア分
岐が最高優先順位の未完ソフトウェア割込みのファーム
ウェア・マイクロプログラムへ分岐する。第３４図にお
いては２つのソフトウェア割込みファームウェア・ルー
チン艮０ちブロック３８８−１および３８８一２が示さ
れ、その各々は特定のソフトウェア割込みを取扱うＣＰ
Ｕファームウェア・マイクロプログラムを表わす。３８
８−２の如き特定のソフトウェア割込みファームウェア
・マイクロプログラム内では、ソフトウェア割込みの優
先順位が現在実行中のソフトウェア・プログラムの優先
順位より高いかどうかを知るためテストが行われる。

このテストはブロック３８９において行われる。もしこ
のソフトウェア割込みが現在実行中のソフトウェア・プ
ログラムのそれより低いかあるいはこれと等しければ、
割込みは受入れられず、ブロック３８９からの低いか等
しい分岐が行われ、ファームウェアは、ブロック３８２
Ｆに入り続いてブロック３８４において主メモリーから
現行ソフトウェア命令の再抽出を行うことにより現行ソ
フトウェア命令の実行を再開する。もしこのソフトウェ
ア命令の優先順位が現在実行中のソフトウェア・プログ
ラムより高い場合にはソフトウェア割込みは受入れられ
、ブロック３８９からブロック３９川こ入り、このブロ
ックは現行ソフトウェア・プログラムの状態を保管する
割込み保管城をセットアップし、そしてこのソフトウェ
ア割込みと関連するソフトウェア割込み取扱い手順に分
岐する。ブロック３９１において１組のソフトウェア命
令であるソフトウェア割込み取扱い手順がこの時実行さ
れて、それに含まれるソフトウェア命令の各々がＣＰＵ
ファームウェアによって処理される。ソフトウェア割込
み取扱い手順ソフトウェアにおける最後の命令がレベル
変更（ＬＥＶ）ソフトウェア命令３９１Ｌであり、この
命令が実行を待機中の最高優先順位のソフトウェア・プ
ログラムに対すＣＰＵファームウェア走査をもたらす。

このレベル変更ソフトウェア命令３９１Ｌはしベル変更
命令ファームウェア・マイクロプログラム３９２により
実行され、これはブロック３９３において現在実行を待
機中の最高優先順位のソフトウェア・プログラムを決定
する。もし更に高い優先順位のソフトウェア・プログラ
ム３９４が実行を待機中であれば、このソフトウェア・
プログラムがＣＰＵファームウェア制御下で実行され、
そして又ＬＥＶソフトウェア命令３９４Ｌによって終了
される。ソフトウェア命令３９４ＬのレベルはＬＥＶ命
令ファームウェア・マイクロプログラム３９２の実行を
もたらし、再び最高優先願＆のソフトウェア・プログラ
ム・レベルに対するテストがブロック３９３で行われる
。もしこのブロック３９３におけるレベル・テストによ
り前に中止された現行ソフトウェア・プログラム３８０
が実行を待機中の最高優先順位のプログラムであること
を決定するならば、現行ソフトウェア命令ファームウェ
ア３８２Ｆに入り、現行ソフトウェア命令３８２Ｓが抽
出ファームウェア３８４により再抽出され、現行ソフト
ウェア命令のＣＰＵファームウェア実行が続行する。要
約すれば、ＣＰＵファームウェアは、あるソフトウェア
命令の実行中にソフトウェア割込みの未完状況をテスト
し、ある特定のソフトウェア割込みを取扱うよう専用化
された特定のソフトウェア割込みファームウェア・マイ
クロプログラムにベクトル化され、このソフトウェア割
込みファームウェアは現行ソフトウェア・プログラムの
優先順位に対するそのソフトウェア割込みの優先順位に
ついてテストし、もしこの優先順位が現行ソフトウェア
・プログラムの優先順位より低い又はこれに等しい場合
には、現行ソフトウェア・プログラムは割込みされずＣ
ＰＵファームウェアによる現行ソフトウェア命令の処理
が再開されることが判る。

一方、もしソフトウェア割込みが現在実行中のソフトウ
ェア・プログラムより高い慶先順位であるならば、割込
み保管城に現行ソフトウェア・プログラムの状態を保管
しかつその自体１組のソフトウェア命令であるソフトウ
ェア割込み取扱い手順の実行を開始することによりその
ソフトウェア割込みはサービスされる。このソフトウエ
ア割込み取扱い手順は次にレベル変更ソフトウェア命令
によって終了し、このレベル・ソフトウェア命令は早晩
割込みされた現行ソフトウェア命令の再活動化をもたら
し、現行ソフトウェア命令の実行が主メモリーからその
現行ソフトウェア命令を再抽出することにより再開され
る。Ｇｂハ‘ｅ｝ハードウェア割込み現行ソフトウェア命令の実行中に未完のソフトウェア割
込みがなければ、ブロック３８５が実行ファームウェア
・ブロック３８６に出る。

この実行ファームウェア・ブロック３８６は現行ソフト
ウェア命令の実行を完了するため必要なファームウェア
・ステップを実施する。ブロック３８６における実行フ
ァームウェアの実施の過程においてはハードウェア割込
みが生じ得る。ソフトウェア割込みの場合はＣＰＵファ
ームウェアが検出して未完のソフトウェア割込のときに
特定のソフトウェア割込みファームウェア・ルーチンに
分岐してその特定の未完ソフトウェア割込みを取扱うの
であるが、これとは異なってハードウェア（ＨＷ）割込
みの場合は、ＣＰＵファームウェアによって検出されず
、その代りハードウェア割込みロジックがＣＰＵファー
ムウェアを強制してハードウェア割込みと関連する一連
のマイクロ命令の実行を開始させることによりハードウ
ェア割込みが生ずる。第３４図においては、４つのハー
ドウェア割込みファームウエア・マイクロプログラム３
９５一１乃至３９５一４が示される。これ等のハードウ
ェア割込みファームウェア・マイクロプログラム３９５
一１乃至３９５一４はＣＰＵファームウェア・マイクロ
命令からなり、これ等はハードウェア割込みを生じた特
定の割込み条件を取扱うよう構成されている。これ等の
４つのハードウェア割込みマイクロプログラムの内、２
つは非トラツプ・ハードウェア割込み条件に対するもの
であり３９５一１および３９５一２として示される。非
トラツプ条件ハードウェア割込みファームウェア・ルー
チン３９５一２についてみれば、マイクロプログラムの
最後のマイクロ命令３９５一２Ｒはハードウェア割込み
復帰マイクロ操作を含み、これはハードウェア割込みの
発生の直前に実行されたものに後続するファームウェア
・マイクロ命令へのファームウェア復帰制御をもたらす
。例えば、ハードウェア割込みをもたらし得るある条件
はシステム・バス上のＤＭＡデータ転送要求の発生であ
る。この場合、ＣＰＵファームウェアによる現行ソフト
ウェア命令の実行が中止され、ＤＭＡデータ転送がＣＰ
Ｕファームウェア・ルーチンによって取扱われ、その完
了にＤＭＡハードウェア割込みの発生時点の現行ソフト
ウェア命令の実行がピックアップされる。再び第３４図
に示す２つのトラツプ条件ハードウェア割込みファーム
ウエア。マイクロプログラム、即ちブロック３９５−３
および３９５−４については、トラツプ条件と関連する
ハードウェア割込みの発生により３９５−４の如き関連
するハードウェア割込みファームウヱア・マイクロプロ
グラムに入る。このトラップ条件ハードウェア割込みフ
ァームウェア・マイクロプログラムは、このトラツプの
処理を完了するトラツプフアームウエア・マイクロプロ
グラムへ出る前にハードウェア割込みのある予備的処理
を行う。例えば、ブロック３９５一４はトラツプ・ファ
ームウェアに行く（ブロック３９６−２）。トラップ条
件ハードウェア割込みファームウエア・マイクロプログ
ラム３９５−３および３９５一４は割込みの時点の実行
ファームウェア３８６へは戻らないため、現行ソフトウ
ェア命令の実行はハードウェア割込みにより検出される
トラップ条件の場合には打切られる。一方、非トラツプ
条件ハ−ドウェア割込みは現行ソフトウェア命令の実行
の延期をもたらすのみであるが、これはこれ等の割込み
が割込みの時点の実行ファームウェア３８６に戻るため
である。ハードウェア割込みにより検出されるトラップ
条件の一例は主メモリー・パリティ・エラーで、これは
ハードウエア割込みの発生をもたらす。パリティ・エラ
ーの場合．ＣＰＵファームウェアはハードウェア割込み
発生時点の現行ソフトウェア命令の処理に戻る代りに、
３９６−２の如きトラップ・フアームウヱア・マイクロ
プログラムへ出てパリテイ・エフーの処理を続行する。
その結果現行ソフトウェア命令の実行の打切りをもたら
す。第３４図において示される如く、ベクトル化された
ハードウェア割込みは、実行ファームウェア・ブロック
３８６の間のみ、従ってハードウェア割込みが付勢され
る（即ち、禁止されない）時間にのみ生じ得るのである
。更に第３４図に示される如く、ハードウェア割込みの
処理中、ハードウェア割込みファームウエア・マイクロ
プログラムは自ら、ハードウエア割込みファームウェア
・マイクロプログラムがそれ自体別のハードウェア割込
みにより割込みされないようにハードウェア割込みを禁
止する（即ち、ソフトウェア．割込みは入れ子状にでき
るが、ハードウェア割込みは入れ子にならない）。Ｇｂ
ハｉｉｊトラツプ再び実行ファームウェアのブロック
３８６に関して、現行ソフトウェア命令の実行中、ファ
ームウエア自体がトラツプ条件に関し１つ以上のテスト
を行うことが判る。

例えば、ブロック３８７はトラップ条件の存在に対する
ＣＰＵファームウェア・テストを示し、もしトラツプ条
件が検出されると、この実行ファームウェアはトラップ
フアームウェア・ブロック３９６一３に分岐してトラッ
プ条件を処理する。その後現行ソフトウェア命令の実行
中、１つ以上の他のトラップ・テストがファームウエア
によって行うことができる。もう１つのトラツプ・テス
トがブロック３８８として示されが、もしトラツブ条件
が検出されると、このテストはトラツブ・フアームウエ
ア・マイクロプログラム３９６−１に出る。次にトラツ
プフアームウエア・マイクロプログラム３９６一３につ
いて述べれば、トラップ・ファームウェア・マイクロプ
ログラムの機能は、トラツプ保管城をセットアップする
ことであり、この保管機にＣＰＵファームウェアがトラ
ツプ・ハンドラ手順の処理を開始する前に現行ソフトウ
ェア・プログラムの状態を保管する。トラップ・ハンド
ラ手順はトラップ条件を処理するよう書かれた１組のソ
フトウェア命令である。このトラツプ・ハンドラ手順３
９７はブロック３８７により検出され更にブロック３９
６−３によって処理される特定のトラツプ条件と関連し
ている。ＣＰＵファームウェアによって検出される各ト
ラツプ条件に対する別個のトラップ・ハンドラ手順があ
る。このトラップ・ハンドラ手順３９７は次に他のソフ
トウェア・プログラムと同様ＣＰＵファームウェアによ
って実行され、「トラツプからの復帰（ＲＴＴ）シフト
ウェア命令３９７Ｒ」によって終了される。このトラッ
プからの復帰ソフトウェア命令３９７ＲはＲＴＴ命令フ
ァームウェア３９８によって実行され、このフアームウ
エアはトラツプ３９６一３によりトラップ保管域に保管
されたソフトウェア文脈を復元して戻り次のソフトウェ
ア命令ファームウェア・ブロック３８３Ｆに入ることに
より次のソフトウェア命令の処理を開始する。代わりと
して、ＲＴＴ命令ファームウェア３９８はブロック３９
９に示す如き別のソフトウェア・プログラムの実行の開
始をもたらし得る。ＲＴＴ命令ファームウェア・ブロッ
ク３９８からの出口は、トラップ条件の処理中トラップ
・ハンドラ手順３９７により変更され得るトラップ保管
城の内容によって決定される。トラップにより取扱われ
る条件の一例としては、科学計算用ソフトウェア命令操
作（浮動小数点）のブロック３８７における実行ファー
ムウェアによる検出があり、これはトラップ・ファーム
ウェア・ブロック３９６一３に入る結果となる。ブロッ
ク３９６一３においては、トラップ保管城がセットアッ
プされ、ブロック３９７に入る。トラップ・ハンドラ手
順３９７は、これ等の任意の科学計算用ソフトウェア命
令の結果をシミュレートする１組のソフトウェア命令で
あって、指示された操作を行う。トラツプ・ソフトウェ
ア命令３９７Ｒからの戻りの実行によりＲＴＴ命令ファ
ームウェア３９８を実行させ、これが更に次のソフトウ
ェア命令ファームウェア３８３Ｆの実行をもたらすこと
によって次のソフトウエア命令３８３Ｓを実行する。本
例において、あるトラップの発生が現行ソフトウェア命
令の実行の打切りおよびトラップ・ハンドラ手順ソフト
ウェア・ルーチンによる現行ソフトウェア命令の完了が
生じ、これに続いて次のソフトウェア命令の実行が生じ
ることが判る。○ｂニ割込みおよびトラツプ要約すれば、ソフトウェア割込みおよびトラップは、ソ
フトウェア命令の実行中ＣＰＵファームウェアが種々の
条件に対する系統立ったファームウェア・テストを行う
ことによって生じることが判る。

このソフトウェア割込みは、更に現行ソフトウェア命令
の実行の再開を生じ、これは主メモリーから割込みされ
た現行ソフトウェア命令の再抽出で始まる。一方、トラ
ツプは現行ソフトウェア命令の実行の打切りを生じ、特
定のトラップ条件を取扱うよう書かれたトラップ・ハン
ドラ手順ソフトウェアに依存して、次のソフトウェア命
令の実行を生じたり生じなかったりする。ハードウェア
割込み条件は、ＣＰＵファームウェアによるテストを必
要としない。ハードウェア割込みの発生は、現行のソフ
トウェア命令の処理の中止が生じ、これにＣＰＵファー
ムウエアによるハードウェア割込みのサービスが後続す
る。もしハードウェア割込みが非トラツプ条件に対する
ものであれば、ハードウェア割込みファームウェア・マ
イクロプログラムが割込みの時点の現行ソフトウェア命
令の処理に戻る。もしハードウェア割込みがトラップ条
件と関連していれば、トラップ・ファームウェア・ルー
チンに入り、現行ソフトウェア・プログラムの処理への
復帰がこのトラップ条件と関連する特定のトラップ・ハ
ンドラ手順ソフトウェア・プログラムによって決定され
る。そしこのトラツプ・ハンドラ手順が現行ソフトウェ
ア・プログラムへ制御を戻すならば、次のソフトウェア
命令が処理されるよう制御が戻されるのが通常である。
ＨＣＰＵファームウェア・ワードの説明ＣＰＵフア−
ムウェア・ワード全体については、第３５図に示す。

このマイクロ命令ワードは４つの主なフイールド‘こ区
分され、この主フィールドは種々の副フイールド‘こ再
分割されている。ＣＰＵフアームウエア・ワードのスク
ラツチパツド・メモリー制御フィールドは第３５Ａ図に
示される。ビット０乃至７は、スクラツチパツド・メモ
リー（ＳＰＭ、第８図の素子２３６）とマイクロプロセ
サ・レジスタ・ファイル（第８図の素子２６８）の相万
を制御するのに使用される。

前記副フィールドは第３５Ａ図に示される。ビット０は
スクラッチパッド・メモリーの動作を決定する。２進数
１にセットされるとデータが書込まれ、２進数零にリセ
ツトされるとデータを読出すことができる。

ビット１，５，６および７はスクラツチパツド・メモリ
ーの作業ロケーションのアドレス艮０ち第１０図のロケ
ーション００乃至ＯＦであり、これに関してデータが書
込まれあるいは読出される。ビット２，３および４はマ
イクロプロセサＲＡＭ内のレジスタをアドレス指定する
（第８図のレジスタ・フアイル２６８）。ＣＰＵファー
ムウェア・ワードの演算論理ユニット（ＡＬＵ）の制御
フィールドは第３５Ｂ図に示される。

ビット８乃至１９はＡＬＵ（第８図の素子２６６）の制
御のために使用される。

副フィールドは第３５Ｂ図に示す。ビット８および９は
シフト・タイプの制御を行い、ビット１０，１１および
１２は処理されるデータのソースを決定する。

ビット１３，１４，１５はマイクロプロセサＡＬＵによ
りそのデータについて実施される機能を決定する。ビッ
ト１９は演算のためキャリー注入が必要とされるときセ
ットされる。更にこのキャリー入力を用いて第３６図に
従ってソースおよび機能の組合せを変更するために使用
れる。ビット１６，１７，１８は第３６図に従って、Ａ
ＬＵにより行われる機能から生じるデータが送られる行
先を示す。

ビット８および９は、ＡＬＵ‘こ対するシフト・タイプ
の制御を行うことの外、ビット２３が２進数１で主メモ
リーの操作が行われることを示す時、主メモリーの議出
し／書込み制御としても作用する。

ＣＰＵファームウエア・ワードの副指令および制御フィ
ールドを第３５Ｃ図に示す。

ビット２０乃至３５は副指令および制御フィールドを成
す。

副フィールド‘ま第３５Ｃ図に示される。ビット２０お
よび２１はデータ・セレクタ・マルチプレクサ（第９図
の２６９）における入力ボートを制御し、これによりＡ
ＬＵに対して送られるデータのソースを決定する。

ビット２３はメモリー制御ビットであり、２進数１にセ
ットされると、システムバスＢ上にメモリー０
０（ＭＥＭＧＯ）信号を生じて主メモリーの議出しサィ
クル、書込みサイクル又はリフレツシュ・サイクルを開
始する。行われるべきメモリー操作はマイクロ命令のビ
ット８および９によって決定される。ビット２４乃至３
１の機能は、副指令復号フィールドとして使用されるビ
ット３２乃至３４における状態により決定される。ビッ
ト３５はハードウェア割込みを制御し、２進数１にセッ
トされるとハードウェア割込みを可能にし、２進数零に
リセットされるとハードウェア割込みを禁止する。

第３７Ａ図は、副指令復号ビット３２乃至３４が２進数
１１０と等しい時に復号できる種々の割込み指令をリス
トしたものである。ファームウェア・ビット３２〜３４
が割込み指令を表示する時、ビット２４乃至２７が無視
される。第３７Ｂ図乃至第３７Ｅ図は、副指令復号ビッ
ト３２乃至３４が２進数１０１と等しい時復号できる他
の指令をＩＪストしたものである。副指令復号ビット３
２〜３４が２進数１０１と等しい時、もしビット２４〜
２７が３（ＩＳ隼数）と等しければ第３７Ｂ図にリスト
された制御パネル指令が実施され、これは第３７Ｃ図に
示す如く制御パネル・ストローブを生じる（ビット２４
〜２６＝００１、ビット２７＝注意不要）。副指令復号
ビット３２〜３４が１０１（２進数）と等しくビット２
４〜２７が００１１（２進数）と等しくなければ、第３
７Ｃ図乃至第３７Ｅ図にリストされた１／０指令の符号
化された組合せが行われる。これ等１／０指令は３、２
および３ビットの粗に区分され、これ等の指令の組の各
々からの１つの指令を同時に実行することを許可する。
第３７Ｃ図乃至第３７Ｅ図にリストされた種々の１／０
指令の使用については第２０図乃至第２３図に示され、
これら図はＣＰＵファームウェアの制御下でシステム・
バス上に生じる種々のシーケンスを示している。副指令
復号フィールドのビット３２が零である時、副指令フィ
ールド全体が２つの副指令フィールドと解釈され、副指
令フィールド１（第３７Ｆ図）はファームウェア・ワー
ドのビット２４乃至２７により指定され、副指令フィー
ルド２は（第３７Ｇ図）はＣＰＵファームウェア・ワー
ドのビット２８乃至３１により指定される。

更に、ビット３２が零の時、ビット３３と３４は第３５
Ｃ図に示す如く主メモリー制御を提供する。ＣＰＵファ
ームウェア・ワードの論出し専用ストア（ＲＯＳ）のア
ドレス指定フィールドは第３５０図に示す。

ビット３６乃至４７はＲＯＳアドレス指定フィールドを
構成する。副フィールド‘ま第３５Ｄ図に示される。Ｒ
０６アドレス指定フィールド‘ま、ＲＯＳ（第９図の素
子２３８）のアクセスに使用される次の引き続くファー
ムウェア・アドレスを決定する。ビット３６および３７
は、第３５Ｄ図にリストされる如きビット３８と４７間
の紙において見出されるアドレスのタイプを決定する。
無条件分岐が表示される時（ビット３６および３７にお
ける２進数００）、ファームウェアはビット３８乃至４
７に含まれるアドレスに分岐する。テスト分岐が表示さ
れる時（ビット３６と３７における２進数０１）、ビッ
ト３８乃至４１およびビット４７が使用されて２通りの
分岐を示す。分岐多重テストが表示される時（ビット３
６と３７における２進数１０）、ビット４０〜４３が使
用されて１鏡重りのテスト分岐を表示する。ビット３６
および３７が共にセットされると、ビット３８乃至４７
に含まれるアドレスが無視され、ハードウェア割込み後
フローが戻るファームウェア・アドレスはハードウェア
割込み戻りアドレス・レジス夕（第９図の２５２）から
得られる。Ｈｂスクラツチパツド・メモリーの制御Ｃ
ＰＵフアームウエア・ワ−ドのスクラツチ／ぐッド・メ
モリー制御フィールドは第３５Ａ図に示す。

ビット０，１および５〜７はスクラツチ・パッド・メモ
リー（ＳＰＭ、第８図の素子２３６）の制御のため使用
される。ビット０はスクラツチパッド・メモリーの動作
を決定する。２進数１にセットされるとデータが書込ま
れ、２進数零にリセットされるとデータが謙出される。

ビット１および５乃至７は、データの書込み議出しが行
われるスクラッチパッド・メモリーの作業ロケーション
則ち第１０図のロケーション００乃至ＯＦのアドレス指
定に使用されるアドレスを形成する。ビット２および３
は、マイクロプロセサのランダム・アクセス・メモリー
（ＲＡＭ、第８図のレジスタ・ファイル２６８）をアド
レス指定するため使用される４ビット・アドレスの３つ
の下位ビットの選択を制御する。ビット２および３の種
々の組合せは、マイクロプロセサのＲＡＭアドレスの下
位のビットを機能■レジスタ（第８図の２７４）の副フ
ィールドＦＲＯ，ＦＲ２，ＦＲ３から、あるいはファー
ムウェア・ワード自体のビット５乃至７から選択される
ことを許可する。上位ビット（マイクロプロセサのＲＡ
Ｍアドレスのビット０）は常にファームウェア・ワード
のビット４によって決定される。Ｆレジスタの種々の副
フィールドからのマイクロプロセサのＲＡＭアドレス指
定ビットの選択を制御するＣＰＵファームウェア・ワー
ドのビット２および３の能力は、Ｆレジス外こ含まれる
ソフトウェア命令の迅速な復号を可能にする上で重要で
ある。ソフトウェア命令内では、Ｆレジスタにおける副
フイールドＦＲＯは通常１つのレジスタ番号を保有し、
副フィールドＦＲ２とＦＲ３はソフトウェア命令のアド
レス・シラブルを構成する。Ｈｂ演算ロジック・ユニ
ットの制御ＣＰＵファームウェア・ワードのＡＬＵ制御フィールド
は第３５８図に示される。

ビット８乃至１９はマイクロプロセサ（第８図の素子２
３２）の制御のため使用される。副フィールドは第３５
Ｂ図に示される。前述の如く、第８図の１６ビットのマ
イクロプロセサ２３２は、米国カルフオルニア州サニー
ベィルのＡｄｖａｎｃｅｄＭｉｃｒｏＤｅｖｉｃｅｓ社
製のタイプＡｍ２９０１の４つの４ビット・スライス形
マイクロプロセサのカスケード接続からなる。このマイ
クロプロセサ制御フィールドのあるものは直接カスケー
ド接続されたビット・スライス形マイクロプロセサによ
り使用され、他のもの（シフト・タイプ制御およびキャ
リー注入）は最上位ビット・マイクロプロセサおよび下
位ビット・マイクロプロセサにより生成された終端条件
の制御のために使用される。ファームウエア・ワードの
ビット８および９は、カスケード接続されたマイクロプ
ロセサの最上位および最下位ビットへあるいはこれらか
らシフトされるビットを制御することによりシフト・タ
イプの制御を行う。ビット１０乃至１２はマイクロプロ
セサのＡＬＵのソースを決定し、４ビットのスライス形
マイクロプロセサの各々の直接制御に使用される。これ
等のビットの正確な定義は、前記のＡｄｖａｎｃｅｄＭ
ｉｃｒｏＤｅｖｉｃｅｓ社により出版され本文に参考の
ため引用された文献「マイクロプログラムされた１６ビ
ット・コンピュータ」に見出されよう。ビット１３乃至
１５はマイクロプロセサＡＬＵの機能を制御し、又４ビ
ットのスライス形マイクロプロセサの各々により直接使
用される。ビット１６乃至１８はマイクロプロセサの行
先を制御し、これも又各４ビット・スライス形マイクロ
プロセサによって直接使用される。ビット１９はキャリ
−注入入力を制御し、４蓮のビット・スライス形マイク
ロプロセサの最下位のものにより直接使用される。マイ
クロプロセサのＡＬＵソースの副フィールドはＡＬＵ入
力のソ−スを制御し、マイクロプロセサのレジスタ・フ
ァイルの１次風出力、その複写｛創出力、マイクロプロ
セサの内部作業レジスタＱの出力、又はスクラッチパッ
ド・メモリーからのデータ肋入力、を選択することがで
きる。マイクロプロセサのＡＬＵ機能副フィールドは、
演算ロジック・ユニットにより実施される操作（例、算
術的加算、論理的ＡＮＤ、等）を決定する。マイクロプ
ロセサの行先副フィールドは、ＡＬＵ‘こより実施され
る機能から生じるデータが送られる行先を決定する。１
６ビットのマイクロプロセサによって行われる諸操作は
、マイクロプロセサＡＬＵソース副フィールド、マイク
ロプロセサＡＬＵ機能副フィールドおよびキャリ−注入
副フィールドの関数であり、これは第３６図に示す。

シフト・タイプ制御の提供に加えて、ファームウェアの
ビット８および９は又主メモリーの講出し／書込み制御
を行う。ファームウェア・ビット２３が２進数１である
時、ビット８および９は、１ワード、バイト０又はバイ
トーのいずれが主メモリーに書込まれるか、あるいは１
ワードが王〆モリーから謙出されるかを制御する。Ｈｃ
副指令および制御ＣＰＵファームウェア・ワードの副指令および制御フィ
ールドは第３５Ｃ図に示される。

ビット２０乃至３５は副指令および制御フィールドを構
成する。ビット２０および２１は４一１マルチプレクサ
である第８図のデータ・セレクタ２６９を制御し、その
出力はマイクロプロセサのデータ入力ボートに直接接続
され、これによりマイクロプロセサＡＬＵに送られるデ
ータのソースを決定する。ＡＬＵ入力は、スクラツチパ
ツド・メモリー２３６の出力を含むＳＰＭデータ・レジ
スタ、標識（１）レジスタ２７０およびＭＩレジスタ２
７２、マイクロ命令ビット８，９および２４乃至３１を
用いることにより生成された定数、又は内部バス２６０
からのデータ（全て第８図に示す）、から選択できる。
ビット２２はスクラツチパツド・メモリー・アドレス選
択制御であり、マイクロ命令ビット１および５乃至７を
用いてのスクラッチパッド・メモリーの作業ロケーショ
ン（第１０図のロケーション００乃至ＯＦ）のアドレス
指定か又は第８図のチャネル番号レジスタ２９６から得
たチャネル番号を用いてのプログラム・チャネル表（ロ
ケーション８０乃至ＦＦ）のアドレス指定かのいずれか
をマイクロ命令に許可する。ビット２３は主メモリーＧ
Ｏ制御ビットであり、セットされるときシステム・バス
Ｂ上のＰＭＥＭＧＯ−信号をローにさせてメモリー読出
し／書込みサイクルを開始する。ビット２４乃至３１は
副指令フィールドであり、その意味は副指令復号副フィ
ールドを形成するビット３２乃至３４によって解釈され
る。

副指令復号副フィールド（ビット３２乃至３４）におけ
る値に従って、副指令フィールド（ビット２４乃至３１
）は、８ビット定数、割込み指令、制御パネル指令、１
／０指令、機能‘Ｆルジスタ制御、又は副指令のいずれ
かである。これ等の種々の副指令フィールドの意味は第
３７Ａ図乃至第３７Ｇ図に示される。ビット３５はハー
ドウェア割込み制御フィールドであり、ＣＰＵマイクロ
プロセサ書込みファームウエアがマイクロプログラム・
ファームウエア・ステム間のハードウェア割込みの発生
を禁止又は付勢することを許可する。

ビット３５が２進数零である時、ハードウェア割込みは
禁止され、マイクロプログラムは現行マイクロ命令に続
いて割込され得ない。ビット３５が２進数１の時はハー
ドウェア割込みが付勢され、もしハードウェア割込みが
現在夫完即ち継続中であれば、マイクロプログラムは現
行マイクロ命令の実行完了時点で割込みされる。第３７
Ａ図は割込み指令のリストであり、これはビット２８乃
至３１から復号できる（ビット２４乃至２７は無視され
る）。

第３７Ｂ図は、ビット２４乃至２７が００１１（２進数
）に等しい時ビット２８乃至３１から復号される制御パ
ネル指令のリストである。第３７Ｃ図乃至第３７Ｅ図に
リストされた１／０指令の符号化された組合せは２進数
で示される。これ等は３、２および３ビットの組に区分
され、これ等の絹の１／０指令が同時に実行されること
を可能にする。ビット３２が２進数１であり、ビット３
３と３４が２進数零である時、副指令フィールドは機能
レジスタ制御指令と解釈される。ビット３２が２進数零
の時は、副指令フィールド全体が２つの副指令を解釈さ
れ、副指令１（第３７Ｆ図参照）はファームウェア・ワ
ードのビット２４乃至２７により指定され、副指令２（
第３７Ｇ図参照）はＣＰＵファームウェア・ワードのビ
ット２８乃至３１により指定される。Ｈｄ議出し専用
記憶アドレス指定ＣＰＵファームウェア・ワードの議出し専用ストア（Ｒ
ＯＳ）のアドレス指定は第３５Ｄ図に示される。

ビット３６乃至４７はＲＯＳアドレス指定フィールドを
成す。副フィールドは第３５Ｄ図に示される。ＲＯＳア
ドレス指定フィールドはＲＯＳ（第９図の素子２３８）
から次のファームウェア・ワードをアクセスするために
使用され次の引き続くファームウェア・アドレスを決定
する。ビット３６および３７はビット３８乃至４７間の
ビットの絹に見出される分岐アドレスのタイプを決定す
る。ビット３６と３７が００（２進数）の時、ファーム
ウェアは、ＲＯＳから次のファームウェア・ワードを検
索するため１０ビットのアドレスを使用することにより
ビット３８乃至４７内に含まれアドレスに分岐する。

２通りテスト分岐が表示される時（ビット３６および３
７における２進数０１）、ビット３８乃至４１およびビ
ット４７が使用されテストを選択しそして最下位のＲＯ
Ｓアドレス・ビット（ビット９）を生成する。

次にＲＯＢアドレスの４つの最上位ビツトニ（ビツ０乃
至３）は現行ＲＯＳアドレスの４つの最上位ビットから
得られ、ファームウェア・ワードのビット４２乃至４６
はＲＯＳアドレス・ビット４乃至８として直接使用され
る。これ等の２通り分岐はファームウェアによって使用
されて制御フロツプ１乃至４（ＣＦＩ〜ＣＦ４）および
機能レジスタの各ビットの状態の如き種々の条件をテス
トする。多重テスト分岐が表示される時（ビット３６お
よび３７における２進数１０）、ビット３８および３９
、４４乃至４７は次のＲＯＳアドレスにおいて直接使用
され、ビット４０乃至４３は１６の異なる多重テスト分
岐の１つを表示するため使用される。多重テスト分岐は
ファームウェア・プログラマにより使用されてソフトウ
ェア命令の復号を助け、ソフトウェア割込みに応答する
。ビット３６と３７が共にビットされる時（２進数１１
）はファームウェア・ワードのビット８乃至４７は使用
されず、次のＲＯＳアドレスは、ＣＰＵファームウェア
がハードウェア割込みによって中断された時の次のＲＯ
Ｓアドレスを有するハードウェア割込み戻りアドレス・
レジスタ（第９図の素子２５２）から得られる。

ハードウェア割込み戻り分岐はハードウェア割込みファ
ームウェア・マイクロプログラム（第３４図のブロック
３９５−２）の終りにファームウェア・プ。グラムによ
って使用され、それによってファームウェアがハードウ
ェア割込みにより中断された時点に制御を戻す。１１
／０コントロ−フ・ロジックの詳細中央プロセサ、１／
０コント。

ーラおよびシステム・バスにおける種々の対話の動作に
ついてこれ迄説明したが、次に１／０コントローフ・ロ
ジツ外こついて詳細に説明する。第３８図は、本発明の
諸原理に基いて構成された１／０コントローラのロジッ
ク・ブロック図である。

第３８図によれば、１／０コントローラの主要セクショ
ンには、タイミング・ロジック４００と、ＤＭＡ／ＤＭ
Ｃ要求ロジック４０２と、割込み要求ロジック４０４と
、要求リセット・ロジック４０６と、デバイス・ロジッ
ク４０７が含まれることが判る。タイミング・ロジック
４００は、１／０コントローラ全体に使用される基本的
な１／０同期信号（信号ＰＴＭＥ３十２０およびＤＭＹ
ＴＭ３十）を提供する。

更に、タイミング・ロジック４００は、前の１／０コン
トローラ（又は、もし１／０コントローラがシステム・
バスＡとＢのいずれかにおける最初の１／０コントロー
ラであれば、ＣＰＵ）からバス・サイクル・アウト信号
を得て、信号を次の１／０コントローラに送る前に５０
０ナノ秒闇遅延させる。

更に、タイミング・ロジック４００は、コントローラを
初期化してＩＯＣの品質論理テスト（ＱＬＴ）ファーム
ウェアを開始するために使用されるＩＯＣ初期化信号Ｐ
ＣＬＥＡＲ＋２０の生成に使用される。

ＤＭＡ／ＤＭＣ要求ロジック４０２は、もしＩＯＣがＤ
ＭＡ又はＤＭＣデータ転送サイクルを要求しかつＤＭＡ
又はＤＭＣ要求回線が既にそのシステム・バス上の別の
ＤＭＡ又はＤＭＣＩ／０コントローラによりセットさ
れていない場合、ＩＯＣの時間スロットの間システム・
バスのＤＭＡ又はＤＭＣ要求回線ＰＤＭＡＲＸ−又はＰ
ＤＭＣＲＸ−をを２進数零にセットするために使用され
る。

特定の１／０コントローラはＤＭＡ又はＤＭＣＩＯＣ
のいずれかである。ＤＭＡＩＯＣに対してはＤＭＡ要
求回線ＰＤＭＡＲＸ−を、又ＤＭＣＩＯＣに対してはＤ
ＭＣ要求回線ＰＤＭＣＲＸ−を使用する。割込み要求ロ
ジック４０４は、もしＩＯＣがＣＰＵのソフトウェアの
実行に割込みを行うことを欲しかっこの特定のシステム
・バスにおける別のＩＯＣが既に割込み要求回線をセッ
トしていない場合、このＩＯＣの時間スロットの間バス
割込み要求回線ＰＩＮＴＲＸ−を２進数零にセットする
ため使用される。

１／０コントローラに接続された周辺デバイスの１つに
おける状態変化が感知される時、あるいは特定の１／０
指令が例えば謙出し又は書込み指令は続く範囲の満了時
に完了する時は常に、ＩＯＣは割込みシーケンスを開始
する。

要求リセット・ロジック４０６は、システム・バスの回
線ＲＤＤＴ２９＋乃至ＫＤＤＴ３１十において符号化さ
れたＣＰＵ応答に応答して１／０コントローラのＤＭＡ
要求フロツプ又はＤＭＣ要求フロップ又は割込み要求フ
ロップをリセツトするために使用される。

以下に説明するように、あるＩＯＣはＤＭＡ要求又はＤ
ＭＣ要求のいずれかと割込み要求の相方を同時に未完艮
０ち継続中の状態で有し得る。このことは、多数の周辺
デバイスを取付けられたＩＯＣについては特に真であり
、その結果１つの周辺デバイスが読出し又は書込み操作
を完了してそれにより１つの割込みを要求することが可
能であり、そして第２のデバイスが読出し又は書込み操
作の実行中にあってこの周辺デバイスに関して読出し又
は書込みされるデータの次のワード又はバイトを要求す
ることが可能である。ｌａ１／０コントローラ・デバイ
ス・ロジック更に第３８図に関してデバイス・ロジック
４０７の動作について論述する。

デバイス・ロジック４０７は、指令ロジック４０９と、
タスクおよび構成ロジック４２９と、割込みロジック４
１７と、状態およびデバイスＩＤロジック４３７と、デ
ータ転送ロジック４２１と「アドレスおよび範囲ロジッ
ク４４５からなる。アドレスおよび範囲ロジック４４５
はＤＭＡＩ／○コントローラにおいてのみ存在すること
が判る。ｌａイ指令ロジック指令ロジック４０９は、ＩＯＣにアドレス指定された１
／０制御指令および機能コードを復号する。

信号ロジック４０９は、ＩＯＣが１／０指令を受入れる
ことができそして回線ＰＲＯＣＥＤ−を２進数零にセッ
トするか、１／０が使用中であり回線ＰＢＵＳＹ−を２
進数零にセットするか、あるいはＩＯＣが一時的に使用
中であり両回線ＰＲＯＣＥＤ−とＰＢＵＳＹ−を２進数
零にセットしそれによって、ＣＰＵに待機して１／０指
令を再試行するように通知するかどうか、を決定する。
指令ロジック４０９は、１／０コントローラにより行わ
れる動作のタイプを決定し、指令サイクルを生成し、そ
してもしこの１／０指令が受入れられればシステム・バ
スのアドレスノデータ回線と１／０コントローラあるい
は周辺デバイスとの間の経路を付勢する。この指令ロジ
ックは又システム・バスとＩＯＣとの間に対話リンクを
維持する。機熊コ−ド・デコーダ４１５は、１／０指令
制御ワード（第２４図参照）の機能コードを復号する。
システムが１／０コントローラのチャネル番号を含むよ
うに組込まれる時、チャネル番号スイッチ４１１がセッ
トされる。チャネル番号コンパレータ４１３は、チャネ
ル番号スイッチ４１１にセットされたチャネル番号をシ
ステム・アドレスノデータ回線ＢＵＳＸＯＯ＋乃至ＢＵ
ＳＸ０８十上に現われるチャネル番号と比較し、もしこ
れ等チャネル番号が等しければ信号ＤＭＹＣＭＤ＋を２
進数１にセットする。信号ＤＭＹＣＭＤ十は要求リセッ
ト・ロジック４０６への入力である。更に、チャネル番
号スイッチに含まれるチネル番号は、ＤＭＣデータ転送
要求中又は１／０割込み要求シーケンス（第１７図参照
）の間、システム・バスのアドレス／データ回線を介し
てＣＰＵに対して転送され得る。チャネル番号スイッチ
４１１におけるＩＯＣのチャネル番号と一致したチャネ
ル番号を有する１／０指令のみがＩＯＣによって受入れ
られる。

以下において明らかになるように、１／０指令の復号の
あるものは要求リセツト・ロジック４０６内のデコーダ
によって行われる。指令サイクルは、任意のタイプの入
力指令又は出力指令の実行中にＩＯＣが実施するシーケ
ンスである（第２０図参照）。入力指令においては、Ｉ
ＯＣは、記憶された制御情報、状態又はデバイス情報を
議出し、次にこれ等をシステム・バスに送出する。出力
指令においては、ＩＯＣが制御情報をシステム・バスか
らデバイス・ロジック記憶に送出する。ｌａロタスク
および構成ロジック指令サイクルの間、タスク・ワード、構成ワードＡ又は
構成ワードＢの読出し又は書込みを指定する機能コード
を指令ロジック４０９が復号した後タスクおよび構成ロ
ジック４２９が付勢される。

タスク・ワード‘こおける個々のビットの意味はデバイ
ス固有である。このタスク・ワードは、構成ワード指令
を介して出力される比較的静的な情報と比し、瀕繁に出
力されねばならないような機能に対し意図したものであ
る。構成ワードＡおよびＢにおける個々のビットの意味
はデバイス固有のものである。構成ワードはあまり瀕繁
に出力されないような機能に対し意図されたものである
。構成ワードＢは、構成ワードＡに符号化され得る以上
の情報が要求される時に使用される。１／０コントロー
ラは常にタスク・ワードＡレジスタ４３１を含むが、構
成ワードＡレジスタ４３３と構成ワードＢレジスタ４３
５の存在は特定の周辺デバイスに対し要求される情報量
に依存する。

ある周辺デバイスは構成ワードを全く必要としないが、
他の周辺デバイスは構成ワードＡのみを、又他の周辺デ
バイスは構成ワードＡとＢを必要とする。ｌａハ割込
みロジック指令サイクルの間、復号された機能コードが割込み制御
ワード・レジスタ４１９に含まれる割込みレベルの読出
し又は書込みを指定した後に割込みロジック４１７が付
勢される。

この割込みロジックは又、下記の条件のいずれかが存在
する時に割込み要求を生成するため使用される。即ち、
割込みレベルが零に等しくなくかつ前の周辺デバイスの
動作が完了した時、又は停止１／０指令が完了した時で
ある。これは等条件の一方が存在する時に割込みサイク
ルが開始され、ＩＯＣは割込み要求ロジック４０４に対
する入力である信号Ｄ山ＮＯＫ十を２進数１にセットす
ることにより割込み要求をＣＰＵに対して送出する。

信号Ｄ山ＮＯＫ十の２進数へのセットの結果、システム
・バス上の信号ＰＩＮＴＲＸ−が２進数零にセットされ
ることになる。ＣＰＵが割込み要求に肯定応答する時、
ＩＯＣはＣＰ川こ送るため割込みレベルとチャネル番号
をシステム・バスのアドレス／データ回線にロードする
。次に、ＣＰＵはその割込みレベルを検査する。もし割
込みレベルをＣＰＵが回線ＰＲＯＣＥＤ−を２進教養に
セットして肯定応答するならば、割込み操作が完了する
。もし割込みレベルＣＰＵが回線ＰＢＵＳＹ−を２進数
零にセットして肯定応答しないならば、１／０コントロ
ーラは割込みロジック４１７にこの割込み要求をスタツ
クしそしてＣＰＵが再開割込み（ＲＥＳＵＭ）１／０指
令を送出するのを待機する。ＣＰＵが再開割込み１／０
指令を送出する時、ＩＯＣが割込み要求を再び開始する
。ｌａニ状態およびデバイス識別ロジック状態および
デバイス識別（ＩＤ）ロジック４３７はＩＯＣにより付
勢されて状態ワードおよびデバイスＩＤコードを記憶す
る。

状態ワード１，４３９および状態ワード２，４４１は周
辺デバイスおよび主メモリー条件を保有する。状態ワー
日こおける個々のビットの意味はＩＯＣ固有である。状
態ワード２は、状態ワード１に符号化され得る以上の状
態情報を有する如き１／０コントローラにのみ存在する
。デバイスＩＤコードはデバイスＩＤワード４４３に保
有されてＩＯＣに接続される周辺デバイスのタイプを表
示する。指令ロジックが入力状態ワード１又は２指令を
復号する時、状態ワード１又は２がシステム・バスのア
ドレス／データ回線を介してＣＰＵに転送される。入力
デバイスｍ指令が指令ロジックにより復号される時、デ
バイスｍコードはシステム・バスのアドレス／データ回
線ＢＵＳＸＯＯ＋乃至ＢＵＳＸ１５十を介してＣＰＵに
転送される。主メモリー・ェフー（パリティ又は不在ア
ドレス）信号ＭＥＭＰＥＲ−（システム・バスＢ上）お
よびＰＭＭＰＡＲ−（システム・ノミＡ上）が状態およ
びデバイスｍロジック４３７により入力され、後でＣＰ
Ｕに対して通知するため状態ワード１，４３９内の適当
なビットをセットするのに使用される。ｌａホデータ
転送ロジックデータ転送が開始された後、指令ロジック
４０９は周辺デバイスとの間でデータを転送するためデ
ータ転送ロジック４２１を付勢する。

ＩＯＣはＣＰＵにデータ転送要求を行うが、これは信号
ＤＥＲＳＷＴ−およびＤＭＣＩＮＣ−を用いてＤＭＡ／
ＤＭＣ要求ロジック４０２に信号ＰＤＭＡＲＸ−（ＤＭ
ＡＩＯＣに対する）又は信号ＰＤＭＣＲＸ−（ＤＭＣＩ
ＯＣに対する）を２進数零にセットさせることにより行
う。もしＩＯＣがＤＭＣＩＯＣであれば、ＤＭＣ要求が
１／０コントローラからＣＰＵに送られる（第２１Ａ図
乃至第２１Ｄ図）。

ＣＰＵはこの要求に肯定応答し、そしてＩＯＣのチャネ
ル番号はＣＰＵに対して与えるためシステム・バスのア
ドレス／データ回線に対しロードされる。チャネル番号
の送出後ＤＭＣデータ転送サイクルが開始され、データ
の１バイトがＣＰＵによりＩＯＣに対するシステム・バ
ス（出力のため）に転送され、あるいはＩＯＣによりＣ
ＰＵに対するシステム・バス（入力のため）に転送され
る。もし出力であれば、システム・バスのアドレス／デ
ータ回線からデータの１バイトが取出されてこれが周辺
デバイスに送出される前にデータ・アウト・レジスタ４
２３に記憶される。もし入力であれば、周辺デバイスか
らデータの１バイトが取出されてシステム・バスのアド
レスノデータ回線を介してＣＰＵに送出される前にデー
タ・イン・レジスタ４２５に保持される。いずれの場合
も、ＤＭＣＩ／０コントローラに対しては、データ・
バイト位置合せロジック４２７は存在しない。ＤＭＣＩ
ＯＣに対しては、データがＤＭＣＩＯＣから主メモリー
へ又は主メモリーからＤＭＣＩＯＣへ転送される時デー
タ・バイト位置合せはＣＰＵによって行われるのである
。ｌａヘアドレスおよび範囲ロジックアドレスおよび範囲ロジック４４５はＤＭＡＩＯＣにの
み見出される。

ＤＭＣＩＯＣにおいては、このアドレスおよび範囲ロジ
ック４４５により実施される機能はプログラム・チャネ
ル表を用いてＣＰＵによって行われる。アドレス・レジ
スタ・カウン夕４４７は、１０ＬＤソフトウェア命令の
出力アドレス機能の間、ＣＰ川こより出力される１７ビ
ットを保有する。アドレス・レジスタ・カウンタ４４７
は、データの各ワード（又はバイト）が主メモリーとＤ
ＭＡＩＯＣとの間で転送される毎に増分される。範囲レ
ジスタ・カゥンタ４４９は転送されるデータの範囲（バ
イトの数）を保持するために使用される。範囲カゥンタ
は、最初１０ＬＤソフトウェア命令の出力範囲機能によ
ってセットされる。データの各ワード（又はバイト）が
ＤＭＡＩＯＣと主メモリーとの間で転送される時、範囲
レジスタ・カウンタ４４９が滅分される。アドレス・レ
ジスタ・カウンタ４４７の内容は、入力アドレス指令又
は入力モジュール１／０指令によりＣＰＵに転送される
ことができる。範囲レジスタ・カウンタ４４９の内容は
入力範囲１／０指令によりＣＰ川こ入力され得る。ＤＭ
ＡＩＯＣがＤＭＡ要求に応答してＣＡＰＵから肯定応答
を受取る時、コントローラはデータ転送のためＣＰＵに
リンクされ、ＤＭＡサイクルが開始する（第２２図参照
）。

ＣＰＵの肯定応答の受取りと同時に、アドレスおよび範
囲ロジック４４５は書込みバイト０および書込みバイト
１の回線ＰＷＲＴＢＯ＋とＰＷＲＴＢＩ＋を活動化する
。

これ等２回線は主メモリーに対し実施すべき議出し／書
込み操作のタイプを表示する。アドレスおよび範囲ロジ
ック４４５は主メモリー・アドレスをシステム・バスの
アドレス／データ回線ＢＵＳＸｏｏ十乃至ＢＵＳＸ１
５十にｏードし、そしてＣＰＵ「付努にＰＵ行きバス回
線ＰＥＮ斑Ｘ−」を活動化してこれを得る。もし不在の
主メモリーのアドレス・エラーが生じると、ＣＰＵはＰ
ＥＮＢＳＸ−の間主メモリー・エラー回線Ｍ旧ＭＰＥＲ
−およびＰＭＭＦＡＲ一を活動化してＤＭＡＩＯＣに通
知する。入力操作（主メモリーに対する誓込み）の実行
中、信号ＰＥＮＢＳＸ一は２進数零の状態を維持して、
データ・イン・レジスタ４２５からのデータ・ワードを
システム・バスを介して主メモリーへ転送する。出力操
作（主メモリーからの議出し）の実行中、信号ＰＥＮＢ
ＳＸ一が２進数１となる。システム・バスのＲＤＤＴ回
線におけるリンク終り指令の受取り時に、ＤＭＡＩＯＣ
はデータ・イン・レジスタ４２５の内容をシステム・バ
スのアドレス／データ回線にロードし（入力のため）、
あるいはシステムリゞスのアドレスノデータ回線をデー
タ・アウト・レジスタ４２３にアンロードする（出力の
ため）。もし主メモリーのパリティ・エラーが生じると
、ＣＰＵはリンク終り指令の間信号Ｍ旧ＭＭＥＲ−／Ｐ
ＭＭＰＡＲ−を活動化することによりＤＭＡＩＯＣに通
知する。ＤＭＡサイクルは終了され、データ転送シーケ
ンスは完了する。データ転送ロジック４２１におけるデ
ータ・バイト位置合せロジック４２７はＤＭＡＩＯＣの
ためにだけ存在することに留意されたい。

ＤＭＡ出力操作の間、データ・バイト位置合せロジック
４２７はアドレスおよび範囲ロジック４４５と関連して
動作し、適正なバイトを主メモリー（データ・アウト・
レジスタ４２３に含まれる）から受取るデータのワード
から適当なバイトを抜出し、そしてこのデータのバイト
又はワードを周辺デバイスへ転送する。１ワードのデー
外ま常に主メモリーから読出されることが判る。

ＤＭＡ入力操作の間は、周辺デバイスから受取ったデー
タのワード（又はバイト）を位置合せしてこれをデータ
・ィン・レジスタ４２５内の適正位置におくことがデー
タ・バイト位置合せロジック４２７の機能であり、その
結果主メモリーへの転送のためアドレス／データ回線上
に適正に位置合せされる。更に、データの一方は他方の
バイト又はその両方を主メモリーに書込むことができる
ことが判る。２つのバイトの内のどれが、又は両方が主
メモリーに書込まれるかは、ＤＭＡデータ転送の間アド
レスおよび範囲ロジック４４６によってセットされる信
号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ十によって制御さ
れる。

ｌｂ１／０コントローラ・タイミング・ロジック前述の
如く、システム・バス上の各ＩＯＣは、５００ナノ秒の
バス・サイクル・スロットが割当てられ、この間システ
ム・バス要求を行うことができる。

バス上の各ＩＯＣは、システム・バスからの信号ＰＴＩ
ＭＥ３一およびＢＣＹＣＩＮ一を使用することにより何
時が前記ＩＯＣのバス・サイクル・スロットであるかを
決定する。１次時間３（ＰＴＩＭ旧３−）信号はシステ
ム・バス上の各ＩＯＣに配分され、第１３図に示す如く
、バス・サイクルの１００ナノ秒間２進数零の状態に、
又システム・バス・サイクルの４００ナノ秒間２進数１
の状態になる。

第１３図は又、このバス・サイクル・ィン（ＢＣＹＣＩ
Ｎ−）信号は、１つの１次時間３パルスの後縁から次の
１次時間３パルスの後縁迄５００ナノ秒の期間２進数１
であることを示す。

特定のＩＯＣのシステム・バスのサイクル・イン信号Ｂ
ＣＹＣＩＮ−が前のＩＯＣ（即ち、システム・ィン・バ
ス上のＣＰＵに更に近い隣接ＩＯＣ）のシステム・バス
・サイクル・アウト信号ＢＣＹＣＯＴ−であることが判
る。次に第３９図を参照してタイミング・ロジック４０
０の動作について詳細に説明する。

マィ・タイム３フロップ４０８およびサイクル・ィン・
ウロップ４１０が最初にセットされる（即ち、２進数１
はそのＱ出力側に生じる）。マィ・タイム３フロップは
、現行ＩＯＣの１次時間３の期間中にのみリセットされ
る。サイクル・イン・フロツプ４１川ま現行ＩＯＣのサ
イクル・ィン時間中にのみリセットされる。ＩＯＣ‘こ
ついての用語「現行ふ「前の」、「次の」はシステム・
バス上の各ＩＯＣの相対的な物理的位置を言及すること
が判る。このように、第１図においては、もし現行のＩ
ＯＣが１／０コントローラ２０８であれば、前のＩＯＣ
は１／０コントローラ２０６、次のＩＯＣは１／０コン
トローラ２１０である。前の１０Ｃはシステム・バス上
の中央プロセサにより近い隣接ＩＯＣである。次のＩＯ
ＣはこのＣＰＵからより遠い隣接ＩＯＣである。次に第
３９図によれば、システム・バスの１次時間３信号ＰＴ
Ｉハ４Ｅ３−が２進数から２進教養の状態に遷移する度
に、ＡＮＤゲート４１２の出力（信号ＰＴＩＮ伍３十２
０）は２進数零から２進数１の状態に遷移してマィ・タ
イム３フロップ４０８をクロツクすることが判る。始め
に、バス・サイクル・イン時間信号ＢＣＹＣ川一が２進
数１であって前のＩＯＣのサイクル・イン時間でないこ
とを表わすならば、フロツプ４０８がセットされる。マ
イ・タイム３フロツプ４０８がセットされるかセット状
態を維持すれば、そのＱ出力（信号ＤＭＹＴＭ３一）は
２進数１となり、これをサイクル・イン・フロツプ４１
０にクロツクするのは１次時間３の終りに２進数零から
２進数１の状態に遷移する信号ＰＴＩＭＥ３−３０で
ある。

信号ＰＴＩＭＥ３−３０は、ＡＮＤゲート４１２の出力
を反転するィンバータ４１４の出力である。１次時間３
システム・バス信号ＰＴＩＭＥ３一に対するクロツキン
グ信号ＰＴＩＭ旧３十２０およびＰＴＩＭ旧３一３０の
関係は第４０図を参照すれば判る。

第４０図は、ＰＴＩＭＥ３−信号が２進数１である時、
ＰＴＩＭＥ３十２０が２進数零、ＰＴＩＭＥ３一３川ま
２進数１であることを示す。各論理素子と関連する第５
乃至１０ナノ秒の遅延については本文での論議の目的に
おいては無視するものとする。次に第３９図および第４
０図においては、時間Ａ即ち最初の１次時間３の期間の
始めにおいて、２進数零から２進数１への信号ＰＴＩＭ
Ｅ３十２０の遷移がそのデータ■入力側の信号ＢＣＹＣ
ＩＮ−をその出力側ＱおよびＱにゲートすることにより
フロツプ４０８をセットする。

もしフロツプ４０８がこの時間Ａの前にセットされてい
たならば、その状態は時間Ａでも変化しない。時間Ｂ則
ち最初の１次時間３の期間の終りにおいては、システム
・バス上の信号ＢＣＹＣＩＮ−は２進数１から２進数零
へ遷移して前のＩＯＣのシステム・バス・サイクル・ィ
ン時間の開始を表示する。時間Ｃ即ち２の１次時間３の
期間の始めにおいては、信号ＰＴＩＭＥ３十２０は再び
フロツプ４０８のＤ入力をその出力側にゲートし、この
時バス上の信号ＢＣＹＣＩＮ−が２進数零であるため、
フロッブ４０８がリセットされ、そのＱ出力即ち信号Ｄ
ＭＹＴＭ３−が２進数零となる。時間○即ち第２の１次
時間３の期間の終りでかつ現行ＩＯＣのシステム・バス
・サイクル・イン時間の始めにおいては、サイクル・イ
ン・フロツプ４１川こ対するクロツク信号ＰＴＩＤ位３
一３０は２進数零から２進数１に遷移してそのＤ入力を
そのＱ出力側にゲートする。時間Ｄにおいてはフロップ
４１０の入力（信号ＤＭＹＴＭ３一）は２進数零であり
、従ってフロップ４１０はリセットされて現行ＩＯＣの
システム・バス・サイクル・イン時間の始めを表示する
。サイクル・ィン・フロップ４１０のリセット動作は２
進数零になる信号ＢＣＹＣＯＴ−をそのＱ出力側に生じ
、これはマイ・タイム３フロップ４０８のセット（Ｓ）
入力側に入力される時、フロツプ４０８がセットされて
そのＱ出力側に２進数１の信号ＤＭＹＴＭ３−を生じる
。時間Ｅ瓢ち第３の１次時間３の期間の終りに、フロッ
プ４１０‘こ対するクロック信号ＰＴＩＭＥ３−３０が
再び２進数零から２進数１の状態に遷移し、これにより
そのＤ入力側の２進数１信号をそのＱ出力側にクロツク
することによってフロツプ４１０をセットし、信号ＢＣ
ＹＣＯＴ−を２進数１にさせる。信号ＢＣＹＣＯＴ−の
２進数零から２進数１の状態へのこの遷移により現行Ｉ
ＯＣのシステム・バス・サイクル・ィン期間が完了し、
次のＩＯＣがそのサイクル・ィン時間を開始するのを許
可する。再び第３９図によれば、サイクル・イン・フロ
ップ４１０がバスの２進数零の信号ＰＣＬＥＡＲ−
の発生により最初にセットされることが判る。

信号ＰＣＬＥＡＲ−はシステム初期化の間中央プロセサ
によってセットされてシステム・バス上の全ての周辺装
置をクリアする。信号ＰＣＬＥＡＲ−が２進数零である
時、ＡＮＤゲート４１６の出力は、ＡＮＤゲート４
１８の出力である信号ＰＣＥＡＲ＋２０と同様に２進数
１である。ィンバータ４２川まＡＮＤゲート４１８
の出力を反転する。ＡＮＤゲート４１８の出力が２進数
１の時、ィンバータ４２０はサイクル・イン・フロツプ
４１０のセット（Ｓ）入力側に２進数零を生じ、これに
よりそのＱ出力を２進数１に初期化する。信号ＰＣＬＥ
ＡＲ−がサイクル・イン・フロツプ４１０をセットする
能力は、マスター・クリア操作の間システムにより使用
されてマスター・クリア時に進行中の入出力操作を打切
る。再び第４０図によれば、マィ・タイム３フロップ４
０８のＱ出力（信号ＤＭＹＴＭ３一）が現行ＩＯＣの１
次時間３の期間（時間Ｃ乃至Ｄ）の間だけリセットされ
ること、およびサイクル・イン・フロップ４１０のＱ
出力（信号ＢＣＹＣＯＴ−）は５００ナノ秒の現行ＩＯ
Ｃのシステム・バス・サイクル・イン時間（時間Ｄ乃至
Ｅ）の間だけリセットされる。

ｌｃ１／０コントローラ要求ロジック次に第３９図に関して、ＤＭＣ要求ロジック４０２−１
の動作を詳細に論述する。

簡単化のため、第３８図のＤＭＡ／ＤＭＣ要求ロジック
４０２は第３９図ではＤＭＣ要求ロジック４０２−１と
して示してあり、第３９図の以下の論述においては１／
０コントロ−ラがＤＭＣＩＯＣであり従ってデータ転送
要求ロジックが信号ＰＤＭＣＲＸ−の使用によりＤＭＣ
要求を行うことを前提とする。もしＩＯＣがアドレスお
よび範囲ロジック（第３８図の４４５）を含むＤＭＡタ
イプであったならば、データ転送要求ロジックは信号Ｐ
ＤＭＡＲＸ−の使用によりＤＭＡ要求を行うことになる
。最初に、需要ＤＭＣフロップ４２４がリセットされ、
これによってＩＯＣがデータの１バイトをこのＩＯＣに
接続された周辺デバイスに対しあるいはこれから転送す
るためＤＭＣサイクルを現在必要としていないことを表
示する。

その後、デバイス・ロジック４０７（第３８図）がデー
タの１バイトが主メモリーから読出されるかあるいはこ
れに書込まれることを必要とすることを決定する時、フ
ロップ４２４のＤ入力側の信号ＤＭＣＩＮＣ−は２進数
１となる。更にその後、クロック信号ＤＥＲＳＷＴ−を
２進数零から２進数１の状態へ遷移することによりデバ
イス・ロジック４０７がフロツプ４２４のデータ入力信
号をその出力側にクロツクする時、これにより需要ＤＭ
Ｃフロツプ４２４をセットしてそのＱ出力（信号ＤＲＱ
ＡＯＫ）を２進数１にさせる。一たんこの需要ＤＭＣフ
ロツプ４２４がセットされると、もし同一のシステム・
バス上の別のＩＯＣが既にＤＭＣサイクルを要求中でな
ければ、ＩＯＣはその次のシステム・バス・サイクル・
ィン時間中ＤＭＣバス・サイクルを要求する。このよう
に、もし同じシステム・ハス上の別のＩＯＣがＤＭＣサ
イクルを要求中でなければ、このシステム・バス上のＤ
ＭＣ要求信号ＰＤＭＣＲＸ−（ＩＯＣの内部に対しては
信号ＤＤＭＣＲＸ−として表わされる）は２進数１とな
って、ＤＭＣサイクルがこのシステム・バス上のＩＯＣ
により要求中ではないことを表示する。ＮＡＮＤ４２６
に対する３つの入力の内の２つが２進数１であるとき、
即ちＤＭＣ要求フロップがセットされずかつ需要ＤＭＣ
フロツプがセットされる時、第３の入力側に２進数１の
信号ＤＭＹＴＭ３十が発生することにより、その出力則
ち信号ＤＭＹＤＭＣ−を２進数零にさせ、これによりＤ
ＭＣ要求フロップ４２８をセットする。第４０図に示す
如く、信号ＤＭＹＴＭ３一は、現行ＩＯＣシステム・バ
ス・サイクル・イン時間に対する１次時間３の始めであ
る時間Ｃにおいて２進数零となり（従って、信号ＤＭＹ
ＴＭ３一は２進数１となる）、システム・バスのＤＭＣ
要求回線の信号ＰＤＭＣＲＸ−を２進数零の状態にさせ
る。次に第３９図によれば、ＤＭＣ要求フロップ４２８
のセットの結果そのＱ出力則ち信号ＤＭＤＭＣＦ＋が２
進数１となり、このため更にＮＡＮＤゲート４３０の出
力を２進数零にさせることによりシステム・バスの回線
ＰＤＭＣＲＸ−上にＤＭＣサイクルを要求する。

一たんＤＭＣサイクル要求回線が２進数零にセットされ
ると、第３９図によれば、このシステム・バス上の他の
ＤＭＣＩＯＣは、ＤＭＣ要求回線が現行ＩＯＣ‘こより
リットされる迄はそれ自身のためにＤＭＣサイクルの要
求をできないことが判る。尚、これらシステム・バス上
の各ＤＭＣＩＯＣは第３９図に示したものと同様なＤ
ＭＣ要求ロジックを有することが判る。現行ＩＯＣのＤ
ＭＣ要求フロップ４２８は２つの事象のいずれかの発生
によってリセットされ得る。マスター。クリア操作の結
果システム・バスクリア信号ＰＣＬＥＡＲ−が２進数零
となり、その結果ＡＮＤゲート４１８の出力ＰＣＬＥＡ
Ｒ＋２０が２進数１となり、これがＮＯＲゲート４２２
への１入力である。信号ＰＣＬＥＡＲ＋２０が２進数１
となると、ＮＯＲゲート４２２の出力即ち信号ＤＭＣＣ
ＬＲ−が２進数零となり、これが更に需要ＤＭＣフロッ
プ４２４とＤＭＣ要求フロップ４２８をリセツトする。
クリア信号を介するフロツプ４２４と４２８のこのリセ
ット動作は、記憶されたが未だ処理されない需要ＤＭＣ
要求のクリア動作と、及びもしシステム・バスのＤＭＣ
要求回線が現在ＤＭＣ要求フロツプ４２８によりセット
されているならばこのＤＭＣ要求回線のリセット動作と
、を生じる結果となる。フロッブ４２４と４２８がリセ
ットされ得る第２の方法は、バス回線ＲＤＤＴ２９＋乃
至ＲＤＤＴ３１十上で符号化された回答ＤＭＣ指令に応
答するものであり、この指令の結果ＤＭＣリンク・フロ
ッブ４５４のセット動作を生じる。

ＤＭＣリンク・フロツブ４５４がセットされると、その
出力である信号ＤＤＭＣＣＹ＋は２進数１となり、これ
がＤＭＣ要求フロップ４２８のＤ入力側の２進数零をそ
の出力側にクロツクし、これによりＤＭＣ要求フロップ
４２８をリセットする。この結果ＮＯＲゲート４２２の
出力も又２進数零となり、これが更に需要ＤＭＣフロッ
プ４２４のリセットを生じる。このように、以下の説明
で明らかになるように、ＣＰＵが要求側ＩＯＣに対しシ
ステム・バス上の回答ＤＭＣ指令で応答する時、要求側
ＩＯＣのＤＭＣ要求フロツプ４２８はその需要ＤＭＣフ
ロップ４２４と同様にリセットされる。ＤＭＣ要求フロ
ップ４２８のリセットの結果、ＩＯＣが取付けられた特
定のシステム・バス上のＤＭＣ要求回線（信号ＰＤＭＣ
ＲＸ−）が２進数１となり、これにより別のＩＯＣ又は
このリセットするＩＯＣがそのＤＭＣ要求フロップをセ
ットすることによってその特定のシステム・バス上にＤ
ＭＣ要求を行うことを許可する。もしあるシステム・バ
ス上の２つ以上のＩＯＣが需要ＤＭＣフロップをセット
させるならば、このシステム・バス上のそのサイクル・
ィン時間を与えられる第１のＩＯＣは、そのＤＭＣ要求
フロップをセットすることによりＤＭＣ要求を行うこと
を許可されるＩＯＣである。例えば、第１３図において
、第３のＩＯＣがＤＭＣ転送要求を与えられておりかつ
第３のＩＯＣのＤＭＣ転送要求の処理中第４と第２のＩ
ＯＣがその各々の需要ＤＭＣフロップをセットしかつ第
３のＩＯＣのＤＭＣ要求フロップが第１のＩＯＣのシス
テム・バス・サイクル・ィン時間中ＩＪセットされる場
合、第２のＩＯＣがそれ自身のシステム・バス・サイク
ル・イン時間中そのＤＭＣ要求フロップをセットするこ
とを許可される。第４のＩＯＣはそのシステム・バス・
サイクル・ィン時間のより後の時間迄待機しなければな
らず、このよより後のシステム・バス・サイクル・ィン
時間において第４のＩＯＣはそのシステム・バス上のＤ
ＭＣ要求回線が既に同一のシステム・バス上の別のＩＯ
Ｃもこよってセットされていないことを見出した後にそ
れ自身のＤＭＣ要求フロツプをセットしてＤＭＣータ転
送サイクルを要求求できる。ｌｄｌ／○コントローラ
割込み要求ロジック再び第３９図に関して、割込み要求
ロジック４０４の作用について説明する。

割込み要求ロジック４０４はＤＭＣ要求ロジック４０２
−１の場合と類似した方法で動作する。即ち、需要割込
みフロップ４３４および割込み要求フロツプ４３８が最
初にリセットされて、その各Ｑ出力側に２進数零を生じ
る。１／０コントローラが割込みが必要であることを決
定する時、需要フロツプ４３４のクロック信号Ｄ山ＮＯ
Ｋ十は２進数零から２進数１の状態に遷移してそのデー
タ入力側の２進数１をそのＱ出力側にクロツクし、これ
によりこのフロップをセットし信号ＤＢＩＮＯＫ＋を２
進数１にさせる。

その後、特定のＩＯＣのサイクル・イン時間中、２進数
１になるクロツク信号ＤＭＹＴＭ３十の発生によりＮＡ
ＮＤゲート４３６を付勢し、もしその第３の入力即ち信
号ＤＩＮＴＲＸ−が２進数１ならばその出力を２進数零
にさせる。もし特定のシステム・バス上の割込み要求回
線の信号Ｐ瓜ＴＲＸ−が２進数１であってこれがこのシ
ステム・バス上での他のＩＯＣが既にその割込みフロツ
プをセットしたものがないことを表示する場合、信号Ｄ
ＩＮＴＲＸ−は２進数１となる。

もしＮＡＮＤゲート４３６に対する３入力が全て２進数
１であれば、その出力である信号ＤＭＹＩＮＴ−は２進
数零となり、これにより割込み要求フロップ４３８をセ
ットし、そのＱ出力である信号ＤＭＩＮＴＦ＋を２進数
１にさせる。割込み要求フロップ４３８のセットにより
ＮＡＮＤゲート４４０の出力である信号ＤＩＮＴＲＸ−
が２進数零にさせられる。この信号ＤＩＮＴＲＸ一はシ
ステム・バス上の割込み要求信号ＰＩＮＴＲＸ−と同じ
ものである。割込み要求フロップ４３８のセットにより
、同じシステム・バス上の別のＩＯＣは、現在要求中の
ＩＯＣの割込み要求フロップがリセットされる迄割込み
要求を行うことを阻止される。以下で明らかになるよう
に、ＣＰＵがシステム・バスの回線ＲＤＤＴ２９＋乃至
ＲＤＤＴ３１十における回答割込み指令（ＡＳＩＮ
Ｔ）で応答する、割込みリンク・フロツプ４５０がセッ
トされてそのＱ出力である信号ＤＩＮＴＣＹ十を２進数
１にさせる。２進数１になる信号ＤＩＮＴＣＹ＋は割込
み要求フロツプ４３８をリセットするが、これはそのデ
ータ出力側の２進数零をその出力側にクロツクすること
により行い、その結果システム・バスの割込み要求回線
（信号ＰＩＮＴＲＸ−）をリセツトする。

ＣＰＵからの回答割込み指令に応答して２進数１になる
信号ＤＩＮＴＣＹ十も又ＮＯＲゲート４３２の出力（信
号ＤＩＮＳＴＳ−）を２進数零にさせることにより需要
割込みフロツプ４３４をリセットする。

代わりとして、ＤＭＣ要求ロジック４０２−１に関して
論述した如く、ＣＰＵからのマスター・クリアの発生は
信号ＰＣＬＥＡＲ十２０を２進数１にさせ、これにより
ＮＯＲゲート４３２の出力を２進数零にさせ、これが更
に需要フロッブ４３４と割込み要求フロップ４３８をリ
セットすることにより現在進行中のどの割込み要求も打
切る。このシステム・バスの割込み要求回路ＰＩＮＴＲ
Ｘのセット動作およびリセット動作も、システム・バス
の１／０割込みシーケンスを示す第２３図に示されてい
る。

ｌｅｌ／○コントローラ要求リセット・ロジック再び
第３９図に関して、ＩＯＣ要求リセット・ロジック４０
６の動作について詳細に論述する。

指令デコーダ４４２は、ファームウェア制御下でＣＰＵ
により生成されてそしてシステム・バスＲＤＤＴ２９十
乃至ＲＤＤＴ３１十上に２進符号化されるシステム・バ
ス指令を復号するのに使用される。指令デコーダ４４２
は、前記のＴｅｘａｓ１ｎｓｔｒｕｍｅｎ＄社により製
造され前記の「設計技術者のためのＴＴＬデータ・ブッ
ク」第２版なる文献に記載されたタイプ番号ＳＮ７４Ｓ
１３８の３−８回線デコーダである。一緒にＡＮＤされ
て指令デコーダを付勢する３つの付勢（ＥＮ）入力の内
、唯１つが可変でありそしてこの１つはシステム・ハス
の回線ＰＩＯＣＴＸ−に接続され、それによってこの回
線上に２進数零が生じる時デコーダ４４２が付勢されて
３つの２進入力１１，１２，１４を復号しそして８つの
出力ＱＯ〜Ｑ７の１つに２逆数零を生じる。この３つの
指令回線の２進符号化については８つのシステム・バス
指令を説明する第１８図に示される。例えば、もし２進
数０１１がシステム・バスの回線ＲＤＤＴ２９＋乃至Ｒ
ＤＤＴ３１十に符号化されるならば、２進数零が指令デ
コーダ４４２のＱ３出力側に生じて信号ＤＡＳＤＭＣ−
を２進数零にする。このように、指令ストローブ信号Ｐ
ＩＯＣＴＸ−が２進数零になる時、指令デコーダ４４２
の８つの出力の内の１つが２進数零となり、他の７つの
出力は２進数１の状態を総持する。指令ストローブ信号
ＰＩＯＣＴＸ−が２進数零になる前、即ち付勢信号が２
進数１である時、指令デコーダ４４２の全ての出力は２
進数１である。指令ストローブ信号ＰＩＯＣＴＸ−の生
成は、前述しかつ第３５Ｃ図および第３７Ｄ図に示した
ようにＣＰＵファームウェア・ワード・ビット３２乃至
３４によって制御される。第３７０図によれば、ＣＰＵ
フアームウエア・ワードのビット２７および２８はシス
テム・バス・ストローブ指令回線のどちらが又は相方が
付勢されるかどうかを制御することが判る。即ち、ＣＰ
Ｕファームウエアのマイクロプログラムはその制御下で
、どのシステム・バスが指令ストローブを受取るかを示
すビット２７と２８の使用により、かつ選択されたシス
テム・バスヘストローブされるビット２９乃至３１（第
３７Ｅ図参照）の指令の使用により、システム・バスＡ
又はシステム・バスＢのいずれか、又は両方のシステム
・バスＡ，Ｂを有する。従って、もしシステム・バスＡ
においてＤＭＣ要求が行われつ）ありかつシステム・バ
スＢにおいて別のＤＭＣ要求が行われつ）ある場合、Ｃ
ＰＵファームウェアはシステム・バス回線ＲＤＤＴ２９
＋乃至ＲＤＤＴ３１十上に回答ＤＭＣ指令で応答するよ
うマイクロプログラムされ得る。一方又は他方のシステ
ム・バス又はその両方に対するシステム・バス指令スト
ローブを制御する能力は、回線ＲＤＤＴ２９＋乃至ＲＤ
ＤＴ３１十上のこのシステム・バス指令が同時に両方の
システム・バスに同報通信されるという点で重要であり
、２つの可能な要求ＩＯＣの内の一方のみが回答される
ように２つのバスの内の一方のみにこのバス指令ストロ
ーブ信号ＰＩＯＣＴＸ−がゲートされる。第２１図に
示す如く、指令ストローブ信号ＰＩＯＣＴＸ−は１次時
間０の終りで２進数１から２進数零の状態に遷移し、こ
れにより指令デコーダ４４２の８つの出力の内の１つを
付勢する。次に第３９図によれば、ＡＮＤゲート４５２
の入力の１つは指令デコーダ４４２からの信号ＤＡＳ−
ＤＭＣ−であることが判る。

ＡＮＤゲート４５２に対する他の入力はＯＭＣ要求フロ
ッブ４２８からのＱ出力である信号ＤＭＤＭＣＦ−であ
る。このように、もし回答ＤＭＣ指令がシステム・バス
回線ＲＤＤＴ２９十乃至ＲＤＤＴ３１十上で符号化され
かつ指令ストローブ回線ＰＩＯＣＴＸ−が同じシステム
・バスにおいて２進数零であるならば、信号ＤＡＳＤＭ
Ｃ−は２進数零で部分的にＡＮＤゲート４５２を付勢す
ることが判る。もしＩＯＣのＤＭＣ要求フロップ４２８
がセットされれば、ＡＮＤゲート４５２に対する下側の
入力が付勢され（２進数零）、こうしてＡＮＤゲート４
５２を完全に付勢してその出力側に２進数１（信号ＤＤ
ＭＣＣＳ＋）を生じる。Ｄタイプのフロツブ４５４のデ
ータ■入力側に２進数１が現われると、２進数零から２
進数１の状態に遷移するクロック信号ＤＭＹＬＫＣ＋の
発生によりＤＭＣリンク・フロツプ４５４をセットし、
信号ＤＤＭＣＣＹ＋は２進数１となる。前述のことから
判るように、信号ＤＤＭＣＣＹ＋の２進数零から２進数
１の状態への遷移は、ＤＭＣ要求フロップ４２８のクロ
ック動作とそのリセット動作を生じ、このリセット動作
はシステム・バス上のＤＭＣ要求回線ＰＤＭＣＲＸ−を
２進数１にする。これも又前に述べたが、信号ＤＤＭＣ
ＣＹ＋が２進数１になる時は需要ＤＭＣフロツプ４２４
も又リセットされる。

次に、指令リンク・フロツプ４４６、割込みリンク・フ
ロツプ４５０、ＤＭＣリンク・フロツプ４５４、お
よびＩＯＣリンク・フロツプ４６８をクロックするクロ
ック信号ＤＭＹＬＫＣ＋の生成について説明する。

前述の如く、ＡＮＤゲート４５２の出力が２進１となる
のは、ＡＮＤゲート４５２に対する両入力が２進数零と
なって、これが、ＩＯＣがシステム・バス回線ＲＤＤＴ
２９＋乃至ＲＤＤＴ３１十からの回答ＤＭＣ指令を受取
り中であること、および特定の１／０コントローラのＤ
ＭＣ要求フロップ４２８がセットされていることを表示
する場合である。もしこれ等条件が満たされれば、ＯＲ
ゲート４５８に対する入力の１つは２進数１となり、こ
れによりその出力（信号ＤＭＹＬＫＳ＋）を２進数１に
する。リセット要求フロップ４６０のデータ入力側の２
進数１は、クロツク信号ＰＴＩＭＥ３十２０が２進数零
から２進数１の状態に遷移する時１次時間３時において
出力側にクロックされる。リセツト要求フロップ４６０
のセットの結果として、出力（信号ＤＭＹＬＫＣ＋）が
２進数零から２進数１の状態に遷移し、そしてフロッブ
４４６，４５０，４５４および４８４のクロツク動作を
生じる。

いかなる時点においても、３つのフロップ４４６，４５
０，４５４の内の１つのみがセットされる。これ等３つ
のフロツプの１つのセットは、システム・バス回線上に
符号化された指令に依存し、かつ関連する要求フロツプ
（即ち、ＣＰＵ指令フロツプ４７０、割込み要求フロッ
プ４３８、又はＤＭＣ要求フロツフ０４２８）のどれが
セットされているかに依存する。以上の説明から、ＡＮ
Ｄゲート４５２が２重の目的を備えることが判る。

第１目的は、システム・バスに符号化された１／０指令
が回答ＤＭＣ指令である場合、かつそのＩＯＣのＤＭＣ
要求フロップがセットされている場合、ＤＭＣリンク・
フロップ４５４のデータ入力側に２進数１を与えること
である。もしこのＩＯＣのＤＭＣ要求フロツプがセット
されていなければ、ＤＭＣリンク・フロップ４５４のセ
ット動作はアンセツト（既にリセットされた）ＤＭＣ要
求フロップ４２８をリセットするためには要求されない
。ＡＮＤゲート４６２の第２目的はＯＲゲート４５８に
よりＯＲされる３つの信号の内の１つを発生することで
あり、このＯＲゲート４５８の出力がリセツト要求フロ
ツプ４６０のセット動作に使用される。更に、フロツプ
４６０の出力はフロツプ４４６，４５０，４５４をクロ
ツクするために使用される。このように、１／０コント
口−ラのＤＭＣ要求フロツプ４２８がセットされかつ回
答ＤＭＣ指令が受取られる場合か、あるいは１／０コン
トローラの割込み要求フロップ４３８がセットされかつ
回答割込み指令が受取られる場合か、あるいはＣＰＵ指
令フロップ４７０がセットされかつ回答指令がシステム
・バスの指令回線ＲＯＤＴ２９＋乃至ＲＤＯＴ３１十上
で受取られる場合、にのみこのクロック信号ＤＭＹＬＫ
Ｃ＋が生成されるのである。これ等の後者の２条件はＡ
ＮＤゲート４４４およびＡＮＤゲート４４８によって確
立され、その出力はそれぞれ指令リンク・フロツプ４４
６および割込みリンクフロップ４５０のデータ入力側に
接続されている。従って、指令リンク・フロツプ４４６
は、ＣＰＵ指令フロップ４７０がセットされかつ回答指
令がシステム・バスから受取られる場合、セットされる
ことになる。これに対応して、割込み要求フロップ４３
８がセットされかつ回答割込み指令がシステム・バス上
で受取られる場合、割込みリンク・フロツブ４５０がセ
ットされる。割込みリンク・フロツプ４５０のセット動
作は２進数１となる信号ＤＩＮＴＣＹ＋を生じ、これが
更に前述の如く割込み要求フロップ４３８と需要割込み
フロツプ４３４のリセットを生じる結果となる。ＣＰＵ
指令フロップ４７０がセットされた結果、信号ＤＭＣＭ
ＤＦ−が２進数零となり、この信号は更に、１／０コン
トローラによりＣＰＵに対して送られる進行中又は使用
中の信号を生じる際１０Ｃにより使用されて、ＩＯＣが
ＣＰＵからの指令対話で進行する条件にあるかどうかを
表示する。ＣＰＵ指令フロップ４７０は、システム・バ
スの回線ＢＵＳＸＯＯ＋乃至ＢＵＳＸＯ９十上の目的の
ＩＯＣのチャネル番号と共にシステム・バス回線ＲＤＤ
Ｔ２９＋乃至ＲＯＤＴ３１十上のＣＰＵ指令の受取りに
応答して、ＩＯＣによりセットされる。

第２０図に示すＩＯＣシーケンスに対するＣＰＵ指令は
、ＣＰＵ指令がＲＤＤＴシステム・バス回線上に符号化
される間、ＩＯＣがバス・データ回線ＢＵＳＸＯＯ乃至
ＢＵＳＸＯ９十上のチャネル番号を特定のＩＯＣのチャ
ネル番号を表示するようプリセットされたＩＯＣにおけ
る手動セット可能スイッチのチャネル番号と比較する。
もしこのシステム・バス上のチャネル番号がＩＯＣのそ
れと等しければ、ＣＰＵ指令フロップ４７０はクロック
入力側で２進教養から２進数１に遷移する信号ＤＮｎ’
ＣＭＤ−によってセットされ、データ入力側に２進数１
をクロツクする。フロップ４７０のセット動作はＱ出力
信号ＤＭＣＭＤＦ−を２進数零にさせてＡＮＤゲート４
４４を部分的に付勢し、このゲートはＲＤＤＴシステム
・バス回線上に符号化された回答指令の発生時に完全に
符勢される。ＣＰＵ指令フロップ４７０は信号ＤＣＭＤ
Ｒ３一によりリセットされるが、これはシステム。バス
上のマスター・クリア（ＮＯＲゲート４７２を介する信
号ＰＣＬＥＡＲ十２０）が発生する時に、又は指令リン
ク・フロップ４４６がセットされている場合に１次時間
３時においてＲＤＤＴシステム・バス回線上でリンクの
終り指令（ＥＯＦＬＫ）が発生する（即ち、ＣＰＵ才旨
令システム・バス・シーケンスを終了するりンク終り信
号の発生の間、ＡＮＤゲート４７４の出力が２進数１と
なる）時に生ずる。

信号ＰＴＩＭＥ３十４０は１次時間３信号ＰｒＩＭＥ３
一３０を反転するィンバータ４７６により生じ、又信号
ＤＥＯＦＬＫ＋はリンク終り信号ＤＥＯＦＬＫ−を反転
するィンバータ４７８により生じることに注意。

更に第３９図についての説明によれば、ＩＯＣリンク・
フロップ４６８がリセツト要求フロツブ４６０の出力に
よりクロツクされ、この出力は又フロツプ４４６，４５
０，４５４をクロツクすることが判る。ＩＯＣリンク・
フロツプ４６８のデータ入力側に２進数１があれば、Ｉ
ＯＣリンク・フロツプ４６８はリンク・フロツプ４４６
，４５０および４５４の１つがセットされる時常にセッ
トされる。ＩＯＣリンク・フロツプ４６８がセットされ
ると、そのＱ出力則ち２進数零である信号ＤＭＹＬＮＫ
−は部分的にＡＮＤゲート４５６を付勢する。

ＡＮＤゲート４５６の他の入力は信号ＤＥＯＦＬＫ一で
あって、これはリンク終り指令がシステム・バスのＲＤ
ＤＴ回線上に符号化される時２進数零となる。このよう
に、ＡＮＤゲート４５６の出力、即ち信号ＤＭＹＥＮＤ
＋は、システム・バス上にリンク終り指令が生じ、かつ
３つのりンク・フロツプ４４６，４５０，４５４の内の
１つがセットされてこれによりシステム・バス上のりン
ク指令がこのＩＯＣに指向されていることを保証する時
、常に２進数１となる。信号ＤＭＹＥＮＤ−が２進数１
であれば、ＯＲゲート４６２の出力即ち信号ＤＭＥＯＬ
Ｋ＋は２進数１となる。リンク終了レジスタ４６４のＤ
Ｉ入力側の２進数１は、リンク終り指令がシステム・バ
ス上にあるバス・サイクルの１次時間３の期間において
、そのＱＩ出力側にクロックされてそこに保持される。
次のシステム・バス・サイクルの１次時間３の間、リン
ク終了レジスタ４６４のＱＩ出力側およびＤ２入力側で
２進数１である信号ＤＥＬＫＤＩ十は、そのＱ２出力側
にクロックされてこ）で保持され、信号ＤＥＬＫＤ２十
は２進数１となる。ＤＥＬＫＤ２十が２進数１であれば
、ィンバータ４６６の出力である信号ＤＥＬＫＤ２一は
２進数零となり、これによりＩＯＣリンク・フロップ４
６８および他のりンク・フロツプ４４６，４５０，４５
４をリセットし、そしてＩＯＣがＣＰＵにリンクされた
現行リンク・シーケンスを終了する。リンク・フロツプ
４４６，４５０，４５４および４６８をリセツトするり
ンク終りシーケンスに加え、システム・バス上のマスタ
ー・クリアも又ＯＲゲート４６２に対してＰＣＬＥＡＲ
＋２０を与えることによりこれ等フロッブをクリアし、
これが更に２つの１次時間３の期間後これ等のフロップ
のリセット動作を生じることになる。リンク終了レジス
タ４６４の目的は、１システム・バス・サイクル時間だ
けリンク・フロツプのリセット動作を遅延させることで
ある。

ィンバータ４４６の後のその出力即ち信号ＤＥＬＫＤ２
一は、１つの１次時間３の始めから次の１次時間２の終
り迄の完全な１システム・バス・サイクル時間だけ２進
数零の状態に止まり、それによってリンク・フロツプ４
４６，４５０，４５４，４６８がそれ等のＩＪセット入
力側の信号ＤＥＬＫＤ２−が２進数１となる迄セットさ
れ得ないようにする。従って、リンク・フロップ４４６
，４５０，４５４および４６８は、リンク終り指令がシ
ステム・バスのＲＤＤＴ回線上に符号化されたシステム
・バス・サイクルに続いて２つのシステム・バス・サイ
クルが経過する迄はセットされ得ない。このことは実施
において制約とはならないが、その理由はシステム・バ
スＲＤＤＴ回線上のＣＰＵバス指令がＣＰＵファームウ
ェアにより生成されて、前の指令のリンク終りの処理と
、回答指令か回答割込みか回答ＤＭＡか又は回線ＤＭＣ
バス指令かによる未完のバス要求の回答と、の間でＣＰ
Ｕが１つ以上のファームウェア・ステップ（即ち、シス
テム・バス・サイクル）を実施しなければならないため
である。前述の如く、リンク・フロツプ・クロック信号
ＤＭＹＬＫＣ＋はリセット要求フロップ４６０をセット
することにより生成される。信号ＤＭＹＬＫＣ十が２進
数零から２進数１の状態に遷移することを要求するその
後のクロック信号を生じるために、フロツプ４６０がリ
セットされねばならない。フロッブ４６０のデータ入力
である信号ＤＭＹＬＫＳ＋が２数進零である溝ことを保
証することにより、後続するバス・サイクルの次の１次
時間３の間フロツプ４６０がリセツトされる。これは、
システム・バスのＲＤＤＴ回線上に符号化されるバス指
令が回答指令、回答割込み、又は回答ＤＭＣ指令でなく
、このためＯＲゲート４５８の出力が２進数零であるこ
とを保証する場合である。これは、ＣＰＵファームウエ
ア・マイクロプログラムがシステム・バス上に回答指令
を生成する２つの連続するマイクロ命令を符号化しない
ことを保証すること、によって達成される。これはバス
・シーケンス対話に照して実施上制約はならない。ｌｆ
ＤＭＣＩＯＣ要求およびリセツト・ロジックシステム
内に与えられる１／０コントローラはＤＭＡコント口−
ラ又はＤＭＣコント口‐ラのいずれかである。

要求ロジック、要求リセット・ロジックおよびＩＪンク
・ロジックに関する前の論述はＤＭＣＩ／○コントロ
ーラに塞くものであったが、このロジックは等しくＤＭ
ＡＩ／○コントローラの場合にも適用できるものであ
る。即ち、第３９図においては、需要フロツプ４２４、
要求フロップ４２８およびリンク・フロップ４５４は等
しくＤＭＡフロツプであり得るが、この場合指令デコー
ダ４４２からの回路ＤＭＡ信号ＤＡＳＤＭＡ−はＡＮＤ
ゲ−ト４５２を介してリンク・フロップ４５４をセット
するため使用されるこことになるつｏＪＩ／○コント
ローラ・システム・バス要求およびリンク・ロジックの
要約第３９図に示したロジックの動作についてこ）で簡
単にまとめてみよう。

タイミング・ロジック４０川ま、特定のＩＯＣ内で使用
されるタイミング信号の生成、およびサイクル・ィン・
タイミング信号ＢＣＹＣＩＮのバス上の前のＩＯＣから
の送出、およびこれを信号ＢＣＹＣＯＴとしてシステム
・バス上の次のＩＯＣに送る前に５００ナノ秒間遅延さ
せること、に主として関する。更に、このタイミング・
ロジック４００は、各システム・バス・サイクルの間２
進数１である１次時間３信号ＰＴＩＭ旧３十２０と、特
定のＩＯＣのシステム・バス・サイクル・ィン時間の１
次時間３期間だけ２進数１である信号ＤＭＹＴＭ３十を
生成する。ＤＭＡ要求ロジック（図示せず）、ＤＭＡ／
ＤＭＣ要求ロジック４０２（第３８図）および割込み要
求ロジック４０４は、それぞれＣＰＵにＤＭＡ、ＤＭＣ
又は割込み要求を要求するため使用される。ＩＯＣの要
求ブロック、例えばＤＭＣ要求フロツプ４２８のセット
動作はシステムにおける特定のＩＯＣのサイクル・イン
時間のみ許可され、これにより前記システム・バスＡ又
はＢ上で特定の１つのタイプの要求を２つ以上のＩＯＣ
が試みる可能性を除去するものである。システム・バス
ＡにおけるＤＭＡ、ＤＭＣおよび割込み要求回線がシス
テム・バスＢ上のものと別個のものであるため、システ
ム・バスＡ上の１つのＩＯＣは、例えば、システム・バ
スＢ上の１つのＩＯＣがＤＭＣ要求を行し、つ）ある同
じ瞬間にＤＭＣ要求を行うことができる。これは各ＩＯ
Ｃがそのサイクル・ィン時間を現在有しているためであ
る。更に、特定のあるシステム・バス上のあるＩＯＣは
、同時に割込み要求とＤＭＣ要要求（又はＤＭＡ要求）
を行うことができる。その理由は、所与の時刻に所与の
ＩＯＣ内の２つ以上の要求。ジックのセットを妨げるも
のが要求ロジック内には何もないためである。異なる要
求タイプ（即ち、ＤＭＡ、ＤＭＣ、又は割込み）間の優
先順位が、システム・バスＡとＢ間の同じタイプの競合
する要求と同様に、ＣＰＵ‘こよって分別されることも
判る。要求ロジックのこれ以後の説明により示されるこ
とは、特定のサイクル・ィン時間中に第１のＩＯＣがそ
のＤＭＣ要求フロップ４２８をリセットし、かつ同じシ
ステム・バス上の第２のＩＯＣがもしこれが第２のＩＯ
Ｃのサイクル・ィン時間でありかつその需要ＤＭＣフロ
ツプ４２４がセットされているならばそのＤＭＣ要求フ
ロップ４２８をセットできることである。このことは、
同じシステム・バス上の両方のＩＯＣがシステム・バス
のＲＤＤＴ回線上で回答ＤＭＣ指令を受取りっ）ある場
合でさえ生じ得る。第１のＩＯＣのみがＤＭＣリンク・
フロップ４５４からＤＭＣ要求フロップ・リセット信号
ＤＤＭＣＣＹ＋を生成するが、これは第１のＩＯＣのＤ
ＭＣ要求フロップ４２８のみがクロック信号ＰＴＩＭＥ
３十２０がリセット要求フロップ４６０をクロックする
時にセットされたためである。同じシステム・バス上の
第２のＩＯＣにおけるＰＴＩＭＥ３十２０の前緑におい
て、ＡＮＤゲート４５２の出力である信号ＤＤＭＣＣＳ
＋が２進数零となり、その結果ＯＲゲート４５８の出力
である信号ＤＭＹＬＫＳ＋が２進数零となり、その結果
リセット要求フロツプ４６０がクロック信号ＰＴＩＭＥ
３十２０によってはセットされない。第２のＩＯＣのリ
セット要求フロツプ４６川まセットされないため、その
Ｑ出力の信号ＤＭＹＬＫＣ＋は２進数零状態を維持し、
ＤＭＣリンク・フロップ４５４はクロツクされずＩＪセ
ット状態を維持する。

ＯＲゲート４５８の第２のＩＯＣの出力である信号ＤＭ
ＹＬＫＳ＋は２進数零となるが、これは任意の時にＣＰ
Ｕがシステム・バスの回線ＲＤＤＴ上に１つのタイプの
指令のみを与え得る故にそのＯＲゲートの他の２入力で
ある信号ＤＩＮＴＣＳ＋およびＤＣＭＤＣＳ十も又ＰＴ
ＩＭＥ３十２０の前縁において２進数零となるためであ
る。

従って、指令デコーダ４４２の唯１つの出力のみが２進
数零となり、従ってＡＮＤゲート４４４，４４８および
４５２の唯１つの出力（もしあれば）がＰＴＩＭ旧３十
２０１こおいて２進数１となり得る。即ち、リセツト要
求フロップ４６０がセットされ、そしてもし要求フロッ
プ４７０，４３８又は４２８がセットされかつ対応する
指令（それぞれＡＳＣＭＤ、ＡＳＩＮＴ、又はＡＳＤＭ
Ｓ）がＣＰＵからシステム・バスのＲＤＤＴ回線を介し
て受取られる場合、リンク・フロツプ（４４６，４５０
，４５４および４６８）クロック信号ＤＭＹＬＫＣ＋を
発生する。特定のＩＯＣに接続されたある周辺デバイス
が通常いかなる時点でも１つの割込み要求と関連してＤ
ＭＡ（又はＤＭＣ）要求を共に行わないが、多くの周辺
デバイスが１つのＩＯＣに後続されることは可能で、こ
の場合は特定のＩＯＣがある特定の時点で割込みおよび
データ転送の両方を要求できるが、この場合このＩＯＣ
はその要求フロップの１つ以上をセット状態にすること
になる。一たんあるＩＯＣがシステム・バス要求を行う
と、ＣＰＵフアームウエアはシステム・バスＲＤＤＴ回
線上の回答指令によって応答する。

要求リセットロジック４０６において示した如く、シス
テム・バス要求に対するＣＰＵの応答は２つの動作を生
じる。第１の動作は要求側のＩＯＣの要求フロップがリ
セットされ、対応するりンク・フロツプがセットされる
ことである。このようにＤＭＣの事例について続けると
、もしシステム・バスＡ上のＩＯＣがＤＭＣ要求を行う
ならば、ＣＰＵファームウェアは両方のシステム。バス
ＡおよびＢに対するシステム・バスのＲＤＤＴ回線上の
回答ＤＭＣ指令で回答するが、システム・バスＡ上で２
進数零にセットされるコントローラ回線のＰＩＯＣＴＸ
−（この場合はＰＩＯＣＴＡ−）で応答するだけである
。このように、回答ＤＭＣ指令がシステム・バスＡとＢ
の両方に同報通信されるが、システム・バスＡ上のＩＯ
Ｃのみがシステム・バスの回線ＰＩＯＣＴＡ一によって
その指令デコーダ４４２を付勢させ、その結果システム
・バスＡ上のＩＯＣのみが回答ＤＭＣ指令に応答するこ
とができるのである。システム・バスＡ上の唯１つのＩ
ＯＣがそのＤＭＣ要求フロップをセットさせることがで
きるため、システム・バスＡ上のこのＩＯＣのみがその
ＤＭＣリンク・フロツプ４５４をセットし、そのＤＭＣ
要求フロップ４２８をリセットする。システム・バスの
回線ＲＤＤＴ上の回答ＤＭＣ指令の同報通信およびシス
テム・バスＡの特定のＩＯＣのＤＭＣリンク・フロツプ
４５４のリセツト動作が任意の１次時間３の間に生じ得
、必らずしもＤＭＣ要求側ＩＯＣのサイクル・イン時間
中に生じる必要はないことに注意。一たん特定ＩＯＣの
リンク・フロップがセットされると、この特定のＩＯＣ
およびＣＰＵは互いにリンクされ、システム・バスのア
ドレス／データ回線ＢＵＳＸＯＯ＋乃至ＢＵＳＸ１５十
上のこれ以外の全ての対話が処理される特定の要求に専
用化される。このように、システム・バスＡおよびＢ上
では、唯１つのＩＯＣがそのリンク・フロップ４４６，
４５０又は４５４の内の１つをセットし、これがリンク
終り指令がＣＰＵにより送出されこの特定のＩＯＣによ
り受取られる迄セット状態を維持する。システムにおけ
る唯１つのＩＯＣがリンク・フロップをセットさせるた
め、リンク終り指令は両方のシステム・バス上にＣＰＵ
ファームウェアによって同報通信され得、唯１つのＩＯ
Ｃがそのリンク・フロップをリセツトすることによりリ
セツトすることになる。ＣＰＵはいかなる時点でもリン
ク終り指令を同報通信でき、現在ＣＰＵ‘こリンクされ
ている特定のＩＯＣのサイクル・ィン時間を待機する必
要はないことに再び留意されたい。このように、サイク
ル・ィン時間の目的は、特定のシステム・バス上のＩＯ
Ｃ間の競合問題の除去にあること、および一たん開始さ
れるとＩＯＣとＣＰＵ間の対話は関与するＩＯＣのサイ
クル・ィン時間とは無関係に生じ得ることが判る。前述
の如く、又第１６図乃至第１８図において示した如く、
ＤＭＣ要求、ＤＭＡ要求および割込み要求に対する通常
のシーケンスは、ＩＯＣがそのサイクル・イン時間中バ
ス要求を開始し、ＣＰＵが任意の時刻に回答で応答し、
その後任意の時にＣＰＵからのりンク終り指令が後続す
る。更に、前述の如く、又第１６図に示す如く、ＣＰＵ
は、任意の時にシステム・バスの回線ＲＤＤＴ上にＣＰ
Ｕ指令（ＣＰＣＭＤ）おきかつシステム・バスのアドレ
スノデータ回線上に特定のＩＯＣチャネル番号をおくこ
とにより、ＩＯＣ動作を開始することができる。ここで
、用語「任意の時」とは、関与するＩＯＣのサイクル・
ィン時間に無関係にＣＰＵにリンクされる別のＩＯＣに
より既にシステム・バスが使用状態にない期間（即ち、
ＩＯＣのリンク・フロップがセットされない期間）を意
味する。更に、通常のバス対話シーケンスは、ＩＯＣに
よるバス要求の後、ＣＰＵからの回答指令が続き、更に
ＣＰＵからのりンク終り指令が続くが、このシーケンス
はマスター・クリア（信号ＰＣＬＥＡＲ）によりいかな
る時でも打切ることができ、これが対応するフロップを
リセットし新らしいシーケンスが開始できるようにこの
シーケンスを打切る、ものであることに洋意すべである
。

ＫＣＰＵロジックの詳細これ迄ＩＯＣコントローフ・
ロジックの動作について記述したが、次にＣＰＵロジッ
クについて詳細に説明する。

第４２図は第９図の制御ストアのフロック図に関連して
前に説明した制御ストア・ロジックを示し、第４３図は
第８図のＣＰＵのブロック図と関連して説明したＣＰＵ
ロジックを示す。Ｋａ制御ストア・ロジックの詳細次に第４２図に関して制御ストア・ロジックの動作につ
いて詳細に論述する。

システムが初期設定されると、アドレス・レジスタ１，
２４６−１およびアドレス・レジスタ２，２４６−２が
リセットされ、これにより１０ビット・アドレス出力を
零にセットされる。１０ビットのＲＯＳアドレスＲＡＤ
ＲＯＯ＋乃至ＲＡＤＲＯ９十が零にセットされると、ロ
ケーション零がＲＯＳ１，２３８一８およびＲＯＳ２，
２３８−２から続出されて１次時間０の始めに局部レジ
スタ２４２にロードされる。

局部レジスタ２４２に含まれる４８ビットのマイクロ命
令ファームウエア・ワードは次にＣＰＵ体に送られる。
ＲＯＳから謙出されたこのファームウエア・ワードにお
ける２つのビットはアドレス・ゼネレータ１マルチプレ
クサ（ＭＵＸ）２４８−１に対する４つの入力の内の１
つの選択を制御し、その出力のあるものはアドレス・レ
ジスタ１，２４６一１に再び送り戻され、その他の出力
はアドレス・ゼネレータ、２４８一２に与えられる。ア
ドレス・ゼネレータ２，２４８一２の出力は更にアドレ
ス・レジスタ２，２４６一２に送られる。アドレス・レ
ジスタ１および２，２４６一１および２４６−２の出力
が前のマイクロ命令ファームウェア・ワードによって決
定される場合、次のマイクロ命令のアドレスがＲＯＳ１
，２３８ーーおよびＲＯＳ−２，２３８一２に与えられ
、そして次のマイクロ命令が読出され、次に１次時間ｏ
の始めにおいて局部レジスタ２４２にクロックされる。
このように、以下に述べる如きハードウェア割込みを生
じることなく、現行マイクロ命令がＲＯＳから読出され
るべき次のマイクロ命令を定するのである。ＫａィＲ
ＯＳアドレス生成ロジック次にアドレス・レジスタ１，２４６−１および２，２４
６−２に関して前記の動作を更に詳細に論述する。

システムが初期化されると信号ＰＣＬＥＡＲ−が２進数
１となり、このため以下に説明するように、更に１次時
間４の始めにＰＣＰＣＬＲ＋を２進数１にそしてＰＣＰ
ＣＬＲ＋を２進数零にさせる。

ＮＯＲゲート５９５の１つの入力側で信号ＰＣＰＣＬＲ
＋２進数１である、その出力即ち信号ＲＡＲＣＬＲ−は
２進数零となり、これが更にアドレス・レジスター，２
４６−１をクリアして１０ビットのＲＯＳアドレス最上
位の６ビットの信号ＲＡＰＲＯＯ＋乃至ＲＡＤＲ０５十
を２進数零にさせる。アドレス・レジスタ２，２４６−
２のリセツト（Ｒ）入力側の信号ＰＣＰＣＬＲ−が２進
数零であれば、１０ビットのＲＯＳアドレスの最下位ビ
ットの信号ＲＡＤＲ０６＋乃至ＲＡＤＲＯ９十は２進数
零となり、これにより１０ビットのＲＯＳアドレスを全
て零にする。付勢（ＥＮ）読出し入力の信号ＫＥＮＲＯ
Ｓ−が２進数零であれば、ＲＯＳ１，２３８一１は１０
ビットのアドレスにより指定されるロケーションをアド
レス指定し、その４０ビット出力を回線ＲＲＯＳＯＯ十
乃至ＲＲＯＳ２３十およびＲＲＯＳ３２＋乃至ＲＲＯＳ
４７十におく。付勢（ＥＮ）読出し入力の信号ＫＥＮＲ
ＯＳ−およびＰＥＮ−ＢＢＴ＋が２進数零であればＲＯ
Ｓ２，２３８−２は１０ビット・アドレスにより指定さ
れるロケーションをアドレス指定してその８ビット出力
を回線ＲＲＯＳ２４十ＦＭ乃至ＲＲＯＳ３１十ＦＭに
おく、ＲＯＳ１，２３８ーーは４ビット×１０２４
ロケーションの１０個のＰＲＯＭからなり、ＲＯＳ２，
２３８−２およびブートＰＲＯＭ２４０はそれぞれ４ビ
ット×１０２４ロケーションの２個のＦＲＯＭからなる
。これ等の４ビット×１０２４ロケーションのＰＲＯＭ
は米国カリフオルニア州サニービルのＳｉｇ肥ｔｉｃｓ
社により製造され本文に参考のため引用する文献「Ｓｉ
劉ｅｔｉｃｓ社のバィポーラおよびＭＯＳメモリーデー
タ・マニュアル」に記載されたタイプ８＄１３７である
。ＲＯＳＩおよび２から読出された４８ビットのマイク
ロ命令ファームウェア・ワードは１次時間０の始めに信
号ＰＴＩＭＥＯ十によって局部レジスタ２４２にクロツ
クされる。局部レジスタ２・４２の出力である信号ＲＤ
ＤＴＯＯ十乃至ＲＤＤＴ４７十はＣＰＵ全体で使用され
て中央プロセサを制御し、これも又ィンバータ（図示せ
ず）により反転されて必要に応じ制御信号ＲＤＤＴＯＯ
−乃至ＲＤＤＴ４７−を生じる。第９図の制御ストア・
アドレス・ゼネレータ２４８は、第４２図のアドレス・
ゼネレータ１マルチプレクサ２４８−１およびアドレス
・ゼネレータ２マルチプレクサ２４８−２からなる。

４−１マルチプレクサからなるアドレス・ゼネレータ１
マルチプレクサ２４８−１は、現行ファームウェア・ワ
ードのビット３６および７に指定される分岐タイプに従
って、ＲＯＳ２３８から取出される次のマイクロ命令の
アドレスを決定する。

第３５Ｄ図は、もし選択（ＳＥＬ）入力ＲＤＤＴ３７十
およびＲＤＤＴ３６十が２進教養であれば、現行マイク
ロ命令において指定される分岐タイプが無条件分岐であ
り、次のマイクロ命令の１０ビットＲＯＳアドレスは１
０入力の信号ＲＤＤＴ３８＋乃至ＲＤＤＴ４７十により
指定されることを示す。もし現行マイクロ命令のビット
３６おおよび３７が２進数０１を指定するならば、２通
りのテスト分岐が指定され、１１入力は、アドレス・レ
ジスタ１，２４６−１からの４ビットの信号ＲＡＤＲＯ
Ｏ＋乃至ＲＡＤＲ０３十と、現行マイクロ命令からの５
ビット、信号ＲＤＤＴ４２乃至ＲＤＤＴ４６十とおよび
分岐オン・テスト回路網２５４（第９図参照）からの１
ビット、信号ＲＡＳＢＴ９十とを用いて選択される。も
し現行マイクロ命令のビット３６および３７が２進数１
０を指定するならば、アドレス・ゼネレータ１マルチプ
レクサは多重テスト分岐入力１２を選択して、現行マイ
クロ命令からの６ビットの信号ＲＤＤＴ３８十，ＲＤＤ
Ｔ３９十およびＲＤＤＴ４４＋乃至ＲＤＤＴ４７十と、
およびメジャー分岐回路網２５６（第９図）からの４ビ
ットの信号ＲＡＭＢＴ２十乃至ＲＡＭＢＴ５十とを使用
する。現行マイクロ命令のビット３６および３７がハー
ドウェア割込み戻り分岐を指定するならば、１３入力が
使用され、１０ビット・アドレスはハードウェア割込み
復帰レジスタ２５２からの信号ＲＩＴＲＯＯ＋乃至ＲＩ
ＴＲＯ９十によって決定される。アドレス・ゼネレー夕
１マルチプレクサ２４８−１の出力即ち信号ＲＡＤＭＯ
Ｏ＋乃至ＲＡＤＭＯ９十は、出力制御【Ｆ｝入力信号Ｋ
ＥＮＲＡＭ−が２進数零を維持する限り有効である。ア
ドレス・ゼネレータ２マルチプレクサ２４８−２は、１
０ビットＲＯＳアドレスの４つの最下位ビットがアドレ
ス・ゼネレータ１マルチプレクサ２４８−１の出力か又
はハードウェア割込みェンコーダ２５０一２から生じる
かどうかを選択するために使用される。

ハードウェア割込みが全く継続中でない場合か又は１つ
以上の割込みが継続中であるがハードウェア割込みが禁
止されている場合、信号ＰＨＩＮＴＬ十が２進教養とな
り、１０入力の信号ＲＡＤＭ６＋乃至ＲＡＤＭＯ９十が
選択される。もし１つ以上のハードウェア割込みが未完
即ち継続中でありかつハードウェア割込みが付勢されて
いる場合、信号ＰＨＷＴＬ＋は２進数１となり、１１入
力の２進数１とおよび信号ＰＨＩＮＴ７十乃至ＰＨＩＮ
Ｔ９十とが選択され、１０ビットＲＯＳアドレスの４つ
の最下位ビットは継続中のハードウェア割込みの符号化
によって決定される。アドレス・ゼネレータ２マルチプ
レクサ２４８一２の出力である信号ＲＡＤＮ０６＋乃至
ＲＡＤＮＯ９十は、１次時間２の始め則ち信号ＰＴＩＭ
Ｅ２十が２進数零から２進数１の状態へ遷移する時にア
ドレス・レジスタ２，２４６−２にクロツクされる。

同様に、アドレス・レジスタ１，２４６−１は、アドレ
ス・ゼネレータ１マルチプレクサ２４８一１の出力によ
り決定される如き１０ビットＲＯＳアドレスの６番目の
最上位ビットを含む。１次時間２の始めにアドレス・レ
ジスタ１および２にクロツクされた１０ビットのＲＯＳ
アドレスは、次にＲＯＳＩおよびＲＯＳ２をアドレス指
定するのに使用されて４８ビットのファームウェア・ワ
ードを講出し、このファームウェア・ワードは次に１次
時間０の始めに局部レジスタ２４２にクロツクされる。

このように、現行マイクロ命令は、ハードウェア割込み
又はソフトウェア割込みの発生時に読出されるべき次の
マイクロ命令のアドレスを決定する。Ｋａロハードウ
ェア割込みロジック更に第４２図において、ハードウェア割込みおよびソフ
トワェア割込みの取扱いについて詳細に説明する。

各ＣＰＵサイクル間１次時間４の終りに１度割込み要求
レジスタ２５０一１が信号ＰＴＩＭＥ４一によってクロ
ックされる。割込み要求レジスタ２５０一１のデータ入
力は、それぞれ、割込み要求システム・バスＢ（信号Ｐ
ＩＮＴＲ２一）、割込み要求システム・バスＡ（信号Ｐ
ＩＮＴＲＩ−）、ＤＭＣデータ要求システム・バスＢ（
信号ＰＤＭＣＲ２一）、ＤＭＣデータ要求システム・バ
スＡ（信号ＰＤＭＣＲＩ−）、ＤＭＡデータ要求システ
ム・バスＡ（信号ＰＤＭＡＲＩ−）、ＤＭＡデータ要求
システム・バスＢ（信号ＰＤＭＡＲ２一）、主メモリー
・リフレツシュ時間切れ（信号ＰＨＭＲＦＬ−）および
王〆モリー議出しサイクル（信号ＰＭＲＣＹＣ−）に接
続される。

割込み要求レジスタ２５０−１のＤＭＡおよびＤＭＣの
データ要求および主メモリー・リフレッシュ時間切れの
出力信号はハードウェア割込みェンコーダ２５０一２の
入力側に接続される。パリティ・ヱフー・フロツプ５８
６の出力である信号ＰＨＭ円ＥＲ−および不在メモリー
・フロツプ５９２の信号ＰＨＮＤＸＭ−も又入力として
ハードウェア割込みェンコーダ２５０−２へ接続される
。

ハードウェア割込みェンコーダ２５０一２は前記Ｔｅｘ
ａｓｌｎｓｔｒｕｍｅｎ＄社製のタイプＳＮ７４１４８
の８回線−３回線優先順位ェンコーダである。ハードウ
ェア割込みェンコーダ２５０一２は、付勢（ＥＮ）出力
信号が２進数零である時常に、８入力回線を３つの出力
回線の信号ＰＨＩＮＴ７十乃至ＰＨＩＮＴ９十に符号化
する。ハードウェア・ェンコーダ２５０一２の１出力の
信号ＰＨｍＴＰ＋はその８入力の１つが２進数零である
時常に２進数１となり、ハードウェア割込みが未完則ち
継続中であることを表示する。・もしハードウェア
割込みが継続中であれば、ハードウェア割込みェンコー
ダ２５０−２の付勢（１）出力の信号ＰＨＩＮＴＰ＋は
２進数１であり、ＡＮＤゲート５９１を部分的に付勢す
る。

もし現行ファームウェア・ワードのビット３５が２進数
１であってハードウェア割込みを付勢すらならば（第３
５Ｃ図参照）、信号ＲＤＤＴ３２５十が２進数１となっ
てＡＮＤゲート５９１を完全に付勢し、出力信号ＰＨｍ
ＴＬ＋２進数にする。信号ＰＨＩＮＴＬ＋が２進数１で
ＡＮＤゲート５９３を部分的に付勢するならば、１次時
間２の始めに信号ＰＴＩＭ旧２十が２進数１になりＡＮ
Ｄゲート５９３を完全に付勢し、その出力の信号ＰＨｍ
ＴＣ十を２進数１にする。ＮＯＲゲート５９５の１つの
入力が２進数１であれば、その出力の信号ＲＡＲＣＬＲ
−が２進数零となってアドレス・レジスタ１，２４６−
１をリセツトし、これにより１０ビットのＲＯＳアドレ
スの最上位６ビットを零にクリアする。ＡＮＤゲート５
９１の出力である信号ＰＨＩＮＴＬ＋が２進数１であ
れば、アドレス・ゼネレータ２マルチプレクサ２４８一
２は１１入力を選択して、ハードウェア割みェンコーダ
２５０−２の入力側の未完の最高優先順位割込みの入力
番号と対応するアドレスを、１０ビットのＲＯＳアドレ
スの最下位の３ビットに符号化する。１０ビットのＲＯ
Ｓアドレスの最下位の４番目のビットがアドレス・ゼネ
レータ２マルチプレクサ２４８−２の入力１１のビット
零に現われる２進数１により２進数１に等しくセットさ
れとき、もしハードウェア割込みが未完でありかつハー
ドウェア割込みが付勢されているならば、アドレス・レ
ジスタ１およびアドレス・レジスタ２の合成出力が８乃
至１５の範囲内で１０ビットのＲＯＳアドレスとなるこ
とが判る。

このように、もしハードウェア割込みが未完でありかつ
ハードウェア割込みが付勢されるとき、ハードウェア割
込みヱンコーダ２５０一２の出力は、アドレス・レジス
タ１，２４６一１をクリヤし、かつアドレス・ゼネレー
タ２マルチプレクサ２４８−２およびアドレス・レジス
タ２，２４６−２を介してハードウェア割込みの符号化
された優先順位を選択することによって、１０ビットの
ＲＯＳアドレスの最上位の６ビットをクリアすることが
判る。この機構の使用により、特定の未完のハードウェ
ア割込みを取扱うよう符号化されたマイクロルーチンに
対する１０ビットのＲＯＳアドレスが生成され、マイク
ロルーチンが実行される。ハードウェア割込みマイクロ
ルーチンを呼出す前に次のマイクロ命令の１０ビットの
ＲＯＳアドレスを保管するのがハードウェア割込み復帰
レジスタ２５２の機能である。このように、ハードウェ
ァ割込みマイクロルーチンが呼出される時常に、ＡＮＤ
ゲート５９３の出力の信号ＰＨＩＮＴＣ十が２進数零か
ら２進数１の状態に遷移してハードウェア割込み復帰レ
ジスタ２５２をクロツクし、これにより次にＲＯＳから
使用されるマイクロ命令がどれかについての１０ビット
のＲＯＳアドレスを保管する。信号ＰＨｍＴＣ＋がハー
ドウェア割込み毎に唯１度２進数零から２進数１へ遷移
するため、従ってハードウェア割込みマイクロルーチン
の始めにのみハードウェア割込み復帰レジスタ２５２は
、マイクロ命令の１０ビットのＲＯＳアドレスの内容を
保持することになり、このマイクロ命令は、もしこのハ
ードウェア割込みと関連するマイクロルーチンの処理の
期間を通じて１回のハードウェア割込みもなかったなら
ば、ＲＯＳから読出されることになっていたものである
Ｍハードウェア割込みマイクロルーチンの処理の間はハ
ードウェア割込みが禁止される（即ち、ハードウェア割
込みは入れ子にはならない）ことが判る。ハードウェア
割込みを処理するためのマイクロルーチンの最後の命令
は、このファームウェア・ワードのビット３６および３
７におけるハードウエア割込み復帰分岐を符号化して、
信号ＲＤＤＴ３６十およびＲＤＤＴ３７十を２進数１に
させることによりアドレス・ゼネレータ１マルチプレク
サ２４８一１の１３入力を選択し、これによって次のマ
イクロ命令の１０ビットのＲＯＳアドレスをハードウェ
ア割込み復帰レジスタ２５２から取出させ、これが第３
４図に関して前に述べたハードウェア割込みの発生の直
前にアドレス・ゼネレータ１マルチプレクサ２４８−１
によって発生された１０ビット・アドレス、によりアド
レス指定されたマイクロ命令ファームウェア・ワ−ドへ
制御を有効に戻す。第４２図の説明は、現行マイクロ命
令の実行中に次のマイクロ命令のアドレスが生成される
ことを示す。このように、もし現行マイクロ命令の始め
（１次時間２の前）にハ−ドウヱア割込みェンコーダ２
５０−２の入力の１つのハードウェア割込み信号が２進
数０であり、かつハードウェア割込みが現行マイクロ命
令（ビット３５が２進数１の信号ＲＤＤＴ３５十）にお
いて付勢される場合、取出される次のマイクロ命令は継
続中の最高優先順位の割込みをサービスするためのマイ
クロルーチンの最初のマイクロ命令となる。もし割込み
が現行マイクロ命令により禁止される（ビット３５が２
進数零）ならば、現行マイクロ命令の終りではハードウ
ェア割込みが生ぜず、現行マイクロ命令のＲＯＳアドレ
ス指定フィールドによりアドレス指定されるマイクロ命
令が次のマイクロ命令となる。マイクロ命令ビット３５
が現行マイク。

命令の終りに何が生じるかを制御するため、ハードウェ
ア割込みサービス・マイクロルーチンはマイクロプログ
ラムされて、その結果マイクロルーチンの最終マイクロ
命令の間ハードウェア割込みが付勢され、そしてＲＯＳ
アドレス指定フィールド（第３５Ｄ図参照）は、次のマ
イクロ命令のアドレスがハードウェア割込み復帰レジス
タ２５２から取出されるべきことを指定し、このレジス
外ま制御を割込みされた元のマイクロプログラムに戻す
（もしハードウェア割込みが未完でなければ）。もしハ
ードウェア割込みが最初のハードウェア割込みサービス
のマイクロルーチンの最終マイクロ命令の間継続中であ
れば、アドレス・ゼネレータ１マルチプレクサ２４８−
１は１３入力を選択し（即ち、ハードウェア割込み復帰
レジスタ２５２に記憶されたアドレス）、そのＱ出力（
信号ＲＡＤＭＯＯ十乃至ＲＡＤＭＯ９十）を１３入力に
等しくさせる。アドレス・ゼネレー夕１マルチプレクサ
２４８ーーの出力は次に、信号ＰＨＩＮＴＣ＋が２進数
零から２進数１に遷移するとき１次時間２においてハー
ドウェア割込み復帰レジスタ２５２において復元される
。更に、アドレス・ゼネレータ２マルチプレクサ２４８
−２はその１１入力の第２のハードウェア割込みアドレ
スを選択し、１次時間２においてアドレス・レジスタ１
，２４６−１が信号ＲＡＲＣＬＲ−によりクリアされ、
アドレス・レジス夕２，２４６−２が第２のハードウェ
ア割込みアドレスにセットされる。このように、第１の
ハードウェア割込みサービス・マイクロルーチンの最終
マイクロ命令である現行マイクロ命令の１次時間２にお
いて、アドレス・レジスタ１，２４６−１と２，２４６
−２に含まれるアドレスは第２のハードウェア割込みサ
−ビス・マイクロルーチンの第１のマイクロ命令のアド
レスとなる。第４２図についての以降の説明によれば、
第２のハードウェア割込みサービス・マイクロルーチン
の終りに継続中のハードウェア割込みがなければ制御は
マイクロ命令に戻され、そのアドレスはハードウェア割
込み復帰レジスタ２５２に記憶され、こうして第１のハ
ードウェア割込みにより割込みされた時点におけるマイ
クロプログラムに制御を戻すことが明らかになる。この
ように、バック・ッウ・バック（即ち連続した）ハード
ウェア割込みが、第１と第２のハードウェア割込みサー
ビス・マイクロ・ルーチン間で割込みを受けた元のマイ
クロプログラムに戻ることなくサービスされることが判
る。システム・バスＡ又はＢにおけるＤＭＡデータ要求
又はＤＭＣデータ要求がいかにしてＲＯＳロケーション
１２乃至５に対するハードウェア割込みを生じかつ関連
するハードウェア割込みマイクロルーチンを呼出すかに
ついて説明したが、第４２図の他のハードウェア割込み
ロジックについては以下に説明する。

Ｋａロｉ主メモリー・リフレッシュ時間切れロジック
フロツプ５７２および５７４は、主メモリー・リフレッ
シュ信号ＰＨＭＲＦＬ−が８乃至１５マイクロ秒毎に生
成されることを保証するために使用される。

第１４図に関して前に説明したように、ク。ック信号Ｂ
ＣＮＴＬ８十は４マイクロ秒毎に２進数零から２進数１
へ遷移し、これによりフロップ５７２および５７４をク
ロツクする。８マイクロ秒リフレッシュ・フロツプ５７
２が４マイクロ秒毎にクロックされると、その出力の信
号ＰＭＲＦＰＭ＋が４マイクロ秒間２進数零となり、こ
れに続いて次の４マイクロ秒間２進数１となって、これ
により８マイクロ秒の１サイクルを完了する。

１６マイクロ秒リフレッシュ・フロツプ５７４のデータ
皿入力に８マイクロ秒リフレツシュ・フロッフ０５７２
の出力である信号ＰＭＲＦＴＭ＋を継続接続することに
より、フロップ５７４の出力である信号ＰＨＭＲＦＬ−
は８マイクロ秒間２進数零となり、これに続いて８マイ
クロ秒間２進数１となって１６マイクロ秒で１サイクル
を完了する。

１６マイクロ秒リフレッシュ・フロツプ５７４の出力が
２進数零である時、割込み要求レジスタ２５０−１の出
力信号ＰＨＮ択ＦＨ−が２進数零となり、２進数１０１
をハードウェア割込みェンコーダ２５０−２の出力線Ｐ
ＨＩＮＴ７＋乃至ＰＨＩＮＴ９十に符号化させ、これが
更にハードウェア割込みが付勢される時アドレス・ゼネ
レータ２マルチプレクサ２４８一２を、主メモリー・リ
フレッシュ時間切れマイクロルーチンを開始するＲＯＳ
ロケ−ション１０に分岐させる。

再びフロツプ５７２および５７４について考察すれば、
ＮＯＲゲート５８０の出力の信号ＰＭＦＲＳＨ−が２
進数零である時両フロツプがリセツトされることが判る
。

もしファームウェア・ワードのビット３２乃至３４が２
進数００１に等しくなるようにセットされこれが信号Ｒ
ＤＤＴ３２十およびＲＤＤＴ３３十を２進数零にそして
信号ＲＤＤＴ３４十を２進数１にさせるならば、副指令
デコーダ２４４一２（第４３図参照）からの信号ＰＭＲ
ＦＳＨ一は２進数１にセットされる。信号ＰＭＲＦＳＨ
−はインバータ５７６によって反転され、入力が２進数
零である時は常に信号ＰＭＲＦＳＨ十を２進数１にさせ
る。

信号ＰＭＲＦＳＨ＋がＮＯＲゲート５８０の入力側で２
進数１である時、その出力である信号ＰＭＦＲＳＨ−は
２進数零となって８マイクロ秒フロップ５７２および１
６マイクロ秒リフレッシュ・フ。ップ５７４をそのリセ
ット（Ｒ）入力を介してリセットする。主メモリー・リ
フレツシュ信号ＰＭＦＲＳＨ−も又システム・バスＢを
介して主メモリーに対し転送される。代わりとして、信
号ＫＥＦＲＳＨ−が２進数零であってィンバータ５７８
を介して反転されて信号ＫＥＦＲＳＨ−をＮＯＲゲート
５８０の第２入力側で２進数１にさせる時常に、信号Ｐ
ＭＦＲＳＨ−は２進数零となる。フロツプ５７２および
５７４のハードウェア割込みロジックとの相互作用につ
いて検査することにより、１６マイクロ秒リフレッシュ
・フロツプ８７４の出力である信号ＰＨＭＲＦＬ−が、
メモリー・リフレツシュ信号ＰＭＦＲＳＨ−がシステム
・バスＢを介して主メモリーに対して送られた後８マイ
クロ秒時に２進数零となることが判る。

リフレッシュ割込み信号ＰＨＭＲＦＬ−は、８マイクロ
秒間又は引き続くメモリー・リフレッシュ信号によりク
リアされる（ＰＭＦＲＳｒｌ−は２進教養となる）迄、
２進数零の状態を維持する。２進数零である信号ＰＨＭ
ＲＦＬ−は信号ＰＨＭＲＦＨ−を２進数零にさせ、もし
ハードウェア割込みが許可されると、ファーウェアをマ
イクロルーチンに分岐させ、このマイクロルーチンは更
にメモリー・リフレツシュ信号ＰＭＦＲＳＨ一をシステ
ム・バスＢを介して主メモリーに送出する。

１６マイクロ秒フロップ５７４の出力である信号ＰＨＭ
ＲＦＬ−は前のメモリー・リフレッシュの後８マイクロ
秒時に２進数零となるため、１５マイクロ秒の適正なＭ
ＯＳメモリー・リフレツシュ速度を維持して主メモリー
情報を脱落しないようにするために、ハードウェア割込
みが７マイクロ秒より長期間禁止されないようにＣＰＵ
ファームウェアを符号化することが重要である。

もしＣＰＵファームウェアがハードウェア割込みを禁止
していないならば、第１のメモリー・リフレッシュが８
マイクロ秒の終りに生じてＣＰＵファームウェアは主メ
モリー・リフレツシュ・マイクロルーチンに分岐させ、
これが更にリフレツシュ指令を信号ＰＭＦＲＳＨ−を介
してシステム・バスＢ上の主メモリーに送出させ、この
信号が更にリフレツシュ・フロツプ５７２および５７４
をリセットして第２の主メモリー・リフレツシュ割込み
を更に８マイクロ秒後に送出させる。

主メモリー・リフレツシュ指令も又ソフトウェア命令の
処理内で符号化されるため、主メモリーが次の２つのＣ
ＰＵサイクルの間使用されないことをＣＰＵマイクロプ
ログラマが決定する時は常に、主メモリー・リフレッシ
ュ時間の満了によって全てのＩＪフレッシュ信号が生成
されるとは限らない（即ち、フロツプ５７２および５７
４）。リフレツシュ・フロップ５７２および５７４の目
的は、最小限リフレッシュ信号が１５マイクロ秒毎に１
回主メモリーに送出されることを保証することであるが
、実際にはＣＰＵファームウェアが符号化されてそれに
より、ソフトウェア命令の処理中にもし主メモリーが次
のぷＰＵ期間使用されないことが判る場合リフレツシュ
指令がＣＰＵファーム・マイクロ命令内で符号化されて
１５マイクロ秒毎に１回以上顔繁に主メモリー・リフレ
ッシュ信号を生成するようにする。Ｋａロｉｉ主メモ
リーのパリティ・ェフー・０ジツク各主メモリ一読出し
操作中、メモリーはメモリーから読出される１６ビット
・ワード当り２パリティ・ビット（８ビット・バイト当
り１パリティ・ビット）を生成して、この生成したパリ
ティをメモリーから読出されたものと比較する。

もし生成されたパリティ・ビットがメモリーから謙出さ
れたパリティ・ビットと合致しなければ、主メモリーは
システム・バスＢを介して回線ＭＥＭＰＥＲ−上をＣＰ
Ｕに対して送出されるパリティ・ェフー信号を生成する
。更に第４２図において、主メモリーにより検出された
パリティ・エラーの発生はパリティ・ェフー・フロップ
５８６のセット動作を生じ、これが更にハードウェア割
込みをもたらす。

もし主メモリーがメモリ一読出し操作時にパリティー・
ェフーを検出するならば、主メモリーは信号Ｍ旧Ｍ円Ｅ
Ｓ−をシステム・バスＢ上で２進数零にセットする。

信号ＭＥＭＰＥＲ−が２進数零のとき、ィンバータ５９
６の出力である信号ＰＭＭ円ＡＲ＋は２進数１となり、
信号ＰＭＭ円ＡＲ＋はィンバータ５９８により反転され
てシステム・バスＡに対し信号ＰＭＭＰＡＲ−として送
られる。

もしＤＭＡデータ要求に応答してメモリ一読出しが行わ
れたならば、パリティ・エラー信号即ちシステム・バス
Ａ上の信号ＰＭＭＰＡＲ−およびシステム・バスＢ上の
信号Ｍ旧ＭＰＥＲ−は要求側のＤＭＡＩＯＣの状態レジ
スタにストローブされ、その結果１／０転送の状態が要
求される時このエラーがソフトウェアープログラムに通
知され得る。パリテイ・エフー・フロツプ５８６のデー
タ皿入力側の主メモリー・パリティ・エラー信号ＰＭＭ
円ＡＲ＋は、クロックＰＡＲＦＭＤ−が２進数零から２
進数１へ遷移する時クロツクされる。パリティ・ェフー
・フロップ５８６のデータ入力側の２進数１のクロック
動作は２進数零となる出力信号ＰＨＭＰＥＲ−を生じ、
ハードウェア割込みが付勢されている時ハードウェア割
込みを惹起する。ＮＡＮＯゲート５８２の出力であるク
ロツク信号ＰＡＲＦＭＤ−は、もし信号ＰＢＳＦＭＤ−
が２進数零であれば信号ＰＴＩＭ１４十が２進数１なる
１次時間４の始めにおいて、２進教養から２進数１の状
態に遷移する。信号Ｐ斑ＦＭＤ−は、第１９図において
示す如く２サイクルの主メモリ一読出し操作の第２のサ
イクルの間２進数零である。信号ＰＢＳＦＭＤ−は、デ
ータが主メモリーからシステム・バスＢ上に読出される
ことを付勢するよう主メモリーにより用いられる。パリ
ティ・ェフー・フロップ５８６はセット状態を維持し、
これによりハードウェア割込みを要求し続け、これはＣ
ＰＵ初期化信号がＮＯＲゲート５８４の１入力側のの信
号ＰＣＰＣＬＲ一を２進数零にさせてその出力の信号Ｐ
ＡＲＣＬＲ−を２進数零にさせることによりフロツプ５
８６をリセツトすることによりクリアされる迄続ける。

代わりとして、パリティ・ェフ−・フロップ５８６は後
続王〆モリ一読出し操作によってリセットされる。Ｋａ
ロｉｉｉ不在メモリー検出ロジック前述の如く、シス
テム内のＣＰＵは、各主メモリー・アドレスが主メモリ
ーに与えられるときのこのアドレスを監視して、アドレ
ス指定されたロケーションがシステム・バスＢに接続さ
れた主メモリー・ボードの１つに物理的に存在するかど
うかを決定する。

更に第４２図によれば、システムが動作に入る前に、主
メモリーに物理的に存在する最終ロケーションのアドレ
スが、１６ビット・アドレスの最上位の５ビットを２進
符号化することによりメモリー・サイズ・スイッチ５８
８にセットされる。メモリー・コンパレータ５９川ま前
記Ｔｅｘａｓｌｎｓｔｍｍｅｎｔｓ社製のタイプＳＮ
７４Ｓ８５であり、最終メモリー・ロケーションのアド
レスの最上位の５ビットを内部バス２６０からのアドレ
スの最上位の５ビット（信号ＰＢＵＳＯＯ＋乃至ＰＢ
ＵＳ０４十）と比較し、もしバス上のアドレスがシステ
ム内に物理的に存在する最終ロケーションのアドレスを
越えるならば出力信号ＰＢＵＳＬＧ十を２進数１にセッ
トする。内部バス２６０の内容とメモリーに物理的に存
在する最終ロケーションのアドレスとの比較は連続的に
行われるが、この比較の出力である信号ＰＢＵＳＬＧ＋
はクロツク信号ＰＭＥＭＧＯ＋の２進数零から２進数１
の状態への遷移によってのみ不在メモリー・フロツプ５
９２へクロツクされる。ファームウェア・ワード・ビッ
ト２３が２進数１である時（第３５Ｃ図参照）、クロッ
ク信号ＰＭＥＭＧＯ＋は１次時間３の始め（第１９図
参照）において２進数零から２進数１の状態へ遷移する
。

信号ＰＭＥＭＧＯ＋が２進数１であれば、内部バス２６
０の内容は主メモリー内の１つのロケーションのアドレ
スとなり、従って不在メモリー・フロツプ５９２のデー
タ皿入力はアドレス指定・されたロケーションが主メモ
リー内に物理的に存在するかどうかを反映する。もしア
ドレス指定されたロケーションが主メモリー内に物理的
に存在しなければ信号ＰＢＵＳＬＧ＋は２進数１となっ
て不在メモリー・フロツプ５９２にクロツクされ、その
Ｑ出力である信号ＰＨＮＤＸＭ＋を２進数１に、又その
Ｑ出力であるＰＨＮＤＸＭ一を２進数零にする。信号Ｐ
ＨＮＤＸＭ十の２進数１へのセットはＮＡＮＤゲート５
９４の出力である信号Ｍ旧Ｍ円ＥＲ−を、インバータ５
９６と５９８を介して信号ＰＭＭＰＡＲ−と同じように
２進数零にさせる。従って、不在メモリー・ロケーショ
ンをアドレス指定する詠みを検出すると、その結果メモ
リー・パリティ・エラー信号Ｍ旧Ｍ円ＥＲ−および信号
ＰＭＭＰＡＲ−が２進数零となり、これにより不在メモ
リー・ロケーションがアドレス指定されていることをシ
ステム・バスＡおよびＢ上で１／０コントローラに通知
する。

メモリー・アクセスを行う１／０コントローラは、これ
等のエラー回線の状態をソフトウェアに対し後で通知す
るため、その状態レジスタにこれ等エラー回線の状態を
保管する。不在メモリー・フロップ５９２のセットは、
ハードウェア割込みヱンコーダ２５０−２の最高優先順
位の入力において信号ＰＨＮＤＸＭ−を２進数零にさせ
、これは割込みが許可される時下在メモリー・ハードウ
ェア割込みを生じさせる。

不在メモリー・ハードウェア割込みの処理はＣＰＵファ
ームウェアをＲＯＳロケーション８を分岐させてハード
ウェア割込みを処理させる。不在メモリー・マイクロル
ーチンは引き続く不在メモリー・エラーが生じないこと
を保証するため主メモリー・アドレス零を用いてメモリ
ー・リフレツシュ操作を行い、これが更に信号ＰＢＵＳ
ＬＧ＋を２進数零にさせることにより不在メモリ−・フ
ロップ５９２をリセットし、継続中の不在メモリー・ハ
ードウェア割込みをクリアする。不在メモリー・検出ロ
ジックについての説明を終る前に、不在メモリー・ロケ
ーションへのアクセスの試みの検出の結果、不在メモリ
ー・フロップ５９２のセットとおよびインバータ５９６
の出力である信号ＰＭＭＰＡＲ＋を介するパリティ・ヱ
フー・フロツプ５８６のセットとを生じることに留意す
べきである。

不在メモリー・フロップ５９２のセットも又パリティ・
ェフー・フロツプ５８６のセットを生じるが、唯１つの
ハードウェア割込みが処理されることになり、これは次
に高い優先順位であるメモリー・パリティ・エラー割込
みよりも高い優先順位である不在メモリー・ハードウェ
ア割込みである。このハードウェア割込み優先順位はハ
ードウェア割込みヱンコーダ２５０一２への入力を検査
することによって知り得る。不在メモリー・ハードウェ
ア割込みマイクロルーチンにおいて行われる主メモリー
・リフレツシュ操作が不在メモリー・フロツプ５９２と
パリティ・ェフー・フロップ５８６の相方をクリアする
ために、メモリー・パリテイ・エラーのハードウエア割
込みは生じない。従って、不在メモリー・ハードウェア
割込みマイクロルーチンからの復帰時に、信号ＰＨＭＰ
ＥＲ−は２進数１となってメモリー・パリティ・ハード
ウェア割込みは継続中とならない。もしＤＭＡ又はＤＭ
Ｃデータ転送の間不在メモリー・アドレス又はメモリー
・パリティ・エラーが検出されるならば、メモリーＧＯ
信号が主メモリーに送られるサイクル（第１９図参照）
に続くＣＰＵサイクル（第２のサイクル）の間、信号Ｐ
ＴＩＯＧＯ−が２進数零にセットされる。

２進数零への信号ＰＴＩＯＧＯ−のセットによりＮＯＲ
ゲート８５４の出力である信号ＰＡＲＬＲ一を２進数零
にさせせ、その結果、ハードウェア割込みがＣＰＵファ
ームウェアによって付勢される前に不在メモリー・フロ
ツプ５９２とパリティ・エフー・フロツプ５８６のリセ
ットを生じ、これにより関連するハードウェア割込みを
阻止する。

このフロツプ５９２と５８６のリセツトは、１／０コン
トローラとの間のデータの転入出と関連する潜在的なハ
ードウェア割込みがＣＰＵファームウェア・フローに割
込むのをマスクする。これは又、不在メモリー・アドレ
ス又はメモリー・パリティ・エラーのハードウェア割込
みのいずれかの発生がソフトウェア命令の実行過程の間
ＣＰＵファームウェアにより行なわれるメモリー・アク
セスによるものであり、これも又ＣＰＵファームウェア
により行われるＤＭＡ又はＤＭＣデータによるものでは
ないこと、を保証する。ＣＰＵが不在メモリー・ロケー
ションをアクセスする試みを検出する時、メモリー・エ
ラー回線ＰＭＭ円ＡＲ一およびＭＥＭＰＥＲ−がセット
されるが、データをメモリーに書込むＤＭＣデータ転送
の場合にはメモリー・エラー回線のセットはＤＭＣＩ／
０コントローラがそのエラー回線の探索を停止した後で
のみ生じる。

第２１Ａ図によれば、もしエラーが生じる場合、リンク
終り（ＥＯＦＬＫ）指令がＣＰＵおよびＩＯＣリンクを
終了した後でのみ、メモリー・エラー回線がセットされ
ることが判る。

ＩＯＣがＣＰＵに対しリンクされる時だけＩＯＣはエラ
ー回線を監視して、それによりどんなエラー信号もその
ＩＯＣに対して指向されることを保証し、従って入力デ
ータ転送サイクルの間不在メモリー・エラーがＤＭＣＩ
ＯＣには見えない。不在メモリー・エラーが検出不能と
ならないことを確保するため、転送されるべきブロック
の上限（最上位アドレス）はＤＭＣデータ転送が開始さ
れる前の１０ＬＤソフトウェア命令の実行中に検査され
る（第２９図およびその説明参照）。

この特別な検査はＤＭＣ入力（メモリーへの割込み）操
作のために実施されることが必要であるだけである。更
に、メモリー割込み操作の間、メモリー・エラー回線が
不在メモリー・エラーに対しセットされるけであり、メ
モリーに割込まれる時パリティ検査は行われないことに
注意。ＤＭＯ出力操作とおよびＤＭＡの入力および操作
とのため、メモリ−・エラー回線はリンク終り以前にセ
ットされるが、ＩＯＣは依然としてメモリー・エラー回
線を監視し、その結果特別な検査はこれ等の場合必要で
ない。Ｋａハソフトウェア割込みロジックソフトウェア割込みの処理については、第３４図に関し
て既に述べた。

再び第４２図に関して、ソフトウェア割込みロジックに
いて詳細に説明する。ソフトウエア割込みェンコーダ２
５７一１はＴｅｘａｓｌ船ｔｒ皿ｍｅｎｔｓ社製のタ
イプＳＮ７４１４８である。最上高から最低の優先順位
ソフトウェア割込みに向って、ソフトウェア割込みェン
コーダ２５７−１の入力は関連するソフトウェア割込み
条件の状態に塞いて２進数零となる。もしレジスタのオ
ーバーフローが検出されると信号ＰＦＩＴＲＰ−が２進
数零となり、対応するビットはマスクＭＩレジスタにセ
ットされる（第４図参照）。もし切迫した電源故障が検
出されるならば、信号ＰＦＡＩＬＦ一は２進数零となる
。もしシステム・バスＡ上の１／０コントローラが割込
み要求を行なっているならば信号ＰＦＩＮＴＩ−は２進
数零となり、又もしシステム・バスＢ上の１／０コント
ローラが割込み要求を行なっているならば信号ＰＦＩＮ
Ｔ２一は２進数零となる。もしタイマーが切れれば、信
号ＰＦＩＴＫＬ一は２進数零となる。ソフトウェア割込
みェンコーダ２５７−１の入力はその３出力である信号
ＰＦＩＮＴ３＋乃至ＰＦＩＮＴ５十に２進符号化される
。

もしいずれかの入力が２進数零であって１つ以上のソフ
トウェア割込みが未完であることを表示するならば、ソ
フトウェア割込みェンコーダ２５７一１の付勢（１）出
力信号ＰＦｍＴＰ−は２進数零となる。ソフトウェア割
込みェンコーダ２５７−１の４つの出力信号はメジャー
分岐マルチプレクサ２５６−１への１３入力の４つの入
力信号に接続され、マルチプレクサ選択信号ＲＤＤＴ４
１＋乃至ＲＤＤＴ４３十が２進数００１と等しい（第３
５Ｄ図参照）時、その４つの出力である信号ＲＡＭＢＴ
２＋乃至ＲＡＭＢＴ５十にゲートされる。メジャー分岐
マルチプレクサ２５６−１のこれ等の４出力信号は更に
アドレス・ゼネレータ１マルチプレクサ２４８一１の１
２入力側への１０入力の内の４つに接続され、これによ
りファームウェア・マイクロ命令内の適当な多重テスト
分岐を指持することより未完のソフトウェア割込みの存
在についてＣＰＵファームウェアがテストを行うことを
可能にする。第３４図の説明から判るように、ＣＰＵフ
ァームウェアを符号化して、未完のソフトウェア割込み
の存在を各ソフトウェア命令の実行の始めにテストし、
これにより特定のソフトウェア割込みを取扱うよう符号
化されたマイクロルーチンへＣＰＵファームウェアが分
岐することを可能にする。ＫａニブートＰＲＯＭロジ
ック第１６図に関してシステムの始動および初期化シー
ケンスの説明において既に述べたように、本システムは
、ブートＰＲＯ肌こ記憶されそして主メモリーからの実
行のため主メモリーにロードされるソフトウェア・プロ
グラム、を読出す能力を有する。

次に第４２図によれば、４８ビットのＣＰＵファームウ
ェア・マイクロ命令ワードの内の８ビットが複数の並列
のＰＲＯＭメモリー内に含まれることが判る。詳細には
、４８ビットのマイクロ命令ワードの内のビット２４乃
至３１はブートＰＲＯＭ２４０か又はＲＯＳ２，２３８
一２のいずれかから読出すことができる。前述の如く、
ＲＯＳ２，２３８−２が２進数零である両方の信号ＫＥ
ＮＲＯＳ−およびＰＥＮＢＢＴ＋によって付勢される時
、これ等の８ビットが通常ＲＯＳ２，２３８一２から謙
出される。

代わりとしては又、システムの始動の間、ィンバータ５
８９の入力である信号ＰＥＮＢＢＴ−が、ファームウェ
ア・ワードのビット２４乃至２７にて２進数００１０を
かつビット３２に２進数零を符号化することによって、
２進数零にセットされる（第３５Ｃ図および３７Ｆ図参
照。マイクロ命令ワード・ビット２４乃至２７、および
ビット３２は、反転された付勢入力側のクロック信号Ｐ
ＴＩＭ旧０十により付勢されるデコーダによって復号さ
れる。従って、信号ＰＥＮＢＢＴ一は１次時間１の始め
から１次時間４の終り迄２進数零となる。もしファーム
ウェア・マイクロ命令がブートＰＲＯＭが読出されるべ
きことを表示すれば、２進数零である信号ＰＥＮＤＢＴ
一はブートＰＲＯＭ２４０を部分的に付勢し、もしクリ
ア操作が進行中でなければ、信号ＰＣＰＣＬＲ＋も又２
進数零となってブートＰＲＯＭ２４０を完全に付勢し、
その８ビットの信号ＲＲＯＳ２４十ＢＴ乃至ＲＲＯＳ３
１十ＢＴを出力させる。

信号ＰＥＮＢＢＴが２進数零であれば、ィンバータ５８
９の出力が２進数１となってＲ０６２、２３８−２を消
勢し、これからのデータの読出しをさせない。ブートＰ
ＲＯＭ２４０およびＲＯＳ２，２３８−２の３状態の出
力は点５９９で一緒にワイヤドＯＲされて信号ＲＲＯＳ
２４十乃至ＲＲＯＳ３１十を生じ、これ等は更にクロツ
ク信号ＰＴＩＭＥＯ＋により１次時間０の始めに局部レ
ジスタ２４２にクロツクされる。第４２図によれば、も
し現行ＣＰＵファームウェア・マイクロ命令がブートＰ
ＲＯＭ２４０を付勢すれば、制御ストアから読出された
次のマイクロ命令のビット２４乃至３１が、ＲＯＳ２，
２３８一２から得られるのではなく、ブートＰＲＯＭ２
４０から得られることが判る。ブートＦＲＯＭ２４０へ
のアドレス入力である信号ＰＲＦＲ１５十乃至ＰＲＦＲ
０６十は機能【可レジスタからの最下位の１０ビットで
ある。従って、以下に示す如く、ＣＰＵファームウェア
が有する能力は、機能｛Ｆルジス外こアドレスをロード
し、かつＣＰＵフアームウエアがブートＰＲＯＭ２４０
‘こ記憶されたデータのバイトをアクセスしてこれを主
メモリーに記憶することを許可するのに要求される他の
必要な制御と共にＦレジスタの増減分を制御することで
ある。ブートＰＲＯＭロジックの説明を終る前に、第３
５Ｃ図を参照すれば、ブートＰＲＯＭメモリーから読出
される８ビットが、さもなければ副指令復号フィールド
のビット３２乃至３４が２進数１１１と等しい時固定情
報を保持するために使用される８ビットの代わりに使用
されることを知るべきである。

これは、ブートＰＲＯＭ２４０からの８ビットをＲＯＳ
２，２３８−２からの８ビットの代わりに使用するマイ
クロ命令が、ＲＯＳ２からの８ビットに対するブートＰ
ＲＯＭからの８ビットの代替が行われなかった場合に、
依然としてマイクロ命令の殆んどを実施することを可能
にする。簡単のため、第４２図においては、局部レジス
タ２４２が４８ビットを含む１つのレジスタとて示され
る。

望ましい実施態様においては、局部レジスタ２４２が６
つの８ビット・レジスタにより構成される。第４２図を
簡単にするため、局部レジスタ２４２に対するリセット
（Ｒ）入力は２進数１として示され、これにより局部レ
ジスタ２４２が決してクリアされないことを表示する。
望ましい実施態様においては、信号ＲＤＤＴ１６＋乃至
ＲＤＤＴ２３十を出力する８ビット・レジスタはそのリ
セット（Ｒ）入力として信号ＰＣＰＣＬＰ−を有し、こ
の信号がシステムの初期化に際してこれ等の８ビットを
クリアさせる。ＫｂＣＰＵロジックの詳細第４３図は、第８図および第１２図に関連して既に説明
したＣＰＵロジックを示す。

内部バス２６川ま１６本の回線の信号ＰＢＵＳＯＯ＋乃
至ＰＢＵＳ１５十からなり、これはＣＰＵ全体にアドレ
スおよびデータを送るために使用される。

データ・トランシーバＡ、２８８一１、データ・トラン
シーバＢ、２８４一１およびマイクロプロセサ２３２の
３状態の出力は点５０９において一緒にワイアドＯＲさ
れる。データ・トランシーバＡ、２８８一１およびＢ、
２８４−１はそれぞれ前記Ｔｅｘａｓｌ船ｔｍｍｅｎｔ
ｓ社製のタイプＳＮ７４Ｓ２４５の２つの８ビット・バ
ス・トランシーバからなる。指向（ＤＩＲ）入力の状態
に従って、データ・トランシーバＡとＢは、システム・
バスＡ，Ｂからデータを受取ってこれを内部バス２６川
こおくか、あるいは内部バス２６０からデータを取って
これをシステム・バスＡおよびシステム・バスＢに送る
。もしデータ・トランシーバＡ又はデータ・トランシー
バＢのＤＩＲ入力側の信号が２進数零であれば、Ｄ入力
における信号はＱ出力におかれる（即ち、データはシス
テム・バスから受取られる）。もしＤＩＲ入力における
信号が２進数１であれば、Ｑ入力における信号はＤ出力
上におかれる（即ち、内部バス上のデータはシステム・
バスに対して送られる）。Ｋｂイデータ・トランシー
ノゞ・ロジツク前述の如く、データ・トランシーバＡお
よびＢによるデータの送受はＣＰＵファームウェアによ
って個々に制御される。

従って、システム・バスＢの主メモリーはデータをＣＰ
Ｕへ又はシステム・バスＡ又はＢに配される１／０コン
トローフへ与える時、データ・トランシーバＢはセット
されて信号ＢＵＳＢＯＯ＋乃至ＢＵＳＢ１５十を介し
てシステム・バスからデータを受取りそしてこれを内部
バスに送り、データ・トランシーバＡは内部バスから情
報を得てこれを信号ＢＵＳＡＯＯ＋乃至ＢＵＳＡＩ５十
を介してシステム・バスＡにおくように制御される。デ
ータがシステム・バスＢ上の主メモリー又はシステム・
バスＡ又はＢ上の１／○コントローラのいずれかへＣＰ
Ｕにより送られつ）ある時、両データ・トランシーバＡ
とＢは内部バスか情報を得てこれをシステム・バスＡお
よびＢへ送るように制御される。もしシステム・バスＡ
又はＢのＩＯＣがＣＰＵ又は主メモリーに対し情報を送
りつ）あるならば、ＣＰＵファームウェアはデータ・ト
ランシーバＡとＢを制御して、それにより送出１０Ｃが
おかれるシステム・バスを関連するデータ・トランシー
バがシステム・バスから情報を受取ってこれを内部バス
におき、他のデータ・レシーバが内部バスから情報を得
てこれをその関連するシステム・バス上におくようにす
る。このようにデータ・トランシーバＡ，２８８一１お
よびデータ・トランシーバＢ，２８４−１を制御するこ
とによって、システム・バス上の１６本のアドレス／デ
ータ回線上に現われるデータは常に同じものである。次
にデータ・トランシーバＡ，２８８一１について見れば
、指向（ＤＩＲ）入力である信号ＰＢＧＦＡＰ一はＮＯ
Ｒゲート５１２の出力である。

ＮＯＲゲート５１２の１入力は信号Ｐ斑ＦＫＰ−であ
って、これはマイクロ命令ワードのビット２４乃至２７
が２進数０１０１（第３７Ｆ図参照）のとき２進数零で
あり、この２進数０１０１は反転された付勢入力側の信
号ＰＴＩＭＥＯ十を用いてデコーダ（図示せず）により
復号される。ＮＯＲゲート５１２に対する他の入力であ
る信号ＰＥＮＢＳＡ−００は、ビット２４乃至２６が２
進数１００（第３７Ｃ図）と等しい時１／０指令１デコ
ーダ２４４−３からＮＡＮＤゲート５２１を介して得ら
れる。次にデータ・トランシーバＢ，２８４一１につい
て考えると、指向（ＤＩＲ）入力である信号Ｐ斑ＦＢＰ
−はＮＯＲゲート５１０の出力である。ＮＯＲゲート５
１０の１入力は、ＮＡＮＤゲート５３１の出力である信
号ＰＭＲＣＹＣ一がロードされる割込み要求レジスタ２
５０ーー（第４２図参照）の出力の１つである信号ＰＢ
ＳＦＭＤ一である。ＮＯＲゲート５１川こ対する他の入
力は信号ＰＥＮＢＳＢ−００であり、これはまたビット
２４乃至２６が２進数１１０と等しいＮＡＮＤゲート５
３４を介して１／０指令１デコーダ２４４−３から得ら
れる。内部バス２６川こおけるデータはチャネル番号レ
ジスタ２９６にロードすることができ、又これからスク
ラツチパツド・メモリー（ＳＰＭ）アドレス・マルチプ
レクサ２９４にロードし、その出力はスクラツチパツド
・メモリー２３６をアドレス指定するために使用される
。

代わりとして、内部バス２６０‘こおけるデータはバイ
ト・スワッピング・マルチプレクサ２６２にロードでき
、その出力はスクラッチパツド・メモリー２３６に書込
むことができる。更に、内部バス２６０１こおけるデー
タはデータ選択マルチプレクサ２６９にロードでき、そ
の出力はＦレジスタ２７４、１レジスタ２７０、ＭＩレ
ジスタ２７２、およびマイクロプロセサ２３２にロード
できる。Ｋｂロスクラツチパツド・メモリー・ロジッ
クチャネル番号レジスタ２９６は、クロツク信号ＰＣＬ
ＫＣＨ−が２進数零から２進数１の状態の遷移する時内
部バス２６０のデータ回線ＰＢＵＳ０３十乃至ＰＢＵＳ
Ｏ９十をそのデータ入力にクロツクすることにより、１
０ビットのチャネル番号の最下位の７ビットでロードさ
れる。

このチャネル番号レジスタはＤＭＣＩ／○コントロー
ラを関連して使用されてスクラツチバツド・メモリー２
３６のＰＣＴ表をアドレス指定するため、チャネル番号
の最下位の７ビットだけがチャネル番号レジスタにおい
て保管されるだけでよい（第２４図参照）。ＤＭＣチャ
ネル番号の最上位の３ビットは常に零である。システム
・バスＡおよびＢからの信号ＰＢＹＴＥＸ＋の状態も又チャネル番号レジスタ２９６
に入力され、信号ＰＤＭＣＩＯ十として出力される。

チャネル番号レジス夕２９６のクロック信号ＰＣＬＫＣ
Ｈ一はＮＡＮＤゲート５０４から得られる。ＮＡＮＤゲ
ート５０４の１入力である信号ＰＩＯＣＴＬ十は、フア
ームウエア・ワード・ビット３２乃至３４の状態（第３
５Ｃ図）を復号する副指令デコーダ２４４一２の出力を
反転するインバータ５２８により出力される。ＮＡＮＰ
ゲ−ト５０４に対する他の２入力は局部レジスタ２４２
（第４２図）によって出力される信号ＲＯＤＴ２７十お
よびＲＤＤＴ２８十であり、その相方が２進数１にセッ
トされる時（第３７Ｄ図参照）、ＮＡＮＤゲート５０４
を完全に付勢してその出力である信号ＰＳＡＦＢＳ−を
２進数零にする。信号ＰＳＡＦＢＳ−が２進数零の時、
ィンバータ５０６の出力である信号鴇ＡＦＢＳ十は２進
数１となりＡＮＤゲート６０８を部分的に付勢する。信
号ＰＴＩＭＥ３十が１次時間３の始めに２進数零から２
進数１に遷移する時ＡＮＤゲート５０８は完全に付勢さ
れ、これによりクロック信号ＰＣＬＫＣＨ−を２進数零
から１の状態に遷移してチャネル番号レジスタ２９６を
クロツクする。チャネル番号レジスタの出力である信号
ＰＳＡＲＯＩ十乃至ＰＳＡＲ０６十はＳＰＭアドレス・
マルチプレクサ２９４の１１入力側に入力される。

チャネル番号レジスタ２９６の他の２つの出力である信
号ＰＤＭＣＩＯ＋およびＰＳＭＯＢ十は分岐オン・テス
ト回路網２５４に対して入力され（第９図）、その出力
でる信号ＲＭＳＢＴ９十はアドレス・ゼネレータ１マル
チプレクサ２４８−１（第４２図）に入力される。信号
ＲＡＳＢＴ９十はＣＰＵファームウェアにより使用され
て、信号ＰＤＭＣＩＯ十から得る時ＩＯＣタイプがＤＭ
ＡＩＯＣかＤＭＣＩＯＣかをテストし、信号ＲＡＳＢＴ
９が信号ＰＳＭＯＢ＋から得る時入力チャネルと出力チ
ャネルのどちらが使用されるかをテストする。チャネル
番号レジスタ２９６のクロック動作に加えて、信号ＰＣ
ＬＫＣＨ−は又アドレス／範囲フロップ５０２をクロッ
クする。

クロツク信号ＰＣＬＫＣＨ−はアドレス／範囲フロツプ
５０２のデータ皿入力における信号ＲＤＤＴＩ９十をク
ロツクする。ＣＰＵファームウェア・ワードのビット１
９の状態およびアドレス／範囲フロツプ５０２のクロッ
ク動作の制御により、ＣＰＵファームウェアはフロップ
５０２のセット又はリセット動作を制御すことができる
。アドレス／範囲フロップ５０２のセットおよびリセッ
ト動作は又、更にファームウェア・ワード・ビット２４
乃至２６の復号から出力されるそのセット（Ｓ）および
リセット（Ｒ）入力側の信号塔ＡＲだ‐およびＰＳＡＲ
７Ｒ一によって制御される。アドレス／範囲フロツプ５
０２の出力である信号ＰＳＡＰ０７十はＳＰＭアドレス
・マルチプレクサ２９４の１１入力側へ入力され、スク
ラツチパッド・メモリー２３６のアドレス指定に際して
最下位ビットとして使用される。

２進数１はＳＰＭのマルチプレクサ２９４の１１入力の
最上位ビットにセットされ、ＳＰＭのアドレス・マルチ
プレクサ２９４の選択（ＳＥＬ）入力側で２進数１とな
る信号ＲＤＤＴ２２十によってこの１１入力が選択され
る時、スクラツチパツド・メモリー２３６内におかれた
プログラム・チャネル表がアクセスされる。

ＳＰＭ内のＰＣＴをアドレス指定する時、ＳＰＭアドレ
スの最下位ビットは、チャネル番号レジスタ２９６から
の６ビットによりＰＣＴエンドリ・アドレスのアドレス
・ワード又は範囲ワードが参照されるかどうかを決定す
る。即ち、もしアドレス／範囲フロップ５０２がセット
されてその出力（信号ＰＳＡＲ０７十）を２進数１に
するならば、ＰＣＨＴチャネル対の範囲ワードがアドレ
ス指定され、又もしフロツプ５０２がリセットされると
ＰＣＴチャネル対ェントリのアドレス・ワードがアドレ
ス指定される（第１０図参照）。ＳＰＭアドレス・マル
チプレクサ２９４の１０入力は２進数零に等しくセット
された最上位の４ビットを有し、他の４ビットは信号Ｒ
ＤＤＴＯＩ＋およびＲＤＤＴ０５＋乃至ＲＤＤＴ０７十
である。

このため、１０入力が２進数零である信号ＲＤＤＴ２２
十（第３５Ｃ図および第３５Ｃ図参照）によって選択さ
れる時、マイクロ命令ＣＰＵファームウェア・ワードが
ＳＰＭ２３６をアドレス指定することが可能となる。出
力制御‘Ｆ｝入力側の信号ＫＥＮＳＰＡ−が２進数零で
ある時、ＳＰＭアドレス・マルチプレクサ２９４の出力
が付勢される。スクラツチパツド・メモリー２３６は、
ＳＰＭのアドレス・マルチプレクサ２９４からその８ビ
ットのアドレスである信号ＰＳＡＲＳＯ十乃至門ＡＲＳ
７十を受取る。スクラッチパッド・メモリー２３６は、
本文中に参考のため引用された「インターシル（ｌｎに
ｒｓｌ）社半導体製品カタログ」なる文献に記載された
インターシル社製のタイプ５５３９‐２の１７個の１ビ
ット×２５細ＡＭチップからなる。これらＲＡＭチップ
は、ＳＰＭ２３６が第１０図に示す如く各１７ビットの
２５６ワードを提供するように構成される。ＳＰＭ２３
６への書込みは、スクラツチバツド・メモリーの書込み
付勢（ＷＥ）入力側に２進数零をおくことにより可能と
なる。もしファームウェア・ワードのビット０が２進数
１であれば、信号ＲＤＤＴＯＯ＋は２進数１となってＮ
ＡＮＯゲート５８７を部分的に付勢する。１次時間４の
始めにクロツク信号ＰＴＩＭＥ４十が２進数零から２進数１の状態に遷移す
る時、ＮＡＮＤゲート５８７が完全に付勢され、ＮＡＮ
Ｄゲート５８７の出力である信号ＰＳＯＷＲＴ−を２進
数零にさせる。

ＳＰＭ２３６に対するデータ入力の最上位１６ビットは
バイト・スワッピング・マルチプレクサ２６２の出力側
からの信号俺ＤＩＯＯ‐乃至ＰＳＤＩ１５一である。

ＳＰＭ２３６に対するデータ入力信号の最下位ビットは
ファームウェア・ワードのビット１９から得る信号Ｒ
ＤＤＴＩ９十である。ＳＰＭ２３６の出力は信号ＰＳ
ＤＯＯＯ十乃至ＳＰＤＯ１６十である。ＳＰＭデータ
・レジスタ５１８は、Ｔｅｘａｓｌ船ｔｒ皿ｍｅｎ
ｔｓ社製のタイプＳＮ７鳩３７３の２つの８ビットのＤ
タイプ透過ラツチからなる。ＳＰＭデータ・レジスタ５
１８の入力は、ＯＲゲート５８５の信号ＰＴＩＭＥＯ−
およびＰＴＩＭ旧１一を介して１次時間Ｑおよび１次時
間１その出力側に対して付勢される。ＯＲゲート５８５
の出力である信号ＰＳＤＲＣＫ十はＳＰＭデータ・レジ
スタ５１８のクロツク‘Ｃ｝入力側に接続される。ＳＰ
Ｍデータ・レジスタ５１８の出力は、常に、その出力制
御‘日入力側に生じる２進数零により付勢される。ＳＰ
Ｍデータ・レジスタ５１８の出力である信号ＰＳＤＲＯ
Ｏ＋乃至ＰＳＤＲ１５十はデータ・セレクタ・マルチプ
レクサ２６９の１０入力側に接続される。クｏック信号
ＰＣＬＥＡＲ一が２進数零から２進数１へ遷移する時、
クリア・フロップ５１４がセットされ、そしてそのリセ
ット（Ｒ）入力側で２進数零になる信号ＰＣＬＥＲＲ一
によってリセットできる。

フロツプ５１４のＱ出力である信号ＰＣＰＣＬＦ＋とお
よびＰＳＤＯ１６十であってスクラッチパッド・メモリ
ー２３６から読出される１７ビット・ワードの最下位ビ
ットを保有するこの信号とは、クロック信号ＰＴＩＭ旧
４十が１次時間４の始めに２進数零から２進数１の状態
に遷移する時レジスタ５１６にクロツクされる。クリア
・フ。ップ５１４の他の出力である信号ＰＣＰＣＬ
Ｆ−は、局部レジスタ２４２（第４２図）に含まれるマ
イクロ命令ファームウェアーワードのビット１６乃至２
３のクリアのために使用される。レジスタ５１６からの
信号ＰＣＰＣＬＲ＋およびィンバータ５８３からの信号
ＰＣＰＣＬＲ一は種々のレジスタおよびフロツプのクリ
アのためＣＰＵ全体にわたって使用される。

例えば、信号ＰＣＰＣＬＲ十はＮＯＲゲート５９５を介
してアドレス・レジスタ１，２４６−１のクリアに使用
され、信号ＰＣＰＣＬＲ一はアドレス・レジスタ２，２
４６−２のクリアのために使用される（第４２図参照）
。

又信号ＰＣＰＣＬＲ＋はブートＰＲＯＭ２４０からのデ
ータの読出しを禁止するため使用される（第４２図参照
）。レジスタ５１６に示される他の出力であってスクラ
ツチパツド・メモリー２３６から読出されるワードの最
下位ビットの状態を反映する信号ＰＴＢＳ１３十は分
岐オン・テスト回路網２５４（第９図）へ行き、アドレ
ス・ゼネレータ１マルチプレクサ２４８−１（第４２図
）へ入力されるビットＲＡＳＢＴ９十の決定に使用され
る。Ｋｂハノゞイト・スワッピング・ロジック次に第
４３図のバイト・スワッピング・マルチプレクサ２６２
に関して、ＣＰＵファームウェアがスクラツチパツド・
メモリー２３６への書込みの前に内部バス上のデータの
左右のバイトのスワッピングを制御することができる方
法について説明する。

副指令１デコーダ２４４一１はマイクロ命令ファームウ
ェア・ワードのビット２５乃至２７の復号に使用され、
これらが２進数００１にセットされる時（第３７Ｆ図参
照）、その出力の１つである信号ＰＳＤＥＸＥＮ一を２
進数零にセットさせる。副指令１デコーダ２４４一１の
出力は２進数１である信号ＲＤＤＴ２４−および２進数
零である信号ＲＤＤＴ３２十によって部分的に付勢され
、１次時間１の始めに２進数１から２進数零の状態に遷
移しそし１次時間４の終り迄２進数零の状態に止める信
号ＰＴＩＭＥＯ＋より完全に付勢される。信号ＰＳＤＥ
ＸＥＮ−が２進数零である時、バイト・スワッピング・
マルチプレクサ２６２の１０入力がその出力側に付勢さ
れ、内部バスに現われる左右のバイトの交換を生じさせ
る。もし信号ＰＳＤＥＸＥＮ−が２進数１であれば、バ
イト・スワッピング・マルチプレクサ２６２の１１入力
が選択され、内部バス上のデータがバイトのスワッピン
グを生じることなくマルチプレクサ２６２の出力側に転
送される。

このように、内部バス２６０からのデータのバイトのス
ワッピングはデータがスクラッチパツド・メモリー２３
６に書込まれる前に制御される。Ｋｂニマィクロプロ
セサおよびデータ選択ロジック前述の如く、内部バス２
６川こ対する第３の入力はマイクロプロセサ２３２によ
り出力されるデータからのものである。

マイクロプロセサ２３２は、データ・セレクタ・マルチ
プレクサ２６９の出力側から１６ビットの入力データで
ある信号ＰＡＵＤ１５＋乃至ＰＡＵＤＯ０十を受取る。
マイクロプロセサ・レジスタ・フアイルはビットＰＳＴ
Ａ０３＋乃至凶ＰＡＯＩ＋およびビットＲＤＤＴ０４十
によってアドレス指定される。ファイル・レジスタ・ア
ドレス・ビットＰＳＰＡ０３＋乃至ＰＳＰＡＯＩ＋は第
８図に示されるファイル・アドレス・マルチプレクサ２
７６から得られる。ファイル・アドレス・マルチプレク
サの選択はファームウェア・ワードのビット２および３
によって制御される（第３５Ａ図参照）。マイクロプロ
セサ２３２によって実行される命令は、ファームウェア
・ワード・ビット１０乃至１８（第３５Ｂ図）から得ら
れる９命令（ＩＮＳＴＲ）入力である信号ＲＯＤＴＩＯ
十乃至ＲＤＤＴ１８十によって制御される。前述の如く
、マイクロプロセサ２３２のデータ出力である信号ＰＢ
ＵＳ１５十ＣＰ乃至ＰＢＵＳＯＯ＋ＣＰは、データ・
トランシーバＡ，２８８−１およびデータ・トランシー
バＢ，２４８−１の出力と点５０９でワイヤＯＲされる
。データ・セレクタ・マルチプレクサ２６９の１１入力
は、標識（１）レジスタ・フロップ２７０の８ビットで
ある信号ＰＩ０８十乃至ＰＩ１５十と、マスク（ＭＩ）
レジスタ２７２の出力である信号ＰＲＭＲＯＯ＋乃至Ｐ
ＲＭＲ０７十かち得られる。

データ・セレクタ・マルチプレクサ２６９の１２入力は
、信号ＲＤＤＴ０８十、ＲＯＤＴＯ９十およびＲＤＤＴ
２４十乃至ＲＤＤＴ３１十である。データ・セレクタ・
マルチプレクサ２６９の出力は、その２つのセレクタ（
ＳＥＬ）入力側の信号ＲＯＤＴ２０十およびＲＤＤＴ２
１十につて４つの入力から選択される。データ・セレク
タ・マルチプレクサ２６９のスト。ーブ（ＣＥ）入力に
おける２進数零は出力を付勢する。ファームウェア・ワ
ード・ビット２０おぴ２１を制御することにより、デー
タ・セレクタ・マルチプレクサ２６９の出力は、スクラ
ツチパツド・メモリー’データ・レジスタ５１８と、１
レジスタ２７０およびＭＩレジスタ２７２と、マイクロ
命令ワード・ビット８，９および２４乃至３１からの定
数と、および内部バス２６０から選択することができる
（第３５Ｃ図参照）。Ｋｂホ１、ＭＩおよびＦレジス
タ・ロジック標識（１）レジスタ２７０は８つのＤタイ
プ・フロップからなり、その各々は２進数零から２進数
１の状態に変る信号ＰＩＲＦ斑−によりクｏックされる
。

信号ＰＩＲＦ斑−はマイクロ命令ファームウェア・ビッ
ト２４乃至２７を復号することにより生成され、これら
が２進数１１０と等しい時、信号ＰＩＲＦＢＳ−を２進
数零にセットする（第３７Ｆ図参照）。マスク（ＭＩ）
レジスタ２７２は２進数零から２進数１の状態に変る信
号ＰＲＭＲＣＫ一によりクロツクされる。信号ＰＲＭＲ
ＣＫ一はマイクロ命令ファームウェア・ワードのビット
２８乃至３１を復号することにより生成され、これが２
進数１１００と等しいとき、信号ＰＲＭＲＣＫ−を２進
数零にセットする（第３７Ｇ図参照）。ＭＩレジスタ２
７２は２進数零にセットされる信号ＰＣＰＣＬＲ一によ
りクリアざれる。クロツク信号ＰＩＲＦＢＳ−およびＰ
ＲＭＲＣＫ一は反転付勢入力の信号ＰＴＩＭ旧４一によ
り付勢されるデコーダによって生成され、従ってこれ等
のクロック信号の相方が１次時間４の終りに２進数零か
ら２進数１の状態に変ることに注意。機能‘Ｆルジスタ
は、Ｆレジスタ・カウンタＦＲ０，２７４−０、Ｆレジ
スタ・力ウンタＦＲ２，２７４−２ｔおよびＦレジスタ
・カウンタＦＲ３，２７４−３からなる。

ＦＲＯ，２７４一０およびＦＲ３，２７４一３はそ
れぞれＴｅｘａｓｌｎｓｔｍｍｅｎＧ社製のタイプＳＮ
７４ＳＩ６叫同期４ビット可逆カウンタからなる。ＦＲ
２，２７４一２は２つのタイプＳＮ７蝿１６９Ａカウン
タからなる。ＦＲＯ，ＦＲ２，ＦＲ３のクロツクはその
クロツク‘ｑ入力側の信号ＰＲＦＯＬＫ＋により制御さ
れる。もしマイクロ命令ファームウェア・ワード・ビッ
ト３２乃至３４が２進数１００と等しければ、信号ＰＦ
ＲＣＬＫ十は１次時間３の終りに２進数零から２進数１
へ変る（第３５Ｃ図参照）。Ｆレジスタ・力ウンタＦＲ
Ｏ，２７４一０のロードはそのロード（Ｌ）入力側にお
ける信号ＰＦＲＬＤＯ−によって制御される。信号ＰＦ
ＲＬＤＯ−は信号ＲＤＤＴ２６十およびＲＤＤＴ２７十
を一緒にＮＡＮＤすることによって生成される。Ｆレジ
スタ・カウンタＦＲ２，２７４−２のロードはそのロー
ド（Ｌ）入力側における信号ＰＦＲＬＤＭ一によって制
御される。信号ＰＦＲＬＤＭ一は信号ＲＤＤＴ２８十お
びＲＤＤＴ２９十を一緒にＮＡＮＤすることにより生成
される。入力信号ＰＡＵＤ１５＋乃至ＰＡＵＤ１２十に
よるＦレジスタ・力ウンタＦＲ３のロードはそのロード
（Ｌ）入力側で信号ＰＦＲＬＤ３−によって制御される
。信号ＰＦＲＬＤ３一は信号ＲＤＤＴ３０十およびＲＤ
ＤＴ３１十を一緒にＮＡＮＤすることによって生成され
る。Ｆレジスタ・力ウンタＦＲＯ，２７４一０はそのカ
ウント付勢（ＰおよびＴ）入力側の信号ＲＤＤＴ２６十
によってカウントするよう付勢される。

ＦレジスタＦＲ２，２７４一２はそのカウント付勢（Ｐ
およびＴ）入力側の信号ＲＤＤＴ２８十によりカウント
するよう付勢される。Ｆレジスタ・カウンタＦＲ３，２
７４一３はそのカウント付勢（ＰおよびＴ）入力側の信
号ＲＯＤＴ３０十によりカウントするよう付勢される。
Ｆレジスタ・カウンタＦＲＯ，２７４−０のカウントの
方向はその可逆（Ｕ／Ｄ）入力側の信号ＲＯＤＴ２７十
によに制御される。Ｆレジスタ・カウンタＦＲ２，２７
４−２のカウント方向はその可逆（Ｕ／Ｄ）入力側の信
号ＲＤＤＴ２９十によって製御される。Ｆレジスタ・力
ウンタＦＲ３，２７４一３のカウント方向はその可逆（
Ｕ／Ｄ）入力側の信号ＲＤＤＴ３１十によって制御され
る。Ｆレジスタの出力のあるものは、ブートＰＲＯＭ２
４０（第４２図）、ファイル・アドレス・マルチプレク
サ２７６（第８図）、および分岐オン・テスト回路総２
５４の入力である。Ｆレジスタの出力も又ＣＰＵロジッ
ク内の他の場所においても使用される。Ｋｂヘバス指
令ロジックＣＰＵからシステム・バスＡおよびＢにおけ
る１／０コントローラおよび主メモリーへ行く種々の指
令信号は第４３図に示される。

指令トランシーバＡ，２８６−１および指令トランシー
バＢ，２８２−１から来る信号および信号ＰＩＯＣＴＡ
−およびＰＩＯＣＴＢ一は全てＣＰＵにおいて生成され
、システム・バス上を１／０コントローラ又は主メモリ
ーへ伝送される。ＰＢＹＱＥＸ＋，ＰＢＵＳＹ−２Ａお
よびＰＢＩＳＹ−２Ｂ等の他の指令信号はＣＰＵにおい
て生じて１／０コントローラ又は主メモリーへ送入され
るか、あるいは１／０コントローラ内で生じてシステム
・バスを介してＣＰＵへ送出され得る。Ｋｂへｉｌ／
○指令ロジック次に第４３図において、指令トランシーバＡ，２８６一
１、および指令トランシーバＢ，２８２ーーはＴｅｘａ
ｓｌｎｔｒｕｍｅｎｔｓ社製のタイプＳＮ７４Ｓ２４５
であり、データ・トランシーバＡ，２８８−１およびデ
ータ・トランシーバＢ，２８４一１に関して前に述べた
如きものである。

指令トランシーバＡおよび指令トランシーバＢの指向Ｄ
ＩＲおよび出力付勢｛Ｆー入力側に２進数零を有するこ
とにより、両トランシーバはその出力を常に付勢させ、
情報転送の方向はＣＰＵ皿入力からシステム・バスＡお
よびＢ（Ｑ）出力へ向う。入力信号ＲＯＤＴ２９＋乃至
ＲＤＤＴ３１十は、ファームウエア・ワード・ビット２
９乃至３１から得られ、１／０指令（第３７Ｅ図）■を
システム・バスＡおよびＢ上の１／０コントローラに送
るため使用され、指令トランシーバＡ，２８６−１およ
びＢ，２８６一１に共通である。信号ＢＣＹＣＯＴ−お
よびＰＴＩＭ旧３一は、第１４図に示したクロック・ロ
ジックから得たタィミンング信号であり、指令トランシ
ーバＡ，２８６−１および指令トランシーバＢ，２８２
一１によりシステム・バスＡおよびＢの相方に伝送され
る。初期化信号ＰＣＬＥＡＲ一は同機にシステム・バス
Ａおよびシステム・バスＢの両方に送られる。付勢のＣ
データ・ドライバ信号ＰＥＮＢＳＡ−００およびＰＥＮ
ＢＳＢ−００はＮＡＮＤゲ−ト５２１および５３４の出
力であり、それぞれ指令トランシーバＡ，２８６一１お
よび指令トランシーバＢ，２８２一１によつてシステム
・バスＡおよびシステム・バスＢに伝送される。副指令
デコーダ２４４−２は１次時間１の始めに付勢され、付
勢（ＥＮ）入力側の信号ＰＴＩＭ旧０十によって１次時
間４まで付勢状態を維持する。

副指令デコーダ２４４−２は信号ＲＤＤＴ３２十乃至Ｒ
ＤＤＴ３４十を復号し、前述の如く信号ＰＭＲＦＳＨ−
、ＰＭＲＣＯＮ−を生成し、又信号ＰＩＯＣＴＬを生成
る（第３５Ｃ図参照）。信号ＰＩＯＣＴＬはインバー
タ５２８によって反転されて信号ＰＩＯＣＴＬ＋を生じ
る。信号ＰＩＯＣＴＬ＋はＮＡＮＤゲート５３６および
ＮＡＮＤゲート５３６を部分的に付勢する。ＮＡＮＤゲ
ート５３６が２進数零である信号ＲＯＤＴ２７一により
完全に付勢される時、その出力である信号ＰＩＯＣＴＡ
−は２進数零であって、システム・バスＡのＩＯＣに対
して回線ＲＤＤＴ２８十ＢＡ乃至ＲＤＤＴ３１十ＢＡ上
に符号化された１／０指令が有効であることを表示する
。同様に、ＮＡＮＤゲート５３８は２進数零であ信号Ｒ
ＤＤＴ２８一により完全に付勢される。このため、ＮＡ
ＮＤゲート５３８の出力である信号ＰＩＯＣＴＢ−を２
進数零にさせ、システム・バスＢ上のＩＯＣに対して回
線ＲＤＤＴ２９十ＢＢ乃至ＲＤＤＴ３１十ＢＢ上に符号
化された１／０指令が有効であることを表示する（第３
７０図参照）。副指令デコーダ２４４−２の出力信号Ｐ
ＩＯＣＴＬ一は又１／０指令１デコーダ２４４−３を付
勢するため使用され、このデコーダは信号ＲＯＤＴ２４
＋乃至ＲＤＤＴ２６十を復号する（第３７Ｃ図参照）。

１／０指令１デコーダ２４４一３の出力信号ＰＢＳＩＯ
Ａ−およびＰＢＳＩＯＢ一はそれぞれＮＡＮＤゲート５
２１および５３４に接続され、マイクロ命令ファームウ
ェア・ワードのビット２４乃至２６の復号が各出力信号
を２進数零にセットする時各ＮＡＮＤゲートを部分的に
付勢する。

ＮＡＮＤゲート５２１および５３４は２進数零である信
号Ｐ斑ＦＭＤ＋によって完全に付勢される。信号Ｐ茂Ｆ
ＭＤ十は、割込み要求レジスタ２５０‐１から生じる信
号ＰＢＳＦＭＤ−を反転するィンバータ５２０の出力で
ある（第４２図参照）。Ｋｂへｉｉ進行中および使用
中ロジック１／０指令１デコーダ２４４一３からの出力
信号ＰＲＯＣＥＤ一はィンバータ５４４により反転され
て信号ＰＲＯＣＥＤ＋を生じ、この信号は更にィンバー
タ５４６により反転されて信号ＰＲＯＣＥＤ−２Ａを生
じ、インバータ５４７により反転されて信号ＰＲＯＣＥ
Ｄ−２Ｂを生じる。

信号ＰＲＯＣＥＤ−２Ａはシステム・バスＡに行き、信
号ＰＲＯＣＥＤ−２ＢはシステムＢに行き、各バス上の
１／０コントローラに対してＣＰＵが各システム・バス
上のＩＯＣから最新の割込み要求を受入れたことを表示
する。

あるいは又、ＣＰＵは回線ＰＲＯＣＥＤ−２Ａ上のシス
テム・バスＡのＩＯＣから、又回線ＰＲＯＣＥＤ一２８
上のシステム・バスＢのＩＯＣから進行中信号を受取る
。これ等の両回線はＮＯＲゲート５５川こ対する入力で
あって信号ＰＲＯＣＥＤ−２０を生じ、これが更に分岐
オン・テスト回路網２５４（第９図）へ行き、この回路
網はアドレス・ゼネレータ１マルチプレクサ２４８−１
（第４２図）によって使用される信号ＲＡＳＢＴ９十を
生じ、それによりシステム・バスＡ又はＢ上のアドレス
指定されたＩＯＣがシステム・バス回線ＲＤＤＴ２９十
乃至ＲＤＤＴ３１十上の１／０指令を受取ったかどうか
をＣＰＵファームウエアにテストさせる。１／０指令１
デコーダ２４４一３の出力側の信号ＰＢＢＵＳＹ一は前
に述べたばかりの進行中ロジックのそれと類似のロジッ
クに行き、システム・バスＡおよびＢにおける１／０コ
ントローラに関して使用中信号を送受する。

詳細には、信号ＰＢＢＵＳＹ一はインバータ５５２によ
って反転されて信号ＰＢＢＵＳＹ＋を生じ、この信号は
更にィンバータ５５４によって反転されてシステム・バ
スＡに関して入出する信号ＰＢＵＳＹ−２Ａを生じ、ま
たインバータ５５６によって反転されてシステム・バス
Ｂに関して入出する信号ＰＢＵＳＹ−２Ｂを生じる。信
号ＰＢＵＳＹ一２ＡおよびＰＢＵＳＹ−２ＢはＮＯＲゲ
ート５５８に入力されて、このゲートは分岐オン・テス
ト回路網２５４（第９図）へ行く信号ＰＢＢＵＳＹ−２
０を生じ、この回路網２５４の出力である信号ＲＡＳＢ
Ｔ９十はアドレス・ゼネレータ１マルチプレクサ２４８
一１（第４２図）に行く。Ｋｂへ餌議出し／書込みバ
イト・ロジック書込みバイト０、信号ＰＷＲＴＢＯ＋お
よび書込みバイト１信号ＰＷＲＴＢＩ十は、それぞれイ
ンバータ５２４および５２６を経てＲＤＤＴ０８十およ
びＲＤＤＴＯＩ＋を反転することによってＣＰＵから生
じることができ、あるいはこれ等の信号はシステム・バ
スＡ又はＢ上におかれたＩＯＣから受取ることができる
。

従って、これら書込みバイト信号は、ファームウェア・
ワードのビット８および９（第３５Ｂ図）によって制御
されるか、システム・バスの一方のＩＯＣから受取るこ
とができる。信号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ十
は共に、出力信号ＰＭＲＥＡＤ＋を生じるＡＮＤゲート
５３０を部分的に付勢するため使用される。信号ＰＭＲ
ＥＡＤ十は、２進数１の時ＮＡＮＤゲート５３１を部分
的に付勢し、このゲーートはＡＮＤゲート５６４により
出力される信号ＰＭＭＣＹＣ＋が２進数１である時完全
に付勢される。

ＮＡＮＤゲート５３１の出力である信号ＰＭＲＣＹＣ一
は割込み要求レジスタ２５０−１（第４２図）の入力の
１つに行く。ＫｂへｉｖメモリーＧＯロジック読み出しサイクル、書込みサイクル又はリフレツシュ・
サイクルを実施するよう〆モリーに通知する主メモリー
００信号は、主としてファームウェア・ワードのビット
２３の制御によって生成される（第３５Ｃ図）。

条件付き講出し信号ＰＭＲＣＯＮ−は副指令デコーダ２
４４−２の出力の１つであり、インバータ５６川こよっ
て反転されて、ＮＡＮＤゲート５６２を部分的に付勢す
る信号ＰＭＲＣＯＮ＋を生じる。

制御フロツブ４のフロツプ２５８一４は、そのセット（
Ｓ）入力側で２進数零である信号ＰＴＣＦ簿一によりセ
ットされ、そのＩＪセット（Ｒ）入力側で２進数零であ
る信号ＰＴＣＦ４Ｒ−によってリセットできる。制御フ
ロツプ４のフロツプ２５８一４は又、２進数零から２進
数１の状態に変る信号ＰＣＴＦ４Ｃ−のクロツクにより
そのデータ（Ｄ）入力側で回路ＰＢＵＳＯＯ＋上で生じ
る１６ビットの内部バス２６０の最上位ビットをゲート
することによってセットできる。信号ＰＴＣＦ４Ｓ−
，ＰＴＣＦ４Ｃ−およびＰＴＣＦ４Ｒ一はフアームウエ
ア・ワードのビット２８乃至３１を復号することによっ
て生成される（第３７Ｇ図）。セットされると、制御フ
ロップ４のフロツプ２５８−４の信号ＰＴＣＦ０４十は
２進数１となり、ＮＡＮＤゲート５６２を完全に付勢し
て、その出力側の信号ＰＲＭＣＯＮ−２０を２進数零の
状態にセットする。条件付き議出しを行うことにより信
号ＰＭＲＣＯＮ一は２進数零となり、制御フロツプ４の
フロップ２５８一４をセットすることにより信号ＰＴＣ
Ｆ０４十は２進数１になって信号ＰＭＲＣＯＮ−２０は
２進数零となり、ＡＮＤゲート５６４を消勢する。ＡＮ
Ｄゲート５６４の消勢により、さもなければマイクロ命
令のビット２３が２進数１であれば生じるメモリーＧＯ
信号の生成を禁止する。メモリーＧＯ信号の生成を禁止
するこの能力は、同じ主メモリーのロケーションへの記
憶に先立ってメモリー読出しを行うことが望めしくない
ような状態（記憶タイプのソフトウェア命令の処理にお
ける如き）において、ＣＰＵファームウェアによって使
用される。

このような状態においては、主メモリーの論出し（メモ
リー・パリティ・エラーの検出を行う）は禁止され、メ
モリー書込み操作のみが許可され（パリティ・エラーの
検査は行わない）、それによりメモリーパリティ・ェフ
ー・トラップの可能性を除去するものである。もし信号
ＲＤＤＴ２３十が２進数１であり、信号ＰＭＲＣＯＮ−
２０が２進数１であれば、ＡＮＤゲート５６４は完全に
付勢され、出力信号ＰＭＭＣＹＣ＋がメモリーＧＯフロ
ツプ５６６のデータ■入力側で２進数１となる。メモリ
ーＧＯフロツプ５６６のデータ入力における２進数１は
、１次時間３の始めに２進数零から２進数１に遷移する
信号ＰＴＩＭＥ３十によりクロツクされ、これによりフ
ロツプをセットし出力信号ＰＭＥＭＧＯ＋ＣＰを２進数
１にする。メモリーＧＯフロップ５６６は、信号ＰＴＩ
Ｍ旧０−が２進数１から２進数零の状態に変る時１次時
間０の始めにリセットされる。信号ＫＭＥＭＧＯ−はィ
ンバータ５６８によって反転されて信号ＰＭＥＭＧＯ＋
ＭＰを生じる。もしＮＯＲゲート５７０の入力側の信
号ＰＭＥＭＧＯ十ＣＰとＰＭＥＭＧＯ＋ＭＰのいずれか
が２進数１であれば、出力信号ＰＭＥＭＧＯ−２進数零
となり、システム・バスＢ上のメモリーに通知して主メ
モリーの読出しサイクル、書込みサイクル又はリフレッ
シュ・サイクルを開始させる。Ｌ主メモリーの説明主メモリーは高速のランダム・アクセス・メモリーＲＡ
Ｍであり、アドレス・シーケンス・デー夕・パターン、
又は記憶反復速度の制御ないこ全ての議出し／書込み機
能を行うことが可能である。

その基本的アーキテクチュアは、それぞれ１舷乃至６４
Ｋの１６ビット・ワードの最小乃至最大の講出し／書込
み記憶城ＲＡＭを提供するよう構成された独自のメモリ
ー構成からなっている。又、ワード当り２つのパリティ
・ビットが含まれる。主メモリーの性能特性は、それぞ
れ１０００ナノ秒のメモリー読出しサイクル、書込みサ
イクル又はリフレッシュ・サイクル（即ち、２つの連続
する５００ナノ秒のＣＰＵサイクル）と、５００ナノ秒
のメモリー読出しアクセス時間と、１５マイクロ秒のメ
モリー・リフレッシュ速度を含む。Ｌａシステム・／
ゞス・インターフエース主メモリーとＣＰＵとの間、又
は１／０コントローラを有する主記憶装置間の情報（即
ち、アドレス、データ、又はＣＰＵ指令）の全ての転送
はシステム・バスＢによる。

主メモリー制御はＣＰＵにより排他的に送られるメモリ
ー指令により与えられる。主メモリーとシステム・バス
との間のインターフェース信号は：ＢＵＳＸＯＯ＋乃至
ＢＵＳＸ１５十，ＰＴｍ灯Ｅ３，ＰＣＬＥＡ
Ｒ−ＰＷＲＴＢＯ十，ＰＷＲＴＢＩ＋，ＭＥＭＰ
ＥＲ−，ＰＭＥＭＧＯ−，ＰＭＦＲＳＨ一およびＰＢＳ
ＦＭＤ一であり、第６図および第７図に示される。Ｌａ
イデータ・ワード主メモリー・データ・ワードは、第５図に示す如く１６
データ・ビット（２バイト）からなり、２パリティ・ビ
ット（バイト当り１パリティ・ビット）を有する。

この２つのパリティ・ビットは主メモリー装置に対し独
自のものであるため、これ等はシステム・バス上をＣＰ
Ｕ又はＩＯＣには送られない。Ｌａコアドレス・ワー
ドメモリー・アドレス・ワード（第５図参照）は、主メモ
リー構成内の主メモリー・モジュールのメモリー・ロケ
ーションをソフトウエアがアクセスすることを可能にす
る。

Ｌｂ主メモリーの構造の概要主メモリー構成は、１つ以上の主メモリー・ボードを使
用することによって議出し／書込みメモリーＲＡＭとし
て構成される。

主メモリー・ボードは１弧、３が又は６４Ｋの読出／書
込みメモリーを与える。主メモリー構成に対する最４・
乃至最大記憶容量はそれぞれ１靴乃至６４Ｋの１６ビッ
ト・ワード（１靴Ｗ乃至６４ＫＷ）である。１つ以上の
主メモリー・ボード上のアドレス・スイッチにおいてセ
ットされた主メモリー・アドレス・フィールドは、‘１
’主メモリー構成におけるロケーション０からその終り
迄連続し、（２｝常に必Ｗアドレスの境界で始めり、（
３｝下位メモリー０〜×において最大サイズの主メモリ
ー・ボード（即ちモジュール）を常に保持して、別の比
較的小さな主メモリー・ボードの各々が先行する比較的
大きな主メモリー・ボード（即ちモジュール）の最終ア
ドレスに１を加えたもの（即ち、Ｘ＋１）で始まらなけ
ればならない。

じモジュールの物理的／構造的特性王〆モリ−・ボードは１８Ｋ×１ビットＲＡＭチップを
用いて、アドレス指定を容易化し記憶の多機能性を得る
ため各王メモリ−・ボード上に独立のＲＡＭデータおよ
びパリティのアレーを形成する。

このアレーは４つの行（０乃至３）に構成される。各行
は、その各のワード当り２パリティ・ビットを１６Ｋの
１６ビット・ワード‘こ与えるよう構成された１８のＲ
ＮＭチップを使用する。各々の主メモリー・ボードは、
各行を然るべく配置することにより１靴Ｗ、３狐Ｗ、又
は６４ＫＷの諸出し／書込み記憶域を提供するように構
成することができる。アセンブルされた主メモリー・モ
ジュールにおける記憶容量は１狐ＷＲＡＭチップに配
置された行の数によって決定することができる（例、主
メモリー・ボード上の行０および１の群は３２ＫＷの記
憶城と等しい）。リィモジュールのアドレス指定アドレス・スイッチ組立体を用いて、主メモリー構成内
の固定されたアドレス範囲を主メモリー・ボードを割当
てる。

このアドレス・スイッチ組立体は、主メモリー・モジュ
ール内の主メモリー・アドレスを形成するために専ら使
用される。

このアドレスはシステム・バスのアドレス回線からのセ
グメント識別フィールド（ビット０乃至３）の１つと比
較されてそれによりアドレス指定される主メモリー・モ
ジュールを決定する。主メモリー・モジュールにおける
アドレス・ススィッチ組立体の各モジュール・サイズ・
スイッチはそのＯＦＦ位置におかれる時巡Ｗの王〆モリ
−・アドレス・フィールドを可能にし、このように４Ｋ
Ｗの糟分において１舷Ｗ乃至６４ＫＷの主メモリー・サ
イズの手動形成を可能にする。Ｗメモリー保管ユニッ
トメモリー保管ユニット（第１図の素子２２２）は主メモ
リー・ボードと共に使用される。

このメモリー保管ユニットは、システムに対するＡＣ電
源が突然遮断される時王〆モリー・ボードのＲＡＭアレ
ーにＤＣ電力を維持し、メモリー保管ユニットが活動状
態を維持する限り、ＡＣ電源が回復される迄連続的なり
フレッシュ・サイクルを可能にする。仏主メモリーの
機能の概要本項では、システム・バスからのデータの処理における
その活動を強調する主メモリーの機能の概要を述べる。

第４１図は主メモリー・モジュールにおける主な素子を
示し、主メモリーとシステムリゞスとの間のデータ・フ
ロー活動を示す。制御情報（即ち、リフレッシュ指令、
読出し／書込み指令、アドレス、等）は主メモリーによ
りシステム・バスから取出され、一時的に関連するメモ
リー・レジス外こ記憶されてデータを処理し、あるいは
必要に応じて主メモリーをリフレッシュする。適合した
活動は、メモリー・サイクルがＣＰＵからのメモリー開
始要求によって開始される時（信号ＰＭＥＭＧＯ−が２
進教養となる）実施される。リフレッシュ指令が受取ら
れる時、各ＲＡＭチップにおける選択された行が以下の
項で説明される如くリフレッシュされ得る。読出し指令
又は書込み指令が受取られる時、最初にそのメモリー・
アドレスがテストされこれが規定されたアドレス境界を
越えないことを検査する（即ち、開始アドレスの後、お
よび開始アドレスにメモリー・サイズを加えたもの）。
もしこの境界を越すと、メモリー・サイクルが終了させ
られる。もしこの境界を越えなければ、メモリー・サイ
クルは、論出し指令又は書込み指令に対する指令レジス
タを検査することによりこの要求を処理し続ける。読出
し指令の受取りはメモリ一読出しサイクルを開始して、
主メモリー・ロケーションからシステム・バスに２バイ
トのデータ・ワードを取出す。同様に、ワード又はバイ
トのメモリー操作に対する書込み指令がメモリー書込み
サイクルを開始して、システム・バスからデータ・ワー
ドを取出してこのワードを記憶し、あるいはこのワード
からのいずれかのバイトを規定された主メモリー・ロケ
ーションへ記憶する。ＣＰＵは、メモリー読出し操作の
ためのデータをシステム・バスが受入れることを可能に
し、データがメモリー書込み操作のためシステム・バス
上にあることを保証する。データ書込み操作においては
、２バイトのデー夕・ワードがシステム・バスから取出
されてメモリー・データ・イン・レジスタに記憶される
。次に、書込み機能のタイプ（ワード書込み又はバイト
書込み）に従って、ワード又はバイト書込みメモリー操
作が行われてメモリーにこのワード又はバイトを記憶し
、そしてパリティ・ビットが生成されて各バイトに対し
て記憶される（即ち、ワード当り２パリティ・ビット、
又はバイト当り１パリティ・ビット）。バイト操作にお
いては、バイト０（左）又はバイトー（右）がメモリー
・ロケーションに記憶される時、このメモリー・ロケー
ションの隣りのロケーション（反対側）のバイトは影響
されない論出しサイクルにおいては、２バイトのデータ
・ワードはその２パリティ・ビットと共に規定されたメ
モリー・ロケーションから敬出される。

２パリティ・ビットは直接パリティ検査ロジックに送ら
れるが、１６ビットのデータ・ワードはデータ・アウト
・レジスタに直接送られ、ここでそのデータ・ヮード‘
まＣＰＵによる獲得のためシステム・バスにおかれる。

このデータ・ワードも又データ・アウト・レジスタから
データ・イン・レジスタを介してパリティ検査ロジック
に再循環され、この検査ロジックでは２パリティ・ビッ
トと共に可能性のあるパリティ・ェラ−について検査さ
れる。パリティ・エラーが生じる時メモリー・ェフー・
ラッチにラッチ・アップされ、欠陥主メモリー・ボード
におけるエラー表示灯が点灯され、ＣＰＵが然るべく通
知される（回線ＭＥＭＰＥＲ−上のシステム・バス上）
。主メモリーがリフレッシュ指令（ＣＰＵにより１５マ
イクロ秒以下毎に送出される。

）を受取って受入れる時、システム・バスに対するデー
タは禁止され、講出しサイクルが開始されて各々の主メ
モリー・ボード上のＲＡＭアレーの選択されたロケーシ
ョンのデータを復元する。その完了後、リフレツシュ・
アドレス・カウンタは次のりフレッシュ指令に備えて１
だけ増分される。戊イ主メモリーのタイミング主メモリーの動作は、１０００ナノ秒のメモリー・サイ
クルと合致する連続した５００ナノ秒の２つのＣＰＵサ
イクルを使用する。

第１のＣＰＵサイクルはメモリー・サイクル（メモリー
ＧＯ）を要求してメモリー・アドレスおよび各指令を与
える。第２のＣＰＵサイクルは、規定されたメモリー・
アドレスに対するシステム・バス・データを与え、ある
いはこのアドレスからシステム・バス・データを受取る
。その最初のＣＰＵサイクルにおいて、主メモリーはリ
フレッシュ指令又は議出し／書込み指令と、低レベルの
メモリー○○（２進数零、ＰＭＥＭＧＯ−）信号を受取
る。

リフレッシュ指令又は読出し／書込み指令は適合した操
作に対し主メモリー・ボードを条件付ける。しかし、低
レベルのリフレツシュ指令信号ＰＭＦＲＳＨ−は、メモ
リー・サイクル要求の約２００ナノ秒前にシステム・バ
スにおかれ、それによって次のＩＪフレッシュ指令を王
〆モリーに警告する。メモリーＧＯ信号ＰＭＥＭＧＯ−
は主メモリー構成内の各主メモリー・モジュールに配分
され、各主メモリー・ボード内のクロック・ゼネレータ
を始動させる。もしリフレツシュ指令が受取られると、
１完全メモリー・サイクルの間記憶論出しサイクルが開
始されてアレー内の各ＲＡＭチップの１行をリフレッシ
ュする。もし議出し／書込み指令が受取られると、シス
テム・バスからのメモリー・アドレスの最上位の４ビッ
ト０〜３は各主メモリー・モジュールにおけるセグメン
ト・アドレスと比較される。どれか１つの主メモリー・
モジュールにおける比較一致が生ずれば、これはアドレ
ス指定されるものとして定義され、又メモリー存在（Ｍ
ＭＰＲＥＳ）信号を生じる。この信号ＭＭＰＲＥＳは、
選択された主メモリー・ボード内の議出し又は書込み操
作のためのメモリー・サイクルを開始する。もし比較不
一致の場合、この要求は打切られてメモリー・サイクル
が終了させられる。メモリー書込み操作における第２の
５００ナノ秒のＣＰＵサイクルの間、データは外部ソー
ス（ＣＰＵ又は１／０コントローラ）からのシステム・
バスにおいて使用可能になる。

メモリー読出し操作において、低レベル付勢メモリー・
データ信号Ｐ斑ＦＭＤ−がシステム・バスから受取られ
てバス上にメモリー・データを付勢する。同時に、メモ
リーは又パリティ・ェフ−（ＭＥＭＰＥＲ−）信号を送
出し、／・ィの時エラーのない議出しメモリー操作を表
示し、ローの時は現行メモリー・サイクルにおいてパリ
ティ・エラーが生じたことを表示する。じロ主メモリー
・モジュール本項では、主メモリー・モジュール（ボード）において
使用されたロジックの機能について簡単な記述を行う。

第４１図は、各素子間の信号およびデータの転送経路を
示す主メモリー・ボードのブロック図である。主要素子
は、１つの主メモリー・ボードに対して６４Ｋ×１６ビ
ット迄のワード（１ワード当り２パリティ・ビットが含
まれる）の記憶容量を提供するため使用されるＲＡＭデ
ータ・アレー６３０とＲＡＭパリティ・アレー６３２（
合わせてＲＡＭ又はアレート呼ぶ）である。他の全ての
素子はこれ等アレーを支持して、これ等とシステム・バ
スとの間でデータを転送し、議出し又は書込みメモリー
操作の間各データ・ワードについてパリティを検査しあ
るいはこれを生成する。Ｌｅロｉタイミング・ゼ
ネレータタイミング・ゼネレータ６０２は、主メモリー
・モジュール（第４１図参照）において実施される全操
作を活動化しこれを同期させるタイミング・パルスを提
供する。

これはシステム・バスからのメモリー・サイクルに対す
る要求で活動化され（即ち、信号ＰＭＥＭＧＯ−）ある
いはシステムに対するＡＣ電源が消勢される時パワーオ
ン信号ＢＰＯＷＯＮ＋によって活動されれる無先行リフ
レッシュ要求（ＭＮＯＰＲＲ十）信号で活動化される。
タイミング・ゼネレー夕６０２は主メモリー・ボード全
体に分配されるタイミング信号を生して、アドレス・レ
ジスタ６０４、データ・イン・レジスタ６０６および書
込み付勢をクロックし、および列アドレスと行アドレス
をストローフする。Ｌｅロロー５ＶゼネレータＲＡＭチップは主メモリー・ボードにおかれた−６ボル
ト・ゼネレータ６０８によって生成される直流の‐５ボ
ルトを要求する。

システム電源ＣＺはメモリー保管ユニットからの直流十
１２Ｖおよび直流十Ｗが直流−Ｗゼネレータを駆動する
。このゼネレータから生じる−５ＶＤＣがフィル夕され
、アレー内のＲＡＭチップに送られる。戊ロ伍電源故
障ロジック電源故障ロジック６２８はバス・パワー・オン（ＢＦＯ
ＷＯＮ＋）信号を監視してメモリーに来るべきＡＣ電源
遮断を警告する。

このモニターにより、ＣＰ川こ追加の２ミリ秒を与えて
、中央プロセサの操作がＡＣ電源故障のため停止する前
に関連するシステム情報でメモリーを更新させる。ＡＣ
電源故障の後、主メモリー・ジュールが内部リフレツシ
ュ操作モード‘こセットされ、ＡＣ電源がシステムに対
し回復される迄主メモリー・モジュールをアクセスする
ことがでない。戊口ＮＲＡＭアドレス制御および分
配ロジック１舷ＷＲＡＭァレ‐に対するアドレス・フィ
ールドは７行７列に構成されて１２餅庁×１２８列のマ
トリックスを形成する。

ＲＡＭアドレス制御及び分配ロジック６０４は、このア
レーにおける特定のロケーションのアドレス指定をロケ
ーションに関する特定の行及び列のアドレスを発生する
ことによって高うように設計されている。このため、メ
モリー読出し又は書込みデータ・サイクルの始めにシス
テム・バスからデータ・イン・レジスタ６０６に記載さ
れた１６ビットのメモリー・アドレス・ワードを用いて
このタスクを実施する。データ・イン、レジス夕６０６
のビット３とビットＩ０乃至１５は行アドレス・フィー
ルドを形成し、データ、レジスタ・ビット２およびビッ
ト４乃至９は列アドレス・フィールドを形成する。両フ
ィールドは同時にその各々の行および列のアドレス・レ
ジスタ６４３と６３６に記憶される。行アドレス・レジ
スタ６４３の内容は、行アドレス・ストローブ信号がロ
ーになる時アレー内にストローブされる。列アドレス・
レジスタ６３６の内容はこの時低レベルの列アドレス・
ストローブ信号によりアレー内にストローブされる。行
および列アドレスの相方は、新らしい行および列アドレ
スでオーバーレィされるアレー内に留まる。メモリー・
アドレス制御及び分配ロジック６０４は又、２ビット・
メモリ−・アドレス・フィールドをデータ・イン・レジ
スタ６０６から分離してチップ選択ロジック６２４にお
けるチップ選択レジスタに記憶し、それによって主メモ
リー・モジュールにおける適合した行を選択する。

この特定のビットはビット０および１である。このフィ
ールドは、レジスタにおいて活動状態の１舷Ｗチップの
機能性と関連して、主メモリー・モジュールにおける行
０、１、２又は３を選択する。リフレツシュ・ロジック
６２２内のＩＪフレッシュ行アドレス・カウンタの内容
は、リフレツシュ操作の間行アドレス・レジスタ６３４
の内容にとって代わり、行アドレス・レジスタからの内
容と同機にしてこのアレー内にストロープされる。更に
、リフレツシュ・メモリー・サイクル信号はリフレッシ
ュ操作中ローに維持され、‘１｝適合したアレ−内の全
チップを付勢することによりアレーをリフレツシユし、
かつ｛２）データのチップアレーからのシステム・バス
への転送を阻止する。仏ロｖセグメント選択ロジックセグメント選択ロジック６１０は、主メモリー・モジュ
ールのアドレス範囲を規定し（アドレス・スイッチ組立
体６３８からのスイッチ・セツティングのあるものを用
いて）、この範囲をシステム・バスからのメモリー・ア
ドレスを用いて有効にし、このアドレス範囲を越えない
時この主メモリー・モジュール内でメモリー・サイクル
を実施する。

もしこの範囲を越えるとメモリー・サイクルは実施され
ない。リフレッシュ操作又はＡＣ電源故障は選択ロジッ
クを無視してアドレス存在条件をシミュレートし、主メ
モリー・モジュールにおいてリフレッシュ操作を活動化
する。じ口のデータ，イン／デ‐夕・アウト・レジス
タデータ・イン・レジスタおよびデータ・アウト・レジ
スタ６０６および６１２は、書込み又は読出しメモリー
操作の間システム・バスＢＵＳＸＯＯ＋乃至ＢＵＳＸ１
５十とＲＡＭデータ・アレー６３０間でのデータの転
送のため一時的データ・バッファとして使用される。

これ等のレジス夕は又読出し操作において使用されて、
出力データをパリティ検出ロジックに再循環させ、ここ
でこのデータが可能性のあるパリティ・エラーについて
検査される。仏ロ価パリティ・ゼネレータおよび検査
ロジツクパリティ・ゼネレータおよび検査ロジック６１
６はデータ・イン・レジスタを監視して、ワード又はバ
イト書込メモリ操作の間、各１６ビット・データ・ワー
ドーこ対する２パリティ・ビットを、あるいは各データ
・バイトに対する１パリティ・ビットを生成してパリテ
ィ・アレー６３２に記憶する。

議出しメモリー操作においては、パリティ・ゼネレータ
および検査ロジックは又データ・アウト・レジスタおよ
びパリテイ・アウト・レジスタ６１２および６１４を監
視して各データ・ワードにおけるパリティを検査する。
書込みワード操作においては、両パリティ・ビットがパ
リティ・ァレ−に記憶される。

しかし、書込みバイト操作において、記憶されるバイト
に対する適合したパリティ・ビットのみがパリティアレ
ーに記憶される。対向するパリティ・ビットに対するパ
リティ・アレー内の隣接ロケーションは影響を受けない
。議出しメモリー操作においては、データ・ィン・レジ
スタ６０６からのデータ・ワードおよびパリティ・アウ
ト・レジスタ６１４からの２パリティ・ビットが可能性
のあるパリティ・ェフー・についてパリティ検査ロジッ
クにおいて検査される。

もしパリティ・エラーが生ずれば、ェフー・ロジック６
２６内のエラー・フロツプがセットされて、システム・
バスに対して低レベルのメモリー・パリティ・ェフー（
ＭＥＭＰＥＲ−）信号を送り、主メモリー・ボートにお
ける発光ダィオ−ドＬＦＤのパリティ・エラー表示灯６
１８をＯＮにする。丘ロ価読出し／書込み制御ｏジッ
ク読出し／書込み制御ロジック９２０は、回線ＲＷＲＴＢ
Ｏ＋およびＰＷＲＴＢＩ十に符号化された読出し／書込
み指令コード‘こついてシステム・バスを監視し、読出
し（ワード）指令、書込みバイト０指令、書込みノベィ
トー指令又は書込みワード指令に関するこのコードを復
号し（第６図参照）、そして符号化された指令を実行の
ためＲＡＭアレーに送出する。

リフレッシュ指令が受取られる時、読出し指令は読出し
／書込み制御ロジック６２０内で自動的に符号化されて
アレーをリフレツシュする。Ｌｅロｉｘリフレツシュ
・ロジックリフレッシュ・ロジック６２２の目的は、２ミリ秒（仇
ｓ）毎にメモリーＲＡＭ内のデータを復元するため必要
なりフレッシュ・サイクルを活動化しかつこれを制御す
ることである。

規則正しいインターバルでのＲＡＭデータの復元は、Ｍ
ＯＳＲＡＭデバイスの動的特性の故に必要である。（例
、ＭＯＳＲＡＭデバイスを動的メモリーとして使用する
時、その充電されたデータの劣化は、ある限られた時間
が満了する前に再充電されれば、この時間内に始まる）
。このリフレツシュ・ロジックは１５マイクロ秒毎にリ
フレッシュ・サイクルを支持して主メモリー構成内のデ
ータを維持するように設計される。１５マイクロ秒のＩ
Ｊフレッシュ・サイクルは１８ＫＲＡＭチップ・アレー
によつて決定される（即ち、２ミリ秒／１２群ｉ＝１５
マイクロ秒）。

リフレッシュ・ロジックは正規のＩＪフレッシュ指令（
信号ＰＭ『ＲＳＨ−は２進数零）についてシステム・バ
スを監視してリフレツシュ・サイクルを実施する。

この指令は、リフレッシュ指令の時が近づいていること
を警告するため、メモリー要求（ＰＭＥＭＧＯ−＝２進
数零）の開始の２００ナノ秒前にシステム・バス上にな
ければならない。メモリーＧＯ信号の受取りと同時に、
リフレシュ・ロジックはこの指令を受入れ、これをテス
トしてこれが最後の正規のりフレッシュ指令から１５マ
イクロ秒経過していることを検証し、そしてメモリー・
リフレツシュ・サイクル（行アドレス・ストローブのみ
）を開始してこの指令を実施する。リフレッシュ・ロジ
ックは又、現行リフレッシュ・サイクル中システム・バ
ス上へのいかなるデータ転送も禁止する。もしこれが正
規の指令であれば、各ＲＡＭチップにおける論理的なロ
ーがその現行リフレツシュ・サイクルを介してその存在
するデータでリフレッシュ（再充電）される。その完了
と同時に、リフレッシュ行アドレス・カウンタが次の正
規リフレツシュ指令に備えて１だけ増分される。もし第
２のリフルツシュ指令が１５マイクロ秒内に受取られる
ならば、論出し操作がメモリー・アドレス・レジスタに
よって指定された単一メモリー・ロケーションにて行な
われ、このデー外まシステム・バスに転送されず、リフ
レッシュ行カウンタは変更されない。広ロｘチップ選
択ロジックチップ選択ロジック６２４（開始アドレス・ロジックと
も呼ぶ）は、主メモリー構成に他の主メモリー・モジュ
ールの付加を許容する。

これは、主メモリー構成のアドレス・フィールド内の主
メモリー・ボード・アドレス・フィールドを再配置する
ことによってこの機能を行う。このロジックは又、ＲＡ
Ｍチップの第１行として主メモリー・ボード上の物理的
行０を規定する。アドレス・スイッチ組立体６３８にお
ける２つのスイッチは、４つの開始アドレスＯＫ，１６
Ｋ，３２Ｋ，又は４８Ｋの内の１つをセットするために
使用される２ビットの２進アドレス・フィールドを形成
する。この４つの開始アドレスは主メモリー構成におけ
る論理的行位置を表わす（論理的行０＝１舷Ｗ、行１＝
３松Ｗ、行２＝４雛Ｗ、および行３＝６巡Ｗ）。チップ
選択ロジック６２４の更に詳細な説明は、本文中に参考
のため引用された１９７８軍７月３日出願のＣ・Ｍ・Ｎ
ｉｂｂｙ等の係属中の米国特許出願第９２１２９２号「
回転チップ選択法およびその装置」において見出される
。

Ｌｆ主メモリーの要約本システムの主メモリーは１乃至４つの主メモリー・モ
ジュールをシステム・バスＢに取付けることにより構成
され、合計１舷乃至６巡ワードの主メモリーを提供する
。

各メモリー・モジュール（又はボード）は１８Ｋ、３２
Ｋ又は６４Ｋワードを含む。各ワードはデータ用の２つ
の８ビット・バイトとおよび２パリティ・ビットからな
る（データ・バイト当り１パリティ・ビット）。主メモ
リーは全て、システム・バスＡには見出されない主メモ
リー独自のいくつかの信号を有するシステム・バスＢ上
におかれねばならない。

更に、ＣＰＵは、ＣＰＵがシステム・バスのデータ回線
のトランシーバを制御するのを可能にするため、主メモ
リーからデータが読出されるべき時どのシステム・バス
上に主メモリーがあるかを無条件に知らねばならない（
即ち、データが来るシステム・バスに対するトランシー
バはデータを受取るように、又他のシステム・バスのト
ランシーバはデータを伝送するように制御されねばなら
ない）。このようにシステム・バスのトランシーバを制
御するＣＰＵによって、両システム・バスＡとＢ上のデ
ータは同一となり、データが王〆モリーから来るサイク
ルの間、ＣＰＵはデータを要求するＩＯＣがこのシステ
ム・バスにおかれているかを考慮する必要はない。デー
タが主メモリーに送られるサイクルの間、ＣＰＵはどの
バスにＩＯＣがおかれているかを考慮し、その結果シス
テム・バスの卜うンシーバがＩＯＣがおかれているシス
テム・バスから受取るようにかつ他方のシステム・バス
に送出するように制御でき、これによって再びシステム
・バス上のデータ（又はアドレス）が同一であることを
保証する。ＭＯＳ主メモリーは主メモリー・ボード上に
含まれるロジックにより２ミリ秒毎にリフレッシュされ
るが、ＲＡＭチップの各行はＣＰＵからリフレッシュ信
号を受取った後にだけリフレッシュされる。

ＣＰＵは少くとも１５マイクロ秒毎に１回りフレッシュ
信号を生成する（１５マイクロ秒×１２８行＝２ミリ秒
）。リフレッシュ操作は、２つのＣＰＵサイクルを要し
、この間、ＣＰＵは主メモリーをアクセスしない。この
ように主メモリー・リフレッシュを制御するＣＰＵによ
り、ＣＰＵ（およびＣＰＵファームウェアの制御下で主
メモリーと通信する全ての１／０コントローラ）は、ア
クセスが試みられる時主メモリーが使用可能となること
を保証され得るのである。従って、主メモリーがリフレ
ッシュ操作に使用中でありアクセスを再び試みなければ
ならないことをＣＰＵに対し通知するために、システム
・バス信号又は回復ロジックを設ける必要はなくなる。
この保証がなされた主メモリーの可用度によりシステム
・バスの中とシステムの論理的要件を減少させることに
なる。バス優先順位の中央の解決装置の前掲の説明は単
なる例示のものである。例えば、この解決装置は、多数
の装置が取付けられる唯１つの共通バスからなるシステ
ムにおいて機能するものであることが理解されよう。更
に本システムは３つ以上の共通バスからなろうに拡張す
ることができることも理解されよう。又更に、この中央
の解決装置はＣＰＵ内におかれる必要がなく、また３つ
内外のバス要求タイプ（ＤＭＡ、ＤＭＣおよび割込み）
がシステム内に含み得ることが理解されよう。本発明に
ついはその望ましい一実施態様に関して記述したが、当
業者にとっては、その形態および詳細における前記およ
びその他の変更が本発明の主旨および範囲から逸脱する
ことなく可能であることが了解される。

【図面の簡単な説明】

第１図は本発明のシステム構成を示す全体ブロック図、
第ＩＡ図は本発明が望ましい実施態様において実施され
る方法を簡潔に示すフローチャ−ト、第２図は本発明の
構成例を示すブロック図、第３図は本発明の中央プロセ
サ・ユニットを示す全体ブロック図、第４図は本発明の
ＣＰＵレジスタの書式を示す図、第５図は本発明のワー
ドおよびアドレスの書式を示す図、第６図は本発明のシ
ステム・バス・インターフェース信号を示す図、第７図
は第６図に示すシステム・バス信号の全体フロック図、
第８図は第３図に示すＣＰＵの更に詳細なブロック図、
第９図は第８図に示すＣＰＵの制御ストアの更に詳細な
ブロック図、第１０図は本発明のＣＰＵのスクラッチパ
ッド・メモリーのレイアウトを示す図、第１１図は本発
明のＣＰＵにＣＰＵレジス夕が保持される位置を示す図
、第１２図は第８図に示すシステム・バスのデータ制御
部の更に詳細なブロック図、第１３図は本発明のシステ
ム・バス・タイミング図、第１４図は本発明の基本・シ
ステム・タイミングのロジック図、第１５図は第１４図
に示された基本システム・タイミング・ロジックのタイ
ミング図、第１６図は本発明のシステムのスタート・ア
ップ／初期化シーケンスのためのＣＰＵフア−ムウェア
のフローチャートを示す図、第１７図は本発明のシステ
ム・バスのアドレス／データ回線におけるアドレスおよ
びデータ転送の書式を示す図、第１８図は本発明のシス
テム・バスのＲＤＤＴ回線において符号化される入出力
指令を示す図、第１９図は本発明のシステム・バスにお
けるメモリー・アクセス・シ−ケンスのタイミング図、
第２０図は本発明のシステム・ユニットにおける入出力
コントローラに対するＣＰＵ指令のシーケンスのタイミ
ング図、第２１Ａ乃至第２１Ｄ図は本発明のシステム・
バスにおけるＤＭＣデータ転送シーケンスのタイミング
図、第２２図は本発明のシステム・バスにおけるＤＭＡ
データ転送シーケンスのタイミング図、第２３図は本発
明のシステム・バスにおける入出力割込みシーケンスの
タイミング図、第２４図は本発明の入出力ソフトウェア
命令に応答するシステム・バス上で転送される制御ワー
ドの書式を示す図、第２５図は本発明の入出力ソフトウ
ェア命令の入出力機能コードを示す図、第２６Ａ図およ
び第２６Ｂ図は本発明の１０および１０日のソフトウェ
ア命令の書式を示す図、第２７Ａ図および第２７Ｂ図は
本発明の１０ＬＤソフトウェア命令の書式を示す図、第
２８図は第２６Ａ図および第２６Ｂ図に示す１０ソフト
ウェア命令を実施するＣＰＵファームウェアのフローチ
ャート、第２９図は第２７Ａ図および第２７Ｂ図に示す
１０ＬＤソフトウェア命令を実施するＣＰＵファームウ
ェアのフローチャート、第３０図は本発明のＣＰＵスク
ラッチパッド・メモリーに保持されたプログラム・チャ
ンネル表と１０ＬＤフトウェア命令との間の相互対話を
示す図、第３１図は本発明のトラップとソフトウェア割
込み間の連係を示す図、第３２図は本発明のシステムに
おける諸機能に専用化された主メモリー・ロケーション
を示す図、第３３図は本発明のＣＰＵファームウェアの
全体的フローチャート、第３４図はＣＰＵのファームウ
ェアを示し、本発明のソフトウェア割込み、トラツプ、
およびハードウェア割込み間の対話を示す図、第３５図
は本発明のＣＰＵファームウェアのマイクロ命令ワード
の書式を示す図、第３５Ａ図乃至第３５Ｄ図は本発明の
ＣＰＵファームゥェァのマイクロ命令ワードの種々の制
御フィールドを詳細に示す図、第３６図は本発明のＣＰ
Ｕのマイクロプロセサにより実施される諸操作を示す図
、第３７Ａ図乃至第３７Ｇ図は第３５Ｃ図に示すＣＰＵ
ファームウェアのマイクロ命令ワードの副指令および制
御フィールド‘こより実施される諸機能を更に詳細に示
す図、第３８図は本発明の入出力コントローラのブロッ
ク図、第３９図は第３８図に示す１／０コントローラの
タイミング、要求およびリセット・ロジックを示す図、
第４０図は本発明のシステム・バスおよび１／０コント
ローラにおいて見出されるタイミング信号のタイミング
図、第４１図は本発明の主メモリー・モジュールのブロ
ック図、第４２図は第９図に示される制御ストアのロジ
ックを示す図、第４３図は第８図に示されたＣＰＵのロ
ジックを示す図。２００・・・・・・中央プロセサ・ユニット（ＣＰＵ）
、２０１……制御パネル、２０２，２０４……システム
・バスＡ、Ｂ、２０６，２０８，２１０，２１２，２１
４，２１６，２１８，２２０・・・・・・入出力（１／
１０）コントローラ、２２２……メモリー保管ユニット
、２３０・・・・・・制御ストア、２３２・・・…マイ
クロプロセサ、２３４……１／０システム・バス領域、
２３６・・・・・・スクラッチパッド・メモリー（ＳＰ
Ｍ）、２３８・・・・・・フアームウエアＲＯＳメモリ
ー、２４０・・・・・・ブートＰＲＯＭ、２４２・・・
・・・局部レジスタ、２４４・・・・・・指令データ、
２４８・・・…制御ストア・アドレス・ゼネレータ、２
５０…・・・ハードウェア割込み回路網、２５４・・・
・・・テスト回路網、２５６・・・・・・メジャー分岐
回路網、２５７・・・・・・ソフトウェア割込み回路網
、２５８・・・・・・制御フロップ、２６０・・・・・
・内部バス、２６６・・・…演算論理ユニット（ＡＬＵ
）、２６８・・・・・・レジス夕・ファイル、２６９・
・・・・・データ選択マルチプレクサ、２８０・・・・
・・ＣＰＵサイクル・アウト時間ゼネレータ、２８１…
…クロツク、２８２，２８６……システム・バス・ドラ
イバ、２８４，２８８……レシーバ、２９０・・・・・
・発振器、２９２・・・・・・カウンタ、２９４・・・
・・・ＳＰＭアドレス・マルチプレクサ、３００〜３３
４，３５０〜３９９……フロツク、４００……タイミン
グ・ロジック、４０２…・・・ＤＭＡ／ＤＭＣ要求ロジ
ック、４０４…・・・割込みロジック、４０６・・・・
・・要求リセット・ロジック、４０７・・…・デバイス
・ロジック、４０９・・…・指令ロジック、４１３……
チャネル番号コンパレータ、４１７……割込みロジック
、４２１・・・・・・ナータ転送ロジック、４２９・・
・・・・タスク／構成ロジック、４３７・・・・・・状
態／デバイス識別ロジック、４４５・・・・・・アドレ
ス／範囲ロジック、６０２・・・・・・タイミング・ゼ
ネレータ、６０４・・・・・・ＲＡＭアドレス制御／分
配ロジック、６１０・・・・・・セグメント選択ロジッ
ク、６２２……リフレッシュ・ロジック、６２８・・・
・・・電源故障ロジック、６３０・・・・・・ＲＡＭデ
ータ・アレー、６３２・・…・ＲＡＭパリテイ・ア
レー、９００〜９９０……ブロック。ＦノＧ」ＦノＧ．ノＡＦ／Ｇ２ ‘ノ６．夕〜葦り葦 ○ 葦〜へき ○ 葦 ○ 葦 ℃ ≦ ○ 葦 ○ 葦 ○ 葦へ葦 ○ 葦 ○ 葦コ葦 ‘ンＧ乙２ ‘ノＧ．Ｊ３ＦノＧ．Ｊ子斤ン○．ｊ夕 ‘ンＧ‐〆６ｆ／Ｇ．Ｊ夕 ‘ノ○Ｊ９ＦノＧ．２０ ‘ノＧ２ソり‐２ソ〃 ‘ンＧ‐２ソＡ ‘ンＧ‐２Ｙ６ ‘ンＧ・２′ＣＦノＧ．２Ｊ〃 ‘ンＧ２２（ンＧ２３「／○．２４〆／Ｇ．２グ ‘ノＧ２６４〆／Ｇ．２６８上／Ｇ．２７４「／Ｇ．２７８ ‘ノＧ２６＄葦馬葦ミ葦３毒Ｓ毒ミ葦母葦溝毒ミ葦ミ葦＄毒Ｓ〜葦蔓声毒葦ｈＳ葦 ‘ソＧ３６ｆ／Ｇ．３ス力Ｆノ○．３ス８き葦富きＳ ≦ Ｓ葦〆ノＧ．ケア夕 ‘ノ○ ３８ ‘ソＧメタ ‘ノ６３９ ‘ノＧ．３９「ノ６３９ｆ／○．〆○ 万力Ｇ子き ≦ き葦「ノＧ．子２ ‘ノＧ子３ ‘ノ○ ４３バンＧ４３

Claims

【特許請求の範囲】１１つ以上の共通バスを有しておりこの各々に沿つて
１つ以上のユニツトが接続されており、前記の１つ以上
のユニツトの少くとも１つが要求側ユニツトであつてこ
の１つ以上のユニツトの応答側ユニトに関して情報を送
受する目的のため前記の１つ以上の共通バスの前記要求
側ユニツトへの割合てを要求することができ、前記応答
側ユニツトは前記１つ以上の共通バスのいずれかに接続
されており、前記要求側ユニツトは前記１つ以上の共通
バスの要求側バスに接続されており、前記応答側ユニツ
トは前記１つ以上の共通バスの応答側バスに接続されて
おり、前記応答側バスは前記要求側バスであることが可
能であり、前記要求側ユニツトは、前記要求側バスに接
続された前記１つ以上のユニツトの他のユニツトのどれ
も前記要求側ユニツトが行うのと同じタイプのバス要求
を行なつていない場合に、バス要求信号を前記要求側バ
スに発生することによつて前記１つ以上の共通バスの全
てのバスの割当てを要求し、前記の１つ以上の共通バス
の全てのバスを前記要求側ユニツトに対し割当てるため
前記の１つ以上の共通バスの全てのバスに結合されたバ
ス・アロケータを有するシステムにおいて、前記バス・
アロケータが、Ａ前記１つ以上の共通バスに結合され
ており複数の前記バス要求信号を受取るための第１の手
段と、Ｂ前記第１の手段に結合されており、前記複数
の前記要求信号の優先順位を決定しかつ前記複数の前記
要求信号の内の最高優先順位バス要求信号に対応する優
先順位要求信号を生成するための第２の手段と、Ｃ前
記第２の手段及び前記１つ以上の共通バスに結合されて
おり、前記の１つ以上の共通バスの内の単一のバスにの
み付与信号を生成するための第３の手段であつて、前記
複数のバス要求信号の内の前記最高優先順位のものを受
取つたのは前記単一のバスからであり、前記付与信号は
前記最高優先順位のバス要求信号に対応しており、また
前記複数の異なつたタイプのバス要求の各々の対応する
タイプのバス要求に対し異なつたタイプの付与信号があ
ること、及びＤ前記第３の手段及び前記１つ以上の共
通バスに結合された第４の手段であつて、該第４の手段
は、前記付与信号の発生に応答して、前記１つ以上のバ
スの全てのバスを割当ててこれら全てのバスが割当てら
れた前記要求側ユニツトとの交換のための情報のみを送
り、これによつて、前記要求側ユニツトが情報を前記応
答側ユニツトへ送るとき、前記１つ以上の共通バスの内
前記要求側バス以外の全てのバスが前記要求側ユニツト
から情報を受取るように結合され、かつこれにより、前
記要求側ユニツトが情報を前記応答側ユニツトから受取
るとき、前記１つ以上の共通バスの内前記要求バス以外
の全てのバスが情報を前記要求側バスへ送るように結合
されていること、から成ること、を特徴とするシステム
。２１つ以上の共通バスに沿つて接続された１つ以上の
ユニツトからの１つ以上のバス要求信号に応答して１つ
以上の共通バスの割当てを行うように接続されたバス・
アロケータと、前記の１つ以上のユニツトの別の１つの
ユニツトに関して情報を送受する目的のため自らに対す
る前記１つ以上の共通バスの割当てを要求可能な前記１
つ以上のユニツトの要求ユニツトと、前記要求ユニツト
に対する前記１つ以上の共通バスの割当てを要求するた
めの前記要求ユニツト内のバス要求装置とを有するシス
テムにおいて、前記要求装置が、Ａ前記１つ以上の共
通バスの同じ共通バスに接続された前記１つ以上のユニ
ツトの１つが前記要求ユニツトとして前記１つ以上の共
通バスの割当てを要求することを表示する要求信号を受
取るための第１の手段と、Ｂ前記の同じ共通バスに接
続された前記の１つ以上のユニツトの全ての中で前記要
求ユニツトに対し独自の同期信号を受取るための第２の
手段であつて、前記同期信号は前記要求ユニツトがバス
要求を行い得ることを表示すること、Ｃ前記第１の手
段及び前記第２の手段に結合されており、前記１つ以上
のユニツトの前記１つのユニツトが前記１つ以上の共通
バスの割当てを要求中であることを前記要求信号が表示
せずかつ前記要求ユニツトがバス要求を行い得ることを
前記同期信号が表示する場合、前記要求信号を生成する
ための第３の手段と、を有することを特徴とするシステ
ム。３１つ以上の共通バスの各々に沿つて接続された１つ
以上のユニツトを有する１つ以上の共通バスを有し、前
記１つ以上のユニツトの少なくとも１つのユニツトは要
求ユニツトであつて前記１つ以上のユニツトの別の１つ
のユニツトに関して情報を送受する目的のため自らに対
する前記１つ以上の共通バスの割当てを要求することが
でき、前記要求ユニツトに対して前記１つ以上の共通バ
スを割当てるため前記１つ以上の共通バスに接続された
バス・アロケータを有するシステムにおいて、Ａ複数
のバス要求信号を受取るため前記バス・アロケータに含
まれる第１の手段と、Ｂ前記バス・アロケータに含ま
かつ前記第１の手段に結合されており、前記複数の要求
信号の優先順位を決定しかつ前記複数の要求信号の活動
状態にあるものの最高優先順位と対応する優先順位要求
信号を生成するための第２の手段と、Ｃ前記バス・ア
ロケータに含まれかつ前記第２の手段に結合されており
前記１つ以上の共通バス上に前記優先順位要求信号と対
応する付与信号を生成するための第３の手段と、Ｄ前
記要求ユニツトに含まれており、前記１つ以上の共通バ
スの同じ共通バスに接続された前記１つ以上のユニツト
の１つのユニツトが前記要求ユニツトとして前記１つ以
上の共通バスの割当てを要求することを表示する要求信
号を受取るための第４の手段と、Ｅ前記要求ユニツト
に含まれており、前記の同じ共通バスに接続された前記
１つ以上のユニツトの全ての中で前記要求ユニツトに独
自の同期信号を受取るための第５の手段であつて、前記
同期信号は前記要求ユニツトがバス要求を行うことがで
きることを表示すること、Ｆ前記要求ユニツトに含ま
れかつ前記第４の手段及び前記第５の手段に結合されて
おり、前記１つ以上のユニツトの前記１つのユニツトが
前記の１つ以上の共通バスの割当てを要求中であるるこ
とを前記要求信号が表示せずかつ前記要求ユニツトがバ
ス要求を行うことができることを前記同期信号が表示す
る場合、前記要求信号を生成するための第６の手段と、
から成るシステム。