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JPS6033326B2 - Receiving distortion adjustment method for asynchronous system - Google Patents
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JPS6033326B2 - Receiving distortion adjustment method for asynchronous system - Google Patents

Receiving distortion adjustment method for asynchronous system

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Publication number
JPS6033326B2
JPS6033326B2 JP54036693A JP3669379A JPS6033326B2 JP S6033326 B2 JPS6033326 B2 JP S6033326B2 JP 54036693 A JP54036693 A JP 54036693A JP 3669379 A JP3669379 A JP 3669379A JP S6033326 B2 JPS6033326 B2 JP S6033326B2
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JP
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distortion
bit
reception
midpoint
sampling
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淳三 奥中
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NTT Inc
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Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 本発明は、調歩同期式システムの受信歪調整方法、特に
テレックスなどの端末装置などに用いられている調歩同
期信号の受信分配処理における受信歪をスタート・ビッ
トの中点サンプリング点を可変にすることによって調整
する調整方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention provides a reception distortion adjustment method for an asynchronous system, in particular, a method for adjusting reception distortion in an asynchronous signal reception distribution process used in terminal devices such as telex. The present invention relates to an adjustment method that performs adjustment by making sampling points variable.

第1図は受信に関する部分の従来の制御ブロック図を示
す。
FIG. 1 shows a conventional control block diagram of a portion related to reception.

図中の符号1はしベル変換回路、2は受け回路、3はマ
イクロプロセッサ、4は出力機器である。レベル変換回
路1は、たとえばテレックス回線の20〜23hAの電
流ループインタフェースのときにはバイアス値を約1仇
hAとされ、有極水銀リレ一やフオトカプラなどの素子
によって、電流が流れているときをマーク状態(論理で
い1″、ストップ陣性ともいう)と判断し、また無電流
のときをスペース状態(論理でい0″、スタート樋性と
もいう)と判断して受け回路2に伝える。
In the figure, numeral 1 is a bell conversion circuit, 2 is a receiving circuit, 3 is a microprocessor, and 4 is an output device. For example, the level conversion circuit 1 has a bias value of about 1 hA for a current loop interface of 20 to 23 hA of a telex line, and uses elements such as a polarized mercury relay and a photocoupler to mark the state when current is flowing. (Logically 1", also called stop condition), and when there is no current, it is judged as a space state (logically 0", also called start gutter condition), and this is transmitted to the receiving circuit 2.

受け回路2は接続されるマイクロプロセッサ3に見合う
論理レベルに整合するものである。マイクロプロセッサ
3は受け回路2からの調歩同期式の直列受信信号を並列
情報に受信分配するとともにプリンタや紙テープパンチ
などの出力機器4に出力すべ〈制御する。マイクロプロ
セッサ3の受信分配は、プログラム処理によって行なわ
れる。即ち1ビット長に対して与えられる複数個の受信
サンプリングのタイミングをたとえばハードタイマを用
いた割込処理により得て、1ビット長の中点となるタイ
ミングにてサンプリングして行なっている。テレックス
などの加入者回線では、信号波形に歪を生じており、こ
の歪の程度が線種や距離、途中の中継器などにより大き
く異なっている。従って、現状ではしベル変換回路1に
てたとえばバイアス値を変えることで歪を矯正するよう
調整している。有極水銀リレーを用いた場合にはこの調
整方式が有効であったが、フオトカプラを用いた場合に
は、バイアス値の変更に対して歪の矯正の程度が少なく
効果が少ない。更に受け回路2にて、論理信号で歪を矯
正するとその回路規模が大きく、コンデンサーや抵抗か
らなる積分回路によつて矯正を行なおうとすると温度変
動、経年変動に対して弱い。第2図は従釆一般に行なわ
れている受信分配処理を示すタイムチャートの一例であ
る。
The receiving circuit 2 is matched to a logic level appropriate to the microprocessor 3 to which it is connected. The microprocessor 3 receives and distributes the asynchronous serial reception signal from the reception circuit 2 into parallel information, and also controls the output to an output device 4 such as a printer or paper tape punch. The reception and distribution of the microprocessor 3 is performed by program processing. That is, the timing of a plurality of reception samplings given for one bit length is obtained, for example, by interrupt processing using a hard timer, and sampling is performed at the timing that is the midpoint of the one bit length. In subscriber lines such as telex, distortion occurs in the signal waveform, and the degree of this distortion varies greatly depending on the type of line, distance, repeaters, etc. Therefore, at present, the distortion is corrected by changing the bias value in the bell conversion circuit 1, for example. This adjustment method was effective when a polarized mercury relay was used, but when a photocoupler was used, the degree of distortion correction was small with respect to changes in the bias value, and the effect was low. Furthermore, in the receiving circuit 2, if the distortion is corrected using a logic signal, the circuit scale is large, and if correction is attempted to be performed using an integrating circuit consisting of a capacitor or a resistor, it is susceptible to temperature fluctuations and secular fluctuations. FIG. 2 is an example of a time chart showing reception and distribution processing that is generally performed in a subordinate system.

調歩同期信号ASはマーク状態Mとスペース状態Sの2
値をとり、該諭歩同期信号ASのスタートビット(ST
ビットと記す)、第1ビット、第2ビットの部分を示し
ている。また図はクロツクCLKとして1ビット長当り
「16」とするものとして示されている。この値は最も
一般的であり、この他「32」「64」、「8一等種々
の値をとることがあり、いずれでも同様に動作するが、
値の多い方が誤差が少なく受信の歪に強くなる。本例の
中点サンプリングSPTは「8」、「24」「40」・
・・・・・となり、始めのSTビットは「8」となるが
、後のビットは「16」ごとになる。
The start-stop synchronization signal AS has two states: mark state M and space state S.
value is taken, and the start bit (ST
(denoted as bit), the first bit, and the second bit. In addition, the figure shows the clock CLK as ``16'' per 1 bit length. This value is the most common, and it may take other values such as "32", "64", and "8", all of which operate in the same way.
The larger the value, the smaller the error and the stronger the reception distortion. The midpoint sampling SPT in this example is "8", "24", "40",
...and the first ST bit is "8", but the subsequent bits are every "16".

調歩同期信号ASは符号のビット数として装置によって
「5ハ「6ハ「7」、「8」といった値があり、スター
トビットは一律に1ビットが割り付けられ、ストップビ
ット(図示しない)は装置によって「1」、「1.5」
、「2」ビットと種々割り付けられる場合がある。ST
ビットの中点サンプリングSPTでは調歩同期信号AS
のスペース状態Sを確認する。もし、マーク状態Mであ
れば誤った動作として受信分配動作を中止する。なお、
前記スペース状態Sの確認は中点サンプリングSPTま
での各クロックCLKに同期して行なうこともある。本
発明は、調歩同期式の受信分配時に回線部で生じた歪を
矯正することを目的とし、簡易な調整操作で確実な方法
を提供することにある。第3図は本発明の実施例を説明
するタイムチャートであり、第3図Aはスペース状態S
が延びる方向に歪があったとき、第3図Bはスペース状
態Sが縮む方向に歪があったときを示す。
The start/stop synchronization signal AS has a number of code bits such as ``5'', ``6'', ``7'', and ``8'' depending on the device, the start bit is uniformly assigned 1 bit, and the stop bit (not shown) is assigned depending on the device. "1", "1.5"
, "2" bits. ST
In the bit midpoint sampling SPT, the asynchronous signal AS
Check the space status S of . If the mark state is M, this is considered an erroneous operation and the reception distribution operation is stopped. In addition,
Confirmation of the space state S may be performed in synchronization with each clock CLK up to the midpoint sampling SPT. SUMMARY OF THE INVENTION The present invention aims to correct the distortion that occurs in the line section during asynchronous reception and distribution, and provides a reliable method with simple adjustment operations. FIG. 3 is a time chart illustrating an embodiment of the present invention, and FIG. 3A is a space state S.
When there is a strain in the direction in which the space state S is extended, FIG. 3B shows a case in which there is a strain in the direction in which the space state S is contracted.

まず第3図Aを説明する。調歩同期信号ASは本来点線
で示すようになっているべきものが実線で示すように2
0%延びた場合を示す。回線歪の試験を行なうときは、
送出側の試験装置では一般にSTビットを許容歪の配分
から十30%歪または一30%歪としており、この歪の
ある符号を受信して誤り発生の有・無で歪の程度を判断
し、必要に応じて調整を行なっている。この例では十3
0%歪の試験時は、調歩同期信号ASが50%歪の一点
頭線で示すようになり、従来の中点サンプリングSPT
がクロックCLKで「8」、「24」、「40」…を用
いる場合には誤字となる。このため本発明では中点サン
プリングSPTがクロツクCLKで「10」、「26」
、「42」…となるようSTビットについて「8」から
「10」に変更し、その後は従来と同様に「16」ごと
となるようにしている。このようにして、STビットの
中′点サンプリングSPTを変えることによって受信歪
の調整を行なうことができる。この変える幅は、STビ
ットの±30%歪を受け、誤字の有・無の状況に従えば
よい。この±30%歪の値は何ら一律である必要はなく
種々異なる値としてもよい。第3図Bは、第3図Aの場
合とは逆に調歩同期信号ASは本来点線で示される所実
線で示すように25%縮んだ場合を示す、一点鎖線は回
線試験でSTビットを−30%歪としてときを示す。こ
のときも従来の中点サンプリングSPTがク。ックCL
Kで「8」、「24」、「40」・・・であれば誤字と
なる。このため本発明では中点サンプリングSPTがク
ロツクCLKで「7」、「23」、「39」...とS
Tビットについて「8」から「7」に変更し、その後従
釆と同様に「16」ごととなるようにしている。このよ
うにしてGTビットの中点サンプリングSPTを変える
ことによって受信歪の調整を行なうことができる。第4
図は本発明の構成を示すブロック図であって、5はスイ
ッチ部である。
First, FIG. 3A will be explained. The start-stop synchronization signal AS should originally be shown as a dotted line, but it is changed to 2 as shown as a solid line.
The case of 0% elongation is shown. When testing line distortion,
In the test equipment on the sending side, the ST bit is generally set to 130% distortion or -30% distortion based on the allowable distortion distribution, and when this distorted code is received, the degree of distortion is determined based on whether or not an error has occurred. Adjustments are being made as necessary. In this example, 13
During the 0% distortion test, the start-stop synchronization signal AS becomes as shown by a dotted line with 50% distortion, and the conventional midpoint sampling SPT
If "8", "24", "40", etc. are used in the clock CLK, it is a typographical error. Therefore, in the present invention, the midpoint sampling SPT is "10" and "26" at the clock CLK.
, "42", etc., the ST bit is changed from "8" to "10", and thereafter it is set every "16" as before. In this way, reception distortion can be adjusted by changing the mid-point sampling SPT of the ST bits. The width of this change is subject to ±30% distortion of the ST bit, and may be determined according to the presence or absence of typographical errors. The value of this ±30% strain does not need to be uniform at all, and may be set to various values. FIG. 3B shows a case where, contrary to the case of FIG. 3A, the start-stop synchronization signal AS has been reduced by 25% as shown by the solid line instead of the dotted line. Times are expressed as 30% strain. At this time as well, the conventional midpoint sampling SPT is broken. CL
If K is "8", "24", "40", etc., it is a typo. Therefore, in the present invention, the midpoint sampling SPT is "7", "23", "39", . . . by the clock CLK. .. .. and S
The T bit is changed from "8" to "7", and thereafter it is changed every "16" as in the subordinate function. In this way, reception distortion can be adjusted by changing the midpoint sampling SPT of the GT bits. Fourth
The figure is a block diagram showing the configuration of the present invention, and 5 is a switch section.

スイッチ部5は小型のディップスィッチ、半田付けによ
るショート端子、端子板とショートピンに組も合せ、デ
ィジタルスイッチ、などのいずれでもよく、マイクロプ
ロセッサ3に対して中点サンプリングSPTのSTビッ
トについてのクロックCLKの数を指定できればよい。
本例のように1ビット長をクロックCLKで「16」と
するときは、たとえば「6」、「7ハ「8ハ「9」、「
10」の5通りのいずれかを指定できればよい。スイッ
チ部5での指定は、回線試験において誤字が発生しない
よう、切替えを行なう。第5図は、本発明における受信
分配処理の動作フローの一部を示す図である。
The switch unit 5 may be a small dip switch, a short terminal by soldering, a combination of a terminal board and a short pin, a digital switch, etc., and provides a clock for the ST bit of the midpoint sampling SPT to the microprocessor 3. It is sufficient if the number of CLKs can be specified.
As in this example, when 1 bit length is set to "16" by clock CLK, for example, "6", "7", "8", "9", "
10" can be specified. The designation in the switch section 5 is switched to prevent typographical errors from occurring during line testing. FIG. 5 is a diagram showing a part of the operational flow of reception distribution processing in the present invention.

即ちデータの中点サンプリングまでのクロック数をセッ
トするようにしている。上記説明においては、マイクロ
プロセッサ3を用いているためプログラム処理の形で示
したが、何らプログラム処理に限ることなくカウン夕や
シフトレジスタなどからなる布線論理制御によって行な
ってもよい。
That is, the number of clocks until sampling the data midpoint is set. In the above description, since the microprocessor 3 is used, the process is shown in the form of program processing, but the process is not limited to program processing and may be performed by wired logic control consisting of counters, shift registers, and the like.

要は従釆と異なるのはSTビットの中点サンプリングの
クロツク数を可変とすることにある。また、装置制御内
に不揮発性メモIJを有しているときには、回線試験時
においてあらかじめ決められた符号列をたとえば十30
%歪の受信時と−30%歪の受信時とのそれぞれについ
て誤字の有・無を調べ、誤字が発生しない中点サンプリ
ングSPTになるようSTビットのクロツクCLKの数
を設定し、これを不揮発生メモ川こ書込んでお仇ま電源
の投入・切断に関係なく記憶することができる。このよ
うにすれば、第4図に示したスイッチ部5は、中点サン
プリングSPTの指定としての役割をもつ必要がなくな
り、回線試験での歪調整を行なうことをプログラムに指
定するために用いることとなる。このように構成すると
操作者は調整モードの指定のみでよく歪調整の自動化が
できることとなる。また、歪の程度をプリンタなどに出
力し操作者に回線の状況を知らせることもできる。また
レベル変換回路1に例えば水銀リレーを用いると、その
素子特性から感動時間と復旧時間とが異なっており、そ
の結果として十方向または一方向の歪となって現われる
。このような場合、予め素子特性にもとづくものとして
把握でき歪分に対して、本発明を適用して中点サンプリ
ングを予めシフトしておくよう構成し、見掛け上無歪に
設計することもできる。さらに、受信分配の回路をマイ
クロプロセッサ3の周辺用BIとしたものが、たとえば
日本電気製のぷPD8251として存在する。
The point is that the difference from the slave is that the number of clocks for sampling the center point of the ST bit is variable. In addition, when a non-volatile memo IJ is included in the device control, a predetermined code string, for example 130
Check the presence or absence of typos when receiving % distortion and when receiving -30% distortion, set the number of clocks CLK of the ST bit so that the midpoint sampling SPT is such that no typos occur, and store this in a non-volatile manner. You can write raw memos and memorize them regardless of whether the enemy's power is turned on or off. In this way, the switch section 5 shown in FIG. 4 does not need to have the role of specifying the midpoint sampling SPT, and can be used to specify to the program that distortion adjustment is to be performed in the line test. becomes. With this configuration, the operator can automate distortion adjustment by simply specifying the adjustment mode. It is also possible to output the degree of distortion to a printer or the like to inform the operator of the line status. Further, when a mercury relay is used in the level conversion circuit 1, the impression time and recovery time are different due to the characteristics of the element, and as a result, distortion appears in ten directions or in one direction. In such a case, the present invention can be applied to shift the midpoint sampling in advance for the distortion that can be grasped in advance based on the element characteristics, and it is also possible to design the device to have no apparent distortion. Furthermore, there is a device in which the reception distribution circuit is a peripheral BI of the microprocessor 3, such as the PuPD8251 manufactured by NEC Corporation.

この素子の場合、調歩同期に関してストップビット長や
1ビット長のクロックCLK数などがマイクロプロセッ
サ3から指定できるプログラマブルなものとなっている
。該素子に対して本発明を適用し、マイクロプロセッサ
3から指定情報としてSTビットの中点サンプリングS
PTの数を含めるようにすれば歪調整機能付のものとな
り使い易さが向上される。以上説明したように、本発明
によれば調歩同期信号ASのスタートビット(STビッ
ト)の中点サンプリングSPTのクロックCLK数をス
イッチの指定に従い可変とし、受信歪の矯正を行なうよ
うにしている。
In the case of this element, the stop bit length and the number of 1-bit length clock CLKs can be specified by the microprocessor 3 in a programmable manner with respect to start-stop synchronization. The present invention is applied to the element, and the midpoint sampling S of the ST bit is sent from the microprocessor 3 as specified information.
By including the number of PTs, it becomes equipped with a distortion adjustment function, and the ease of use is improved. As described above, according to the present invention, the number of clocks CLK of the midpoint sampling SPT of the start bit (ST bit) of the asynchronous signal AS is made variable according to the designation of the switch, thereby correcting reception distortion.

このために、調整操作に当って所定の歪符号について誤
字のないようにスイッチを切替えることだけで足り容易
であるだけでなく、確実に歪の調整を行なうことができ
ることとなる。また、不揮発性メモリを有する場合には
、スイッチの指定に従がし・直接可変とするのでなく、
調整モードにおいて所定の歪符号を受信しストップビッ
トの中点サンプリングSPTを誤りを生じないよう自動
的に切替えてこの結果に基づくクロックCLKの値を記
憶しておくようにし、スイッチによって該モードを指定
することができる。さらに、調歩同期式のプログラマブ
ルな既存のLSIに、スタートビットの中点サンプリン
グSPTをパラメータとして取り入れるようにして、歪
調整機能付きのものとすることができる。
For this reason, in the adjustment operation, it is not only necessary to simply change the switch so that there is no typo in the predetermined distortion code, but also the distortion can be adjusted reliably. Also, if you have non-volatile memory, instead of following the switch designation and making it variable directly,
When a predetermined distortion code is received in the adjustment mode, the midpoint sampling SPT of the stop bit is automatically switched to avoid errors, and the value of the clock CLK based on this result is stored, and the mode is specified by a switch. can do. Furthermore, an existing asynchronous programmable LSI can be provided with a distortion adjustment function by incorporating the start bit midpoint sampling SPT as a parameter.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は受信に関する部分の従来の制御ブロック図の一
例、第2図は従来の受信分配処理を示すタイムチャート
を示す。 第3図は本発明の実施例を説明するタイムチャ−トを表
わし、第3図Aはスペース状態が延びた場合をまた第3
図Bはスペース状態が縮んだ場合を表わす。第4図は本
発明が適用される1実施例構成、第5図は本発明の1実
施例を示すフロー・チャートを示す。図中、1はしベル
変換回路、2は受け回路、3はマイクロプロセッサ、4
は出力機器、5はスイッチ部を表わす。 第1図 第2図 第3図 第4図 第5図
FIG. 1 is an example of a conventional control block diagram of a portion related to reception, and FIG. 2 is a time chart showing conventional reception distribution processing. FIG. 3 shows a time chart for explaining the embodiment of the present invention, and FIG. 3A shows the case where the space condition is extended.
Figure B shows the case where the space condition is reduced. FIG. 4 shows the configuration of one embodiment to which the present invention is applied, and FIG. 5 shows a flow chart showing one embodiment of the present invention. In the figure, 1 is a bell conversion circuit, 2 is a receiving circuit, 3 is a microprocessor, and 4
5 represents an output device, and 5 represents a switch section. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】[Claims] 1 スタート・ビツトをもつ調歩同期式の受信分配処理
に当つて該スタート・ビツトの中点サンプリング点を基
準として以後単一の固定カウント値をカウントして以後
の夫々のデータ・ビツトを抽出する調歩同期式システム
の受信分配処理回路において、上記スタート・ビツトの
中点サンプリングのあるべきタイミングを当該システム
について測定した結果を当該システムに対応して予め設
定するよう構成されてなり、当該設定にしたがつて、上
記受信分配処理回路が上記中点サンプリングを行なうよ
うにしたことを特徴とする調歩同期式システムの受信歪
調整方法。
1. In asynchronous reception distribution processing with a start bit, a single fixed count value is counted from then on using the midpoint sampling point of the start bit as a reference, and each subsequent data bit is extracted. In the reception distribution processing circuit of the synchronous system, the timing at which the midpoint of the start bit should be sampled is set in advance according to the system in accordance with the measurement results for the system in question. A reception distortion adjustment method for an asynchronous system, characterized in that the reception distribution processing circuit performs the midpoint sampling.
JP54036693A 1979-03-28 1979-03-28 Receiving distortion adjustment method for asynchronous system Expired JPS6033326B2 (en)

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