JPS6034193B2 - スタテイツク・メモリ・セル - Google Patents

Description

【発明の詳細な説明】 本発明はスタティック・バィポーラ・メモリ・セル、よ
り具体的には読取りもし〈は書込みを不当に複雑化する
事なく、また雑音余裕を犠牲にする事なくチップ面積を
節約した改良型メモリ・セルに関する。

バィポーラ・メモリ・セルの分野において種々の集積回
路が知られているが、これらは種々の程度においていく
っかの基準を満たしている。

それらの基準は例えば、各セルに必要なチップ領域を最
小化する事によって充填密度を増加させる事、電力消費
を最小化する事、許容し得る雑音余裕を示す事、比較的
単純な周辺回路を用いて動作する事、比較的単純な読取
り及び書込み手順で動作する事、及び完全に選択可能な
事である。バィポーラ・メモリ・セルにおいて従来技術
はダイナミック・セルとスタティック・セルとに分ける
事ができる。

スタティック・セルはリフレツシュ則ち再生を反復する
必要がないという利点を有するが、一方ダイナミック・
セルではそれが必要である。本発明はスタティック・セ
ルの改良に係るので、本明細書は以下スタティック・セ
ルだけに言及する。従来技術において提案されているス
タティック・セルの最も普通の型のものは対称的であっ
て、そのセルは各々ＤＣ安定な回路（即ちデバイスの組
み合せ）の対から形成されている。

その典型的なものは“いｔｅｒａＩ ＰＮＰ Ｄｅｓｉ
ｇｎ ｆｏｒＭｅｍｏｒｙ Ｃｅｌｌ ’’、ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ１ｏｓｕｒｅＢｕｌｌｅ
ｔｉｎ、第１７巻、第６号（１９７４年１１月）、１６
１９〜１６２０ページ及び“Ｃｏｍｐｌ；ｍｅｎｔａｒ
ｙ ＴｒａｎｓｉｓｔｏｒＳのｔｃｈＭｅｍｏｒｙＣｅ
ｌｌ”、前掲誌、第１琵琶、第１２号（１９７４王５月
）、３９３１〜３９３２ページに記載されている。また
米国特許第４０６６９１５号及び米国特許第３９７５７
１８号明細書を参照されたい。米国特許第３９１４７４
ず号明細書にはＤＣ安定なシングル・デバイス・メモリ
・セルが開示されている。そのデバイスはＮＰＮトラン
ジスタである。また先程の米国特許第３９７５７１８号
明細書は経済的に面積を利用したＦＥＴメモリ・セルを
開示しているが、このセルは比較的複雑な書込み動作を
必要とする。最後に、“Ｓｉｎｇｌｅ Ｄｅｖｉｃｅ
ＤＣ Ｍｅｍｏｒｙ Ｃｅｌｌ”、ＩＢＭＴｅｃｈｎｉ
ｃａｌＤｉｓｃｌｏｓＭｅＢｕｌｌｅｔｉｎ、第２俵巻
、第９号（１９７８王２月）、３４９２〜３４９４ペー
ジにはシングル・デバイスＤＣ安定メモリ・セルが開示
されている。このセルは、２つの状態のいずれかにラッ
チされ得るＰＮＰＮデバイスから成るという点でＳＣＲ
ラッチに等しいものと考えられる。しかしこのセルは、
いくつかの有利な特性を示すものの、完全に選択可能で
はなく且つその書込み動作は比較的複雑である。本発明
の１つの目的は、前述のシングル・デバイスＤＣ安定メ
モリ・セルの利点を、読取り及び書込み動作を単純化す
るようにそのセルを改良しながら同時に、達成する事で
ある。

本発明の他の目的は、読取り及び書込み動作が比較的単
純でありながら、最後に述べた先行技術の充填密度の利
点を失なわないＤＣ安定メモリ・セルを提供する事であ
る。ハーフ・セル則ち最後に述べた先行技術のシングル
・デバイスＤＣ安定メモリ・セル及びその変形は、セル
全体を単一の分離領域則ちアィソレーション・ポケット
中に封入し得る点で特に有利である。

今日のバィポーラ技術においては、先行技術として掲げ
た文献中に示したような多素子デバイスは能動装置のた
めに比較的小さな領域しか占有しないが、それに必要な
ァィソレーションが能動装置の占有する面積よりもかな
り大きな面積を占有する。従って従釆技術の相補的ある
いは対称的メモリ・セルは、先程参照したＴＤＢに示さ
れるようなメモリ・セル及びここで説明するメモリ・セ
ルが単一のアイソレーション・ポケットしか必要としな
いのに対して、２つのアィソレーション・ポケットを必
要とする事によってかなりの価格を支払う事になる。先
程参照したＴＤＢのメモリ・セルの重大な欠点は、議取
り及び書込みの複雑さ、及びセルが完全に選択可能では
ない事である。

即ちＴＤＢに記載されているようにセルは書込みの前に
クリアされる。従って、当然の事ながら、特定のセルに
書込みが行なわれない場合はセルが最初に記憶していた
データが失なわれる事のないように再書込みの前にセル
の状態を保持するための付加的な周辺回路を必要とする
。従って本発明の１つの態様に従えば、先程参照したＴ
ＤＢに記載された型のセルに関する議取り及び書込み動
作を単純化するために、付加的デバイスから成るインタ
フェースが設けられる。

種々のそのようなデバイスを付加する事ができるが、付
加的なアィソレーションを必要とする事なく且つそれら
の付加的デバイスに必要な付加的プロセス工程の数を最
小化しながらそれらの付加されたデバイスをセル中に集
積化する可能性に対して正当な注意が払われなければな
らない。従って本発明の態様によれば、２つの情報状態
のいずれか１つを書込むか又は２つの情報状態のいずれ
か１つを読取る事のできる完全に選択可能なスタティッ
ク・メモリ・セルは、１対のワード線、並びに上記ワー
ド線対の間に接続されたＮＰＮデバイス及び関連寄生Ｐ
ＮＰデバイスから成るＳＣＲラッチより横成される。読
取り及び書込みのためのインタフェース装置は、ビット
線及びワード線の電圧状態の選択的変化に応答して、以
前の状態に無関係に上記ラッチを第１又は第２の情報状
態に置くために上記ラッチを第１及び第２のビット線に
結合する手段、並びに少なくとも１本のワード線の電圧
状態の選択的変化に応答して、上記ラッチの情報状態を
表示する独特の電流レベルを上記１つのビット線に生ぜ
しめるために上記ビット線の１つ及び上記ラッチに結合
された手段を含む。

他の態様によれば本発明は、２つの情報状態のいずれか
１つを書込むか又は２つの情態状態のいずれか１つを読
取る事のできる完全に選択可能なスタティック・メモリ
・セルを提供する。

このセルはＰ型半導体を支持する基板、上記半導体の領
域を分離するための手段、上記分離領域内のＮ＋サブコ
レクタ、上記サブコレクタを含む上記領域内の第１のＮ
ＰＮトランジスタ、上記領域内にあって少なくとも上記
ＮＰＮトランジスタと共通の２つの要素を含む寄生ＰＮ
Ｐトランジスタ、上記分離領域内の制御可能なワード線
及びビット線、並びに上記トランジスタをＳＣＲラッチ
として動作させ上記ラッチの情報状態を読取るか又は上
記ワード線及びビット線上の読取り及び書込み信号に応
答して上言己ラッチの以前の状態に無関係に情報状態の
いずれかを書込むために上記ワード線及びビット線を上
記第１及び第２のトランジス外こ結合する手段より構成
される。より具体的には、分離領域内のＳＣＲラッチの
構造は、埋め込みサブコレクタ（Ｎ＋）、Ｎ‐ェピタキ
シャル層及び上記ェピタキシヤル層中に拡散された１対
のＰ型ベース領域を含む。

上記Ｐ型拡散領域は隣接する緑が充分に小さな距離しか
隔つてし、ないので、拡散Ｐ型領域及びその間のＮ−ェ
ピタキシャル層はラテラルＰＮＰトランジスタを形成す
る。Ｐ型拡散領域の一方の中にはＮ＋拡散領域が存在し
、ェピタキシャル層及びサブコレク夕、上記一方の拡散
Ｐ型領域並びにＮ＋拡散領域がＮＰＮトランジスタを形
成している。この構造により、ＮＰＮ及びＰＮＰのトラ
ンジスタは少なくとも１つのＰ型領域をＮＰＮトランジ
スタのベース及びＰＮＰトランジスタのコレクタとして
共通に有し、またＮＰＮトランジスタのコレクタ及びＰ
ＮＰトランジスタのベースであるェピタキシャル層を有
する。従って以上説明したデバイスはＰＮＰＮデバイス
即ちＳＣＲラッチの機能を営む。このように本発明のセ
ルのＳＣＲラッチは、ＴＤＢの２重ェミッタと違って単
一ェミッタＮＰＮトランジスタを有し得る。さらにＳＣ
Ｒラッチに給電するためにワード線が接続され、速い議
取り及び書込みを可能にするために付加回路を通じてビ
ット線が接続される。本発明の良好な実施例では、読取
り及び書込みは、ビット線の１本をＮＰＮコレクタある
いはＰＮＰベースに結合するショットキー・ダイオード
、並びにコレクタが第１のＮＰＮトランジスタのコレク
タと共通で且つベースが第２のビット線に接続された付
加的なＮＰＮトランジスタをつけ加える事によって容易
になっている。

付加されたダイオード及びＮＰＮトランジスタは比較的
容易な議取り及び書込みを可能にし、且つ上記構造中に
単純に集積化される。即ちダイオードは単にヱピタキシ
ャル層と接触する金属を必要とするだけであり、第２の
ＮＰＮトランジスタはェピタキシャル層内の付加的な拡
散Ｐ領域及びその拡散Ｐ領域内のＮ十拡散領域を必要と
するだけである。またその代りに後者のＮＰＮトランジ
スタはＰ型の第２のショットキー・ダイオードで置き換
える事ができる。さらにＮ型ショットキー・ダイオード
もＮＰＮトランジスタで置き換える事ができる。

本発明の他の実施例では、先程参照したＴＤＢのセルに
単に第２のＮＰＮトランジスタを付け加える事で単純な
議取り及び書込みが可能になる。

本発明の他の実施例は、ＰＮＰトランジスタに第２のＮ
＋ェミッタを付け加える事によって、ＰベースがＰＮＰ
トランジスタのＰ型ェミッタと共通でＮコレクタがＰＮ
ＰトランジスタのＮベースと共通の第２の寄生的ＮＰＮ
トランジスタを形成する。この実施例では本発明の第１
の実施例と同様にＮ型ショットキー・ダイオードも付加
されている。この実施例の欠点は比較的複雑な書込みサ
イクルである。しかしながらＮＰＮトランジスタのベー
スとＮ型ショットキー・ダイオードのアノードとの間に
さらにショットキー・ダイオードを付け加える事によっ
て、その欠点は除去できる。同様の効果は、Ｎ型ショッ
トキー・ダイオード（Ｐ型ショットキー・ダイオードも
同様）を除去し単一ェミツタＮＰＮトランジスタを２重
工ミッタＮＰＮトランジスタに変える事によっても得ら
れる。さらに別の代案として、２重工ミッタＮＰＮトラ
ンジスタを用いずに２個のＮＰＮトランジスタ（共通コ
レクタのもの）を用いる方法がある。第２のＮＰＮトラ
ンジスタはそのベースをビット線に接続する事によって
議取り及び書込みに用いられる。第ＩＡ図は以下説明す
る種々の実施例のメモリ・セルの基本的構成要素の断面
図、第ＩＢ図はその対応する回路図である。

当業者に周知のように、各半導体チップは実際にはメモ
リ・セルの配列を含む。従ってこの図面は配列中で多数
回反復されるユニット・セルを説明しているのである。
従って第ＩＡ図に示すように各セルは共通のＰ‐基板１
上に形成される。各セル毎にＮ＋サブコレクタ領域２が
拡散され、さらにご分離領域３が間隔をあげて配置され
る。そしてチップ全体にＮ‐ェピタキシャル層４が成長
される。各セルの境界の選択された領域には、埋設酸化
物分離領域ＲＯＩとして第ＩＡ図に示されている分離領
域５が配置される。このようにして第ＩＡ図の外周のＲ
ＯＩ領域の内は単一の分離領域になる。そして１対のＰ
型不純物領域が適当な間隔で設けられる。このＰ型領域
はセル境界の分離体ＲＯＩに隣接してもよい。またＲＯ
Ｉに直接隣接せずに、１つ以上の付加的な素子を含ませ
るために適当な間隔を取ってもよい。Ｐ型領域の１つは
その中にＮ十領域が拡散されている。前述の構造は第Ｉ
Ａ図に点線で示されている第１のＮＰＮトランジスタ１
１及びラテラルＰＮＰトランジスタ１０を提供する。ト
ランジスター０及び１ １はＮＰＮトランジスタのベー
ス及びＰＮＰトランジスタのコレクタである共通のＰ領
域、並びにＮＰＮトランジスタのコレクタ及びＰＮＰト
ランジスタのベースの共通Ｎ領域を有する。この回路は
第ＩＢ図に図示されている。弟ＩＢ図で参照記号Ａ，Ｂ
，Ｃ及びＤを付した端子は、弟ＩＡ図の同じ参照記号を
有する領域に対応し、これらの領域の各々は接続に利用
できる。第ＩＢ図の回路はＳＣＲラッチ機能を呈し、実
際、適当にバイアスされた時そしてトランジスター０及
び１１が導適している時導適状態を維持するか、ＮＰＮ
トランジスタの導通を終端させる事によって（この事は
ＰＮＰトランジスタの導通を終端させる）、この導通を
終端させる事ができる。この後者の状態も安定である。
便宜上我々はセルが電流を導通させている状態を「オン
」状態あるし・は「１」状態と呼び、セルが電流を流さ
ない状態を「オフ」状態あるいは「０」状態と呼ぶ。従
ってラッチは２つの情報状態「１」及び「０」のいずれ
かを維持する事ができる。この構成はメモＩＪ・セルに
必要な特性のあるものを示すが、実際は限られた雑音余
裕しか持たず、回路中に接続された時、それをターン・
オンするように設計された信号が存在しない時でさえも
スプリアスな効果によってオフ状態のラッチがターン・
オンされる可能性がある。

従って雑音余裕を増すため則ち０状態から１状態へのス
プリアスなスイッチングを防止するために、第ＩＢ図の
回路にインピーダンスを付加する事ができる。雑音余裕
を改善するためのインピーダンスは点Ａと点Ｃとの間に
直列に接続する事も、又点Ｄと点Ｂとの間に直列に接続
する事もできる。そのようなインピーダンスの１つの適
当な形は多結晶シリコン抵抗である。またその代わりに
、点Ａと点Ｃとの間にＮ型ショットキー・ダイオードを
接続するか、又は点Ｄと点Ｂとの間にＰ型ショットキ‐
一・ダイオードを接続してもよい。

弟ＩＣ図〜第ＩＦ図はそれがどのようにして達成される
かを示している。

弟ＩＣ図は、第ＩＡ図の点破線で囲んだ領域ＦＩＧ−Ｉ
Ｃ内の詳細な断面図である。第ＩＣ図に示すように、第
ＩＡ図の構造は、ＰＮＰトランジスタ１０のヱミッタ領
域が分離領域から離されＮ‐ェピタキシャル層４が表面
に届くように変形されている。金属接点６例えば白金（
これは焼成されると白金シリサィドを形成する）が表面
安定化層Ｓの関口を経て表面に堆積される。白金−ェピ
タキシヤル層の界面はダイオード特性を示し、導通を開
始させるには約０．５Ｖの順方向電圧降下が必要であり
、逆方向に流れる電流には非常に大きな抵抗がかかる。
端子Ａへの接続にはもともと導体が必要なので、ショッ
トキー・ダイオードを形成するには特定の金属接点及び
第ＩＣ図に示すような特定の構造を用いるだけでよい。
従ってＮ型ショットキー・ダイオード４５は比較的低コ
ストで実現できる。所望であればショットキー・ダイオ
ードの抵抗値を高めるためにェピタキシャル層にホウ素
をイオン注入してもよい。またその代りに端子ＤとＢと
の間のィンピーダンスとしてＰ型ショットキー・ダイオ
ード４６を用いる事ができる。

これは第ＩＤ図に示すような方法で達成される。第ＩＤ
図は第ＩＡ図の点破線領域ＦＩＧ−ＩＤを拡大して示し
たものである。第ＩＤ図に示すようにＮＰＮトランジス
ター１のベースを形成するＰ型領域は分離体から離され
、Ｎ‐ェピタキシャル層４が表面に届くようになってい
る。ＮＰＮトランジスター１のＰベースに隣接して例え
ばイオン注入により軽くドープされたＰ−領域が設けら
れる。その後、Ｐ型領域上にチタン又はハフニウムの金
属接点７が付着される。金属及びＰ【不純物の相互作用
は端子Ｂに接続されたダイオードの効果を与える。ダイ
オード作用に加えて、（ェピタキシャル領域上の白金接
点６又はＰ‐領域上のチタンもしくはハフニウム接点７
の）横寸法を適切に選択する事によって寄生抵抗が得ら
れる。従って第ＩＡ図を第ＩＣ図に示すように変形した
時、第ＩＥ図がその電気的効果を表わす。第ＩＥ図は端
子ＡとＣとの間にＮ型ショットキー・ダイオード４５及
び直列の寄生抵抗Ｒが存在する事を除けば第ＩＢ図と同
一である。一方第ＩＡ図を第ＩＤ図に示すように変形す
ると同様の効果が生じ得る。この場合第ＩＦ図がその電
気的効果を示す。第ＩＦ図に示すように、図は端子Ｄと
Ｂとの間にＰ型ショットキー・ダイオード４６及び寄生
抵抗Ｒが存在する事以外は第ＩＢ図と同一である。いず
れの場合においても、オフ状態において端子Ｃ又はＤの
電位は各々端子Ａ又はＢの電位に接近する傾向を有する
。例えば第ＩＦ図を取り上げると、セルをオフ状態から
オン状態にスイッチするかもしれないスプリアス電圧は
必然的にＮＰＮトランジスター１のベース電位を上昇さ
せるであろう。しかしこの場合はショットキー・ダイオ
ード４６がその変位を制限している。同様に第ＩＥ図の
Ｎ型ショットキー・ダイオード４５はＰＮＰトランジス
ター０のベースがェミツタに関して負に移行するのを制
限している。第ＩＢ図の回路の変形はいずれも雑音余裕
を改善している。即ち回路がオフ状態からオン状態にス
プリアスにスイッチする事に対する耐性を改善している
。本発明の残りの実施例においては、選択されたインピ
ーダンス（純粋な抵抗、ダイオード又はダイオードと抵
抗の組み合せ）によって与えられる雑音余裕の改善は明
示されていないが、そのような雑音余裕の改善技術は好
ましい事を理解されたい。以下、本発明の種々の実施例
を説明する。

それらは違った利点及び欠点を有しているので、使用す
る場合、実施例は他の制限を考慮して選択される。例え
ばいくつかの実施例は小面積中に良く集積化できるが、
複雑な書込み手順を必要とする。一方、他の実施例は動
作が単純だが、より多くの面積を必要とするかあるいは
製造工程が複雑化する。明らかに任意の与えられた状況
において、ある考慮は他のものよりも重要であり、それ
らの考慮がその応用のためにどの特定の実施例を選択す
るかを支配するであろう。第２Ａ図は本発明の良好な実
施例の図である。

（前に述べたように、第ＩＣ図〜第ＩＦ図に示す良好な
雑音余裕改善技術の１つは省略されている。）第２Ａ図
に示すように、トランジスター０及び１１から構成され
た基本ＳＣＲうッチは、ワード線ＷＬ１（トランジスタ
１０のェミッタに接続される）とワード線ＷＬ２（トラ
ンジスター １のェミッ外，こ接続される）との間に接
続される。

Ｎ型ショットキー・ダイオード１２は、力ソードカミト
ランジス夕１１のコレク夕（端子Ｃ）に接続され、アノ
ードがビット線ＢＬＩに接続されている。さらに第汁２
のＮＰＮトランジスタ ー ３は、エミツタがワード線
ＷＬ２に、コレクタがトランジスタ１１と共通に、そし
てベースが第２のビット線ＢＬ２に接続されている。第
２Ｂ図は第２Ａ図のデバイスが１つのアイソレーシヨン
・ポケット内にどのように集積化されるかを示す例であ
る。より具体的には、トランジスタ１０は第２Ｂ図に点
線で示されているようにＰ型のェミツタ、Ｎ型のベース
、及びＰ型のコレクタから構成される。トランジスター
０のェミッ外ま、表面安定化層Ｓの開□を経てワード線
ＷＬＩに接続する事ができる。トランジスタ１１はＮ＋
ェミッタ、それを取り囲むＰ型ベース（トランジスター
０のコレクタ）並びにＮ‐ェピタキシャル層４およびＮ
十サブコレクタ２から成るＮ型コレクタの間に存在する
。トランジスタ１１のェミッ外ま表面安定化層Ｓの開□
を経てワード線ＷＬ２に接触できる。トランジスター３
はその隣りのＰ型領域、その中に拡散されたＮ十領域並
びにＮ‐ェピタキシャル層及びＮ＋サブコレクタから成
るコレクタを含む。トランジスタ１３のェミッタもワー
ド線ＷＬ２と接触し得る。またビット線ＢＬ２はトラン
ジスター３のＰ型ベース領域に接続し得る。最後にショ
ットキー・ダイオード１ ２がＢＬＩの位置のＮ‐ェピ
タキシャル層上の白金接点によって形成される。以下の
表１は、待機、「１」書込み、「０」書込み及び議取り
動作の場合のワード線及びビット線上の適当な電圧レベ
ルを示している。これらは例として掲げたのであって、
種々の必要に適合させるために当業者は適宜に変更をな
し得るであるつｏ表 Ｉ 第２Ａ図及び第２８図のセルへの書込みは、セルをオン
又はオフの何れかにラツチさせる。

より具体的に説明すると、書込みには両ワード線ＷＬＩ
及びＷＬ２上の電圧を減少させる必要がある。この条件
の下で、ＢＬＩ上の電位を上昇させるとトランジスター
０のベースから又はトランジスタ１１のコレクタからの
電流を流出させる効果が生じ、その結果ＳＣＲは「オフ
」になる。便宜上この事を「０」の書込みと呼ぶ事にす
る。「１」を書込むためには、ビット線ＢＬ２の電流が
上昇する。これはトランジスター３を導通させる傾向を
生じさせ、その電流導通はＳＣＲをオンにラッチさせる
。これは「１」の書込みと呼ばれる。書込みが行なわれ
ると、ワード線及びビット線は待機状態に戻される事が
でき、ラツチは書込まれた状態を維持する。セルの読取
りはワード線の電位を降下させ（ワード線電圧の差を同
時に増加させてもよい、これはセルをパワー・アップす
る効果を有する）、電位の上昇したビット線ＢＬＩの電
流を感知する事によって行なわれる。セルがオンにラッ
チされている場合は、コレクタが比較的低い電位にあり
、従ってビット線ＢＬＩからの電流を吸収する。一方も
しセルがオフにラッチされていれば、その条件の下では
皆無もしくは比較的些かの電流しかビット線ＢＬＩから
吸収されないであるつ。第２Ａ図及び第２Ｂ図に示され
ているセルは基本ＳＣＲラツチと違って付加的なトラン
ジスタ１３及びダイオード１２を有するが、これらのデ
バイスは良好に集積化され、従って少しの付加的面積し
か必要としない。

一方それらの付加的なデバイスは、単純な動作電圧レベ
ルをワード線及びビット線に用いて、比較的遠くセルに
書込み且つ読取る事を可能にする。このセルは完全に選
択可能である。即ちワード線に接続された任意のセルは
読取り又は書込みのために選択する事ができ、セルの以
前の状態に無関係に「１」又は「０」を書込む事ができ
る。第３Ａ図及び第３Ｂ図は第２Ａ図及び第２Ｂ図のセ
ルの変形である。

図示されているようにＮＰＮトランジスタ１３が除去さ
れていて、Ｐ型ショットキー・ダイオード１４によって
置き換えられている。その他はこのセルは同一である。
Ｐ型ショットキー・ダイオード１４はＳＣＲラッナと同
じサブコレクタ中のＰ型拡散を用いて実現されている。
ワード線の全てのセルは、ＷＬＩ上の電圧を増加させる
事によって最初に状態「１」にされる。

その後ワード線ＷＬＩを待機電位に戻すと、ラッチは「
オンｊになる。一方ワード線電位を上昇させビット線Ｂ
Ｌ２の電位を低下させると、ラツチ中の導通は終端する
。従ってこれは「０」の書込みに対応する。またワード
線又は少なくともワード線ＷＬ２の電位をその待機電位
よりも低くしておき、ビット線ＢＬＩの電圧が増加され
た時にビット線ＢＬＩの電流導通を感知する事によって
ラッチを「読取る」事ができる。ビット線ＢＬＩ‘まラ
ッチがオンの時だけ電流が流れ、ラッチがオフであれば
無視し得る程度の電流しか流れない。第４Ａ図は、Ｐ型
ショットキ−・ダイオード１４が除去されＮＰＮトラン
ジスタ１６が挿入された変形を示す。第２Ａ図のＮＰＮ
トランジスター３と違って第４Ａ図のＮＰＮトランジス
タ１６はェミッタがビット線ＢＬ２に接続され、ベース
がトランジスタ１１のェミッタに接続されている。さら
にショットキー・ダイオード１２は、ビット線ＢＬＩに
接続されたトランジスター １の第２のェミッタで置き
換えられている。このデバイスの平面図は第４Ｃ図に示
されている。第４Ｃ図に示すように全てのデバイスがア
ィソレーション・ポケット９内に収容されている。

トランジスタ１６のＰ型ベースとトランジスタ１１のＮ
型ェミッタとの間の接続はＷＬ２の一部分である導体３
６１こよって与えられる。またトランジスタ１０はェミ
ッ夕３０がＷＬＩに接触している。他の実施例と同様に
トランジスタ１０のベースはＮ‐ェピタキシヤル層であ
り、コレクタはトランジスタ１１のベースと共通である
。トランジスタ１ １のェミッタ３ １はＢＬＩに接続
され、ェミッ夕３２はＷＬ２に接続されている。またト
ランジスター６のェミッタ３４はＢＬ２に接続され、ベ
ース３６はＷＬ２に接続される。第４Ｃ図において、第
ＩＣ図及び第ＩＥ図のようにＷＬＩにＮ型ショットキー
・ダイオード２５が接続されている。このために閉口が
ＰＮＰトランジスタ１０のェミッタの中央部に残される
。以下の表２は待機、読取り、「１」書込み及び「０」
書込みのためにワード線及びビット線に与えられるべき
適当な電圧を示している。

表２に与えられた数値は表１と同様に例示的なものでし
かない。表 ２ このセルを動作させるために、ワード線ＷＬ２の電位が
上昇される。

ビット線ＢＬＩ又はＢＬ２上の電位が変らなければ、ラ
ッチの導通は終端し、従って「０」の書込みが行なわれ
る。一方、ビット線ＢＬ２を降下させるとトランジスタ
１６は導通しラッチの導通を開始させる。その後ビット
線及びワ−ド線を待機条件に戻すとラッチはオン状態の
ままになる。セルの状態の読取りは、ワード線ＷＬ２を
上昇させビット線ＢＬＩを降下させる事によって行なわ
れる。もしセルがオンにラッチされていれば、ビット線
ＢＬＩに電流が流れ、一方もしオフであればビット線Ｂ
ＬＩには全く電流が流れないか又は無視し得る程度の電
流しか流れなし、。さらに別の変形が第４Ｂ図に示され
ている。

第４Ｂ図は第２Ａ図に似ているが、ＮＰＮトランジスタ
１３が取り除かれ、ＮＰＮトランジスタ１７で置き換っ
ている。このェミツタはビット線ＢＬ２に結合され、ベ
ースはワード線ＷＬＩに結合される。さらに抵抗等のイ
ンピーダンスがトランジスタ１１のェミッタとべ‐スと
の間に挿入されている。待機中、ＷＬＩ及びＢＬ２は約
１．０Ｖであり、ＷＬ２及びＢＬ“まＯＶである。この
セルの動作は、これまでの実施例の動作よりも比較的複
雑であるが、やはり前に存在していた状態に無関係に「
１」又は「０」のいずれでもセルに書込む事ができる。

「１」は両ワード線の電位を上昇させ、ビット線ＢＬ２
の電位を低下させる事によって書込まれる。この条件に
より導通が開始し、ワード線及びビット線が待機レベル
に戻されると、セルは導適状態を維持する。またワード
線の電位を低下させビット線ＢＬＩの電位を上昇させる
事によって前の場合のように「０」がセルに書込まれる
。謙取りは第２Ａ図及び第３Ａ図の実施例のようにワー
ド線電位を低下させ、ビット線ＢＬＩの電流を感知する
事によって行なわれる。

セルの動作の複雑さは明らかであろう。

即ち「１」の書込みはワード線電位の上昇を必要とし、
「０」の書込みはワード線電位の降下を必要とするから
である。単にビット線を操作する事によって任意の選択
されたセルに「１」又は「０」を書込む事ができるよう
に、一般的な場合においてはワード線電位が上昇し下降
するような書込みサイクルが必要になる。他の全てのパ
ラメータが等しいので、この書込みサイクルは他の実施
例の書込みサイクルよりも比較的長い。第５Ａ図〜第５
Ｃ図は全て基本ＳＣＲラッチの同じ変形を含む。

より具体的にはラツチ（トランジスタ１０及び１１）に
加えて、第２のＮＰＮトランジスタ１８がＰＮＰトラン
ジスター０と一体的に形成される。ＰＮＰトランジスタ
１０のェミツタは新しいＮＰＮトランジスター８のベー
スであり、ＰＮＰトランジスタ１０のベースは新しいＮ
ＰＮトランジスタのコレクタである。トランジスタ１０
及び新しいトランジスタに関して共通領域が用いられて
いるという意味で、新しいトランジスタは少なくとも準
寄生的素子と呼ぶ事ができ、従ってそれを付け加えるの
に付加的なＮェミッタ領域しか必要としない。第６Ａ図
はいかにしてその素子の付加がなされているかを示す、
セルの構造の断面図である。第６Ａ図によれば基本ラッ
チはトランジスター０及び１１から構成され、ＮＰＮト
ランジスター １はＮ＋サブコレクタ２及び隣接するＮ
‐ェピタキシャル層４を含み、また中に第２のＮ十拡散
領域が存在する第１のＰ型拡散を含んでいる。ＮＰＮト
ランジスタ１１のベースを構成するＰ型領域に隣接して
第２のＰ雛拡散領域が設けられ、その結果Ｎ‐ェピタキ
シャル層で隔てられた２つのＰ型拡散領域はＰＮＰトラ
ンジスター０を形成する。この後者のＰ型拡散領域は付
加的なＮ十拡散領域を含み、このＮ＋拡散領域、その周
囲のＰ型拡散領域並びにＮ【ェピタキシャル層及びＮ十
サブコレクタが付加的なＮＰＮトランジスター８を形成
するようになっている。ショットキー・ダイオード１２
は第３Ｂ図の場合のようにＮ‐ェピタキシャル層上のビ
ット線ＢＬＩ接点に形成され、ビット線ＢＬＩの接点材
料を選択する事によって（白金）、所望のＮ型ショット
キー・ダイオードが形成される。第５Ａ図に示されてい
るセルは、議取り又は書込み動作ができ、他のセルの場
合と同機に「１」を記憶するためにＳＣＲをオンにラツ
チし、又は「０」を記憶するためにオフにする事によっ
て２つの情報状態のうち１つを信頼性良く記憶する事が
できる。

より具体的には読取りはワード線電位を低下させビット
線ＢＬＩ電位を上昇させる事によって行なう事ができる
。もしセルがオンにラッチされていれば、ビット線ＢＬ
Ｉは電流を流し、そうでなければ電流は流れないか又は
無視し得る程度の電流しか流れない。従ってセルの状態
は、ＮＰＮトランジスター１によってＢＬＩから吸収さ
れる電流の量によって決定される。「１」の書込みは、
ワード線電位を上昇させビット線ＢＬ２電位を低下させ
る事により行なわれる。

この状態においてトランジスター８は導通を開始し、そ
の結果ワード線及びビット線が待機条件に戻された時セ
ルはオンにラッチされる。一方「０」の書込みはワード
線電位を低下させビット線ＢＬＩ電位を上昇させる事に
よって行なわれる。これはセルに電流が流れている場合
その電流を阻止する効果を有し、それによってワード線
及びビット線が待機条件に戻された時セルは導通しない
事則ちオフにラツチされる事が保証される。第６Ｂ図は
書込み動作のための波形を示している。第４Ｂ図の場合
と同様に、１又は０の書込みはワード線に違った電位を
必要とするので、書込みサイクルは単にビット線だけを
選択的に動作させる事によって１又は０が書込まれるよ
うな他の書込みサイクルよりも比較的長い。第５Ａ図の
セルの書込みサイクルは、第５Ｂ図に示すように付加的
な素子を付け加える事によって改善され得る。

第５Ｂ図のセルは、ＮＰＮトランジスタ１１のベースと
ビット線ＢＬＩとの間に付加的なＰ型ショットキー・ダ
イオード１９が付け加えられた点以外は第５Ａ図と本質
的に同じである。

この実施例の構造は当業者には明らかであろうと思われ
るので、このセルの構造図は省略した。ＷＬＩは通常１
．０Ｖ、ＷＬ２はＯＶ、ＢＬＩは０．４ＶそしてＢＬ２
は１．０Ｖである。セルの動作は次の通りである。

議取りは第５Ａ図のセルの読取りと同様に行なわれる。

即ちワード線電位が低下しビット線ＢＬＩ電位が上昇し
、トランジスタ１１によって吸収された電流カギＢＬＩ
で感知される。かなりの電流が吸収されればセルはオン
にラッチされている事が示され、電流が全くもしくは殆
んど吸収されなければセルはオフにラッチしている事が
示される。このセルは、１もしくは０のいずれの書込み
もワード線電位の上昇を必要とする点で、書込み動作が
単純化されている。

「１」は第５Ａ図の場合と同様に、ビット線ＢＬ２電位
を低下させ導通を開始させる事によって書込まれる。一
方「０」の書込みはビット線ＢＬＩ電位を低下させる事
で行なわれる。ビット線ＢＬＩ電位が低下された時Ｐ型
ショットキー・ダイオードの存在は、トランジスター１
から電流を吸収し、それによってトランジスタをオフに
し、導通を終端させ、セルがオフにラツチされる事を保
証する。セルのさらに別の変形が第５Ｃ図に示されてい
る。

これまでの説明に照らして第５Ｃ図のセルを集積化する
方法は自明であるので、このセルの断面図は省略した。

セルはＰＮＰトランジスタ１０、その寄生ＮＰＮトラン
ジスタ１８、及びＮＰＮトランジスタ１１を含む。しか
しＮＰＮトランジスタ１１は第２のェミッタ２０を含む
ように変形されている。この第２のェミッタはビット線
ＢＬＩに接続される。このセルは比較的動作が単純であ
るという点で第５Ｂ図のセルと同じ利点を有する。議取
りはワード線電位を上昇させＢＬＩを低下させ、そして
ビット線ＢＬＩの電流を感知する事によって行なわれる
。もしセルが導適していれば、ワード線電位の上昇はト
ランジスタ１１の第１のェミッタから第２のヱミッタ２
０へ電流を移し、従ってビット線の電流がセルの状態を
表示する。またワード線電位を上昇させる事によってセ
ルに書込む事ができる。「１」の書込みは第５８図のセ
ルの場合と同様にビット線ＢＬ２電位を低下させる事に
よって行なわれる。「０」の書込みはワード線電位を上
昇させビット線ＢＬＩ電位を上昇させる事によって行な
われる。ワード線ＷＬ２電位を上昇させる事はセルの電
流をＮＰＮトランジスター１の第２のェミッタ２川こ移
し、ビット線ＢＬＩ電位を上昇させる事はそのような電
流を阻止してセルがオフにラッチされる事を保証する。
電流導通が終端した後、ワード線及びビット線は待機電
位に戻される事ができ、セルは「オフ」状態を維持する
。待機中、ＷＬＩ及びＢＬ２は１．０Ｖ、ＷＬ２及びＢ
ＬＩは０．５Ｖである。第７Ａ図は本発明のさらに別の
実施例を示す。

第７Ａ図に示すように、トランジスター０及び１１のＳ
ＣＲラツチ及びＮ型ショットキー・ダイオード１２から
成る基本セルに対して、ＮＰＮトランジスタ２１が付加
されている。そのベースはワード線ＷＬ２に、ェミッ夕
はビット線ＢＬＩに接続され、コレクタはトランジスタ
ー１のコレクタと共通になっている。またアノードがＰ
ＮＰトランジスタ１ ０のコレクタに、カソードがビッ
ト線ＢＬ２に援続されたＰ型ショットキー・ダイオード
２２も付加されている。このセルは本発明の他の実施例
のあるものに対して素子を付加する必要があるが、動作
が単純で且つ集積化が比較的簡単である。

但しＰ型ショットキー・ダイオード２２はさもなければ
不必要なビット線ＢＬ２に関するメタラジーの使用を要
求するかもしれない。このセルの読取は、ワード線電位
を低下させ、ビット線ＢＬＩ電位を上昇させる事によっ
て行なわれる。他のいくつかの実施例のように、ワード
線電圧を下げビット線ＢＬＩ電圧を上昇させる事は、セ
ルがオンにラッチされている場合にトランジスタ１１を
経て電流を吸収する効果を有する。従ってセルはビット
線ＢＬＩにより吸い込まれる電流によって読取る事がで
きる。ビット線ＢＬＩの電圧上昇はトランジスタ２１に
は影響しない。これはそのェミッタがそこに接続されて
いるからである。セルへの書込みはワード線電圧の上昇
によって行なわれる。

「０」の書込みはビット線ＢＬ２電圧を下げる事によっ
て行なわれる。ワード線電圧を上昇させると共にビット
線ＢＬ２電圧を下げると、Ｐ型ショットキー・ダィオ−
ド２２を経てＰＮＰトランジスタ１０から電流を吸い込
む効果が生じ、この電流の吸い込みは、セルが電流を導
いていたならば、セルをオフにラッチする。その後ワー
ド線及びビット線が平常の電圧に戻されると、セルは「
オフ」状態である。一方ワード線に高い電位が存在する
時は、ビット線ＢＬＩの電位を下げる事によって「１」
が書込まれる。これはトランジスタ２１に導通を開始さ
せる効果を有し、その電流はラツチに移される。その後
ワード線及びビット線が待機電位に戻されると、セルは
導適状態にあり、即ちオンにラッチされる。待機中ＷＬ
２及びＢＬＩはＯＶ、ＷＬＩ及びＢＬ２は約１．０Ｖで
ある。第７Ａ図の実施例でトランジスタ２１は、トラン
ジスタ１１のベースとヱミッ夕との間の抵抗と共にトラ
ンジスタ１１に第２のェミッタを付加する事によって置
き換える事ができる。

最後に本発明の最後の実施例を第７Ｂ図で説明する。

ここで我々はＮＰＮトランジスタ１ １のベースの両側
に２個のラテラルＰＮＰトランジスター０及び２３を用
いる。

また別のＮＰＮトランジスタ２５のェミッタがＷＬＩに
鞍続され、ベースがＢＬＩに接続され、コレクタがＮＰ
Ｎトランジスタ１１のコレクタに共通になっている。Ｐ
ＮＰトランジスター ０のエミツタはＷＬＩに、ＰＮＰ
トランジスタ２３のェミッタはＢＬ２に接続される。Ｎ
ＰＮトランジスタ２５のベースコレクタとの間に反飽和
クランプＳＤＩを用いる事もできる。待機中ＷＬＩは約
１．０Ｖ、ＢＬＩ及びＷＬ２はＯＶ、そしてＢＬ２は０
．５Ｖである。

読取りを行なうために、ワード線が約０．５Ｖ下げられ
、ＢＬＩが０．５Ｖ上昇される。

もしセルが「１」状態であれば、コレクタＣは低電位で
あって、ＢＬＩがＳＤＩを経て電流を吸い込む。もしセ
ルが「０」状態であれば殆んど又は全く電流は流れない
。書込みを行なうには、ＷＬＩ及びＷＬ２は−０．５Ｖ
に落される。

「０」を書込むためにはＢＬＩ及びＢＬ２はＯＶである
。もしＢＬ２がＯＶでＢＬＩが０．５Ｖ‘こ上昇される
と「１」が書込まれ、トランジスタ２５がターン・オン
される。第７Ｃ図に示すように４つのＰ型領域が用いら
れ、そのうち２つはＮ型領域を内部に有する。

これらのＮ型領域の１つは（Ｎ−ェピタキシャル層及び
Ｎ＋サブコレクタと共に）ＮＰＮトランジスタ１１のた
めに用いられる。そのＰ型領域の囲りに２つのＰ型領域
がさらに存在する。これは各々２つのラテラルＰＮＰト
ランジスター０及び２３を形成する。最後に第２のＮ型
領域を有する４番目のＰ型領域はＮＰＮトランジスタ２
５を形成する。またＷＬ１，ＷＬ２，ＢＬＩ及びＢＬ２
に関する接点閉口が反飽和クランプＳＤＩのための接点
閉口と共に表面安定化層Ｓに設けられている。ここで説
明した実施例の多くの変形が当分野の技術を用いて実施
可能であって、本発明の範囲内に属す事は当業者の理解
する所であろう。

例えば多くの従来のメモリ・セルは、ラッチのＮＰＮト
ランジスタが飽和しないように反飽和ショットキー・ダ
イオード・クランプを含んでいる。そのようなショット
キー・ダイオードを含ませる事は本発明の範囲内にある
。さらに本発明は、ここに示した実施例のうち１つと同
一の複数のセルが基板中に形成され、１対のワード線に
並列に接続され、ワード線の一端又は他端に電圧源又は
電流源が接続される事を想定している。

経路の抵抗により、電源により近いセルは電流を「分け
前以上に取る」傾向を有する点で問題が生じ得る。この
問題に対する典型的な解答はワード線とラッチとの間に
比較的低い抵抗を入れる事である。そのような低抗は例
えばワード線ＷＬＩとＰＮＰトランジスタ１０のェミツ
タとの間、又はワード線ＷＬ２とＮＰＮトランジスター
１のェミツタとの間に入れる事ができる。この抵抗はセ
ルの雑音余裕を増加させる目的でセルに付加されたデバ
イスの上にさらに付加される。そのようなデバイスは例
えばＮＰＮトランジスタ１ １のコレクタとワード線Ｗ
ＬＩとの間又はＰＮＰトランジスター０のコレクタとワ
ード線ＷＬ２との間に接続し得る付加的なデバイスであ
って、抵抗、ショットキー・ダイオード、又は抵抗とシ
ョットキー・ダイオードとの組み合せのいずれかである
。抵抗は寄生的なものでも良い。ショットキー・ダィオ
ード‘こ付随する抵抗の抵抗値は所望により周知のよう
に局所的イオン注入によって増加させ得る。

【図面の簡単な説明】

第ＩＡ図はいくつかの実施例の基本的構成要素であるＳ
ＣＲラッチの集積回路の断面図、第ＩＢ図は第ＩＡ図の
デバイスの説明図、第ＩＣ図及び第ＩＤ図はＮ型及びＰ
型のショットキー・ダイオードを集積化した第ＩＡ図の
部分拡大図、第ＩＢ図及び第ＩＦ図は各々第ＩＣ図及び
第ＩＤ図に従って第ＩＡ図のデバイスを変形したデバイ
スの説明図、第２Ａ図及び第２Ｂ図は良好な実施例の説
明図及び断面図、第３Ａ図及び第３Ｂ図は他の実施例の
図、第４Ａ図、第４Ｂ図、第５Ａ図〜第５Ｃ図はさらに
別の実施例の図、第４Ｃ図は第４Ａ図のデバイスの平面
図、第６Ａ図は第５Ａ図のデバイスの断面図、第６Ｂ図
は第５Ａ図の実施例の議取り及び書込みに用いられる波
形を示す図、第７Ａ図及び第７Ｂ図は本発明のさらに別
の実施例の説明図、第７Ｃ図は第７Ｂ図に対応するデバ
イスの断面図である。 １・・・・・・基板、２・・・・・・サプコレクタ、４
・・・・・・ェピタキシャル層、１０・・…・ＰＮＰト
ランジスタ、１１，１３．．．．・・ＮＰＮトランジス
タ、１２，１４・・・…ショットキー・ダイオード、Ｗ
Ｌ１，ＷＬ２．・・…ワード線、ＢＬ１，ＢＬ２……ビ
ット線。 ＦＩＧ‘ＡＦＩＧＩＢ ＦＩＧ．ＩＣ ＦＩＧ，ＩＤ ＦＩＧ，ＩＥ ＦＩＧ，ＩＦ ＦＩＧ２Ａ ＦＩＧ２８ ＦＩＧ３Ａ ＦＩＧ，３８ ＦＩＧ４Ａ ＦＩＧ４Ｂ ＦＩＧ４Ｃ ＦＩＧ５Ａ ＦＩＧ５日 ＦＩＧ５Ｃ ＦＩＧ６ ＦＩＧ６Ｂ Ｆ！Ｇ 了Ａ ＦＩＧ７Ｂ ＦＩＧ７Ｃ

Claims (1)

1. 【特許請求の範囲】 １ ＰＮＰトランジスタとＮＰＮトランジスタとで、前
   記ＰＮＰトランジスタのベースと前記ＮＰＮトランジス
   タのコレクタとを結合するとともに、前記ＰＮＰトラン
   ジスタのコレクタと前記ＮＰＮトランジスタのベースと
   を結合してラツチ手段を構成し、１対のビツト線及び１
   対のワード線を使つて前記ラツチ手段を動作させるスタ
   テイツク・メモリ・セルにおいて、前記ＮＰＮトランジ
   スタのエミツタを前記１対のワード線の一方にそして前
   記ＮＰＮトランジスタのエミツタを前記１対のワード線
   の他方に夫々接続するとともに、前記エミツタに接続さ
   れた１対のワード線のうちの所定のワード線及び前記１
   対のビツト線のうちの所定のビツト線に接続され、前記
   所定のワード線及びビツト線における印加電位の制御に
   応じて、前記ＰＮＰトランジスタのベース及び前記ＮＰ
   Ｎトランジスタのコレクタを、前記ラツチ手段のオン動
   作に必要な電位にするインタフエース・トランジスタを
   設けたことを特徴とする前記メモリ・セル。 ２ 前記インタフエース・トランジスタが、ＮＰＮイン
   タフエース・トランジスタである、特許請求の範囲第１
   項記載のメモリ・セル。 ３ 前記ラツチ手段が、シヨツトキー・ダイオードを含
   む雑音余裕改善手段を有する、特許請求の範囲第１項又
   は第２項記載のメモリ・セル。