JPS6036137B2

JPS6036137B2 - 分周回路

Info

Publication number: JPS6036137B2
Application number: JP54030543A
Authority: JP
Inventors: シクン・キユウ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-03-20
Filing date: 1979-03-15
Publication date: 1985-08-19
Also published as: GB2016763A; DE2910917A1; FR2423091A1; FR2423091B3; JPS54129961A; US4193037A; GB2016763B

Description

【発明の詳細な説明】この発明は一般にはデジタル論理回路に関するものであ
るが、より具体的に云えば、任意の周波数の入力信号を
非整数で分周するための分周回路に関するものである。

テレビ・デスプレー、ビデオ・ゲーム、ホームコンピュ
ータシステムその他これに関連した技術分野において、
通常入手可能な約３．則畑ｚのテレビの内部クロック周
波数の約数となるようなクロック周波数を発生させるこ
とが往々にして必要になる。約ＩＭ舷の内部動作周波数
をもつビデオデスプレ−発生器、ビデオ・ェンコーダそ
の他これに類した付加回路及びマイクロコンピュータと
絹合せてテレビ・デスプレー手段を利用するようなビデ
オ・デスプレーないしビデオ・ゲームなどにこの発明が
適用できる。本発明はまた、当業者が容易に解るように
、２値データの処理に使用する他の種類のデジタル回路
にも適用できる。

３．８Ｍ比のクロックを３．５分周するのに適した先行
技術の分周回路は、３．９ＭＨｚの半周期の７ＭＨｚク
ロックを使用するものであった。

このような回路は、コンポーネントのすべてが７Ｍ比で
動作できなければならないために高価になる。さらに、
このような回路はスパイク状の雑音に敏感で正確な７Ｍ
Ｈｚのパルスを発生しない。従って、入力信号周波数以
下の内部クロック周波数を用いて任意の周波数の入力信
号を非整数で分周する経済的な分周回路が要望されてい
る。従って、本発明の一つの目的は除数が非整数である
比較的安価な分周回路を提供することにある。

周波数Ｎの入力信号をＭ十０．５ただしＭは整数、で分
周する分周回路を提供することもまた本発明の一つの目
的である。

本発明の更に他の目的は、分周回路を制御する制御信号
の情報内容に応じて、周波数Ｎの入力信号をＭ＋０．５
で分周し、又はＭ＋１で分周する分周回路を提供するこ
とにある。

上述した目的及びその他の目的を達成するための本発明
の一実施例の分周回路においては、周波数Ｎの相互に重
ならない第１、第２のクロック信号を供給するクロック
源と、第１のクロック信号中の所定の転移（ｔｒａ船ｉ
ｔｉｏｎ）に応答して第１のクロック信号の３周期分以
下の時間幅をもった第１の出力を発生する第１の論理手
段と、第１、第２のクロック信号に応答して第１のクロ
ック信号の３周期分以下の時間幅をもった第２の出力を
第１の出力の発生から第１のクロック周期のＭ十０．５
周期後に発生する第２の論理手段と、第１、第２の出力
のいづれか一方が存在することに応答してＮ／（Ｍ＋０
．５）の周波数の第３の出力を発生する第３の論理手段
とから構成されている。

第１、第２の状態を有する制御信号に応答する第４の論
理手段が必要に応じて備えられ、これによって分周回路
は、制御信号が第１の状態にあるときはＮ／（Ｍ＋０．
５）の周波数の第３の出力を発生し、制御信号が第２の
状態にあるときはＮ／（Ｍ十１）の周波数の第３の出力
を発生する。第１図を参照すれば、本発明の分周回路の
一実施例の論理回路の詳細が図示されている。

ァンドゲート１０，１１、ノアゲート１２はアンド・オ
ア・ィンバータを構成している。伝達ゲート１，２及び
ノアゲート２０，２２は情報を一時的に蓄積するための
第１のフリップフロップを構成している。伝達ゲート１
は第１のクロック信号ＪＩがオンのとき導通し、この状
態において、伝達ゲ−ト１はノアゲート１２の出力をノ
アゲート２０の上側（図中で）入力端子に伝達する。ノ
アゲート２０の下側（図中で）の入力端子はリセット信
号Ｒを受ける。ノアゲート２０の出力をＡとすれば、こ
れはィンバータ２１で反転される。伝達ゲート２はクロ
ック信号？２が／・ィのとき導通し、インバータ２１の
出力をノアゲート２２の上側の入力端子に供給する。ノ
アゲート２２の下側端子への入力はリセツト信号Ｒであ
る。ノアゲート２２の出力は、第１図の信号Ｂで表示さ
れる。伝達ゲート３，４、ィンバ−夕３０及び／アゲー
ト３１は第２のフリップフロップを構成している。伝達
ゲート３，４はクロック信号少１，Ｊ２のそれぞれに応
答する。伝達ゲート３が導適するとノアゲート２２の出
力がインバータ３川こ印加され、伝達ゲート４が導適す
るとィンバータ３０の出力がノアゲート３１の上側入力
端子に印加される。ノアゲート３１の下側入力端子には
リセット信号Ｒが印加される。ノアゲート３１の出力は
第１図中で信号Ｃとして表示されている。ノアゲート４
０は３個の入力端子をもっている。

ノアゲート４０の上側入力端子は信号線５２上の信号Ｅ
を受けるが、この信号は後述する第３のフリップフロッ
プの出力を表示するものである。ノアゲート４０の中段
の入力端子は、ノアゲート３１の出力を表示する信号Ｃ
を受ける。ノアゲート４０の下側の入力端子は信号線２
３上の信号Ｂを受けるが、この信号は第１のフリップフ
ロツプの出力を表示するものである。ノアゲート４０の
出力は第１図で信号Ｄで表示されている。伝達ゲート５
，６，１０１、ィンバータ５０’５１は第３のフリップ
フロップを構成している。伝達ゲート５は、クロツク信
号ぐ１がハィのとき導通して、ィンバータ５川こ信号Ｄ
を供給する。リセット信号Ｒがローでトランジスタ１０
１を通る接地パスが形成されない場合において、クロッ
クパルスがハィになって伝達ゲート６が導適すると、イ
ンバータ５０の出力はインバータ５１の入力端子に伝達
される。ィンバータ５１の出力は第１図の信号Ｅで表示
されている。ィンバータ６１，６４、伝達ゲート７，８
，１０２，１０３は第４のフリップフロップを構成して
いる。

信号線６９上の信号Ａがハイになると伝達ゲート７が導
適するが、このときリセット信号Ｒがローで伝達ゲート
１０２を介する接地バスが形成されていなければ、ィン
バータ６１の出力はィンバータ６４に供給される。信号
線３４上の信号Ｃがハィのとき伝達ゲート８が導通し、
ィンバータ６４の出力は信号線６８を介してノアゲート
６０の上側の入力端子に供給される。

リセット信号Ｒが／・ィのとき伝達ゲート１０３が導通
し、ＶＤｏが信号線６８を介してノアゲート６０の上側
入力端子に供給される。ノアゲート６０の出力は第１図
の信号Ｆで表示され、この信号はィンバータ６１に供給
される。ノアゲート６０，６２は制御信号日６３に応答
する制御回路を構成するが、この制御信号は信号線６７
上をノアゲート６０，６２の下側入力端子に伝達される
。

／アゲート６２の上側入力端子は信号Ｆに応答する。ノ
アゲート６２の出力はィソバータ６３で反転されて信号
線６６上をアンドゲート１１の下側入力端子に伝達され
る。信号Ｆはインバータ６１で反転されて信号線６５上
をアンドゲート１０の下側入力端子に伝達される。アン
ドゲート１１の上側入力端子には信号線４１上の信号Ｄ
が入力し、アンドゲート１０の上側入力端子には信号線
５２を介して信号Ｅが入力する。ノアゲート７０は、上
側の入力端子に信号線５３上の信号８を受け、下側の入
力端子に信号線６９上の信号Ａを受ける。ノアゲート７
０の出力は交叉接続されたノアゲート７１，７３に印加
され、ノアゲート７０の出力Ｇはノアゲート７１の上側
入力端子とインバータ７２に供給される。ィンバータ７
２の出力はノアゲート７３の下側入力端子に入力する。
／アゲート７１の出力Ｇはノアゲート７３の上側入力端
子に入力し、このゲート出力、すなわちＧはノアゲート
７１の下側入力端子に入力する。クロツク信号？１，？
２発生回路の論理回路を第２図に詳細に示す。

一実施例においては、クリスタル発信器８川ま約３．９
Ｍ舷の出力を発生するが、この出力はィンバータ８１，
８２で２回反転される。インバータ８２の出力はノアゲ
ート８４の上側入力端子とインバータ８３に供給され、
ィンバータ８３の出力はノアゲート８５の下側入力端子
に供給される。ノアゲート８５の出力はクロック信号◇
１を表示し、このぐ１はノアゲート８４の下側入力端子
にも供給される。ノアゲート８４の出力はクロック信号
で２を表示し、このマ２はノアゲート８５の上側入力端
子にも供給される。クロツク信号？１，◇２は３．９Ｍ
Ｈｚに限られず、本発明の分周回路は広範なクロック周
波数にわたって動作するものであることに留意されたい
。通常約３．即位ｚのクロックをもつテレビ受信機関連
の回路への適用を想定している関係上、約３．９Ｍ比
のクロック周波数を選択している。第１図に示す分周回
路は、少１クロツク信号を３．５で分周した周波数の出
力信号Ｇとめ２クロック信号を３．５で分周した周波数
の出力信号Ｇを発生するが、これの詳細については第３
図のタイミング図に関連して以下で述べる。本発明の一
実施例の分周回路はＮＭＯＳ半導体回路の手法を用いて
達成できるものであり、第１図に示す種々の伝達ゲート
の各々は、これらのゲートがオン状態で伝達すべき信号
レベルを、ターンオフ時にはダイナミック的に一時蓄積
するものであることを当業者は理解し得よう。

このように伝達ゲートの各々は、３．５ＭＨｚの動作周
波数に比べて十分長い少くとも数ミリ秒の期間にわたっ
て一時蓄積ェレメントの機能を果す。この分周回路の動
作を第３図のタイミング図を参照して説明する。第３図
は、信号Ｊ１，Ａ〜Ｇ及びＲの時刻ｔ，〜ら３における
状態を示している。まず時亥川，におけるリセット動作
を説明する。

時刻Ｌ‘こおいてはリセット信号Ｒはハイであるから、
信号Ａ，Ｂ，Ｃで各々表示されるノアゲート２０，２２
，３１の出力はすべてローである。伝達ゲート１０１は
導通し、このためィンバータ５１の入力はローとなり、
信号Ｅで表示されるその出力はハイとなる。信号Ｅがハ
イであるため、ノアゲート４川まロー信号Ｄを発生する
。伝達ゲート１０３にリセット信号が入力し、伝達ゲー
ト１０３の出力はハイになって信号線６８を介してノァ
ゲート６０に伝達され、ローの信号Ｆを発生する。ノア
ゲート７川まローの入力信号Ａとハイの入力信号Ｅを受
け、ローの信号Ｇを発生する。時刻ｔ，，ｔ２間の時刻
ｔ，．５でリセット信号Ｒがローになる。この時点で、
信号ＥとＦの双方がハィであるから、アンドゲート１０
はハイレベル信号を出力している。アンドゲート１１は
、その入力がいづれもローであるから、ローレベル信号
を出力している。従ってノァゲート１２は、この時点で
導適している伝達ゲートーを介してノアゲート２０の上
側入力端子にローレベル信号を供給する。ノアゲート２
０は、その入力がいづれもローであるから、／・ィの信
号Ａを発生する。信号Ａは伝達ゲート２が導適していた
時亥Ｕｔｏからロー状態にあったので、ィンバータ２１
の反転出力は依然として伝達ゲート２により蓄積されて
ノアゲート２２に／・ィレベル入力を供給する。従って
ノァゲ−ト２２の出力は時刻ｔ，．５でローである。同
様に、伝達ゲート３が導通していた時亥虻ｏの直前で信
号Ｂはローであったから、インバータ３０のハィレベル
出力が時刻ｔ，．５で伝達ゲート４により蓄積されてノ
アゲート３１に供給される。従ってノァゲート３１は時
刻ｔ，．５でロー出力Ｃを発生する。この時点で信号Ｅ
がハイであるから、ノアゲート４０はロー信号Ｄを発生
し続ける。伝達ゲート１０３はこのときオフであるが、
このゲートは／・ィレベル信号を蓄積し、この信号を信
号線６８経由でノアゲート６０１こ伝達し、このため信
号Ｆはロー状態に保たれる。ノアゲート７０のＥ信号入
力が／・ィ状態を保つので、出力信号Ｇもまたロー状態
を保つ。時刻ら‘こおいて、ノアゲート２０の入力がい
づれもローであるから、ノアゲート２０の出力信号Ａは
／・ィ状態を保つ。

少２クロツク信号が／・ィになると伝達ゲート２が導通
し、これによってィンバー夕２１のローレベル出力がノ
アゲート２２に入力する。ノアゲート２２は、この時点
で入力がいづれもローになるから、／・ィのＢ信号を発
生する。時刻ｔ，．５でィンバータ３０の入力はローで
あったから、時刻ｔ２で伝達ゲート３によりローレベル
信号が蓄積され、このローレベル信号はィンバータ３０
で反転される。ィンバータ３０のハィレベル出力は、め
２クロックが／・ィになって導適する伝達ゲート４を介
してノアゲート３１に伝達される。ノアゲート３１に入
力するハイレベル信号は、ゲート出力Ｃをローに保つ。
ノアゲート４川こは／・ィレベル信号Ｂが入力し、その
出力信号Ｄはローを保つ。伝達ゲート５は時刻ｔ，．５
でィンバータ５川こローレベル信号を入力させていたの
で、伝達ゲート５は、ローレベル？１クロック信号が加
えられて非導通となったとき、ローレベル信号を蓄積す
る。従って、ィンバータ５０の出力は／・ィとなり、こ
の世力は導通中の伝達ゲート６を介してインバータ５１
に入力する。これによってィンバータ５１はローの信号
Ｅを発生する。信号Ｃがローを保つので、伝達ケー−ト
８により蓄積された／・ィレベル信号はノアゲート６川
こ供給され続け、従って信号Ｆはロー状態を保つ。信号
Ａがハイであるから、ノアゲート７０は時刻ｔ２でロー
状態の信号Ｇを発生し続ける。刻らでアンド・オア・イ
ンバータのハイレベル出力が伝達ゲートーを介してノア
ゲート２０‘こ伝達され、これによって信号Ａはローと
なる。

時刻ら‘こおいて伝達ゲート２を介してノアゲ−ト２２
にローレベル信号が伝達されていたので、時刻もで伝達
ゲート２が非導通になるとローレベル信号が伝達ゲート
２によって蓄積されてノアゲート２２の上方入力端子に
入力する。従って、信号Ｂは時刻らでハィに保たれる。
この時点で伝達ゲ−ト４により／・ィレベル信号が蓄積
されているので、ノアゲート３１はローレベル信号Ｃを
発生し続ける。信号Ｂが／・ィ状態を保つので、ノアゲ
ート４０はローレベル信号Ｄを発生し続ける。伝達ゲー
ト６により／・ィレベル信号が蓄積されこれがインバー
タ５１に加えられるので、インバータ５１はローレベル
信号Ｅを発生し続ける。伝達ゲート８により／・ィレベ
ル信号が蓄積され続けるので、信号Ｆはロー状態を保つ
。時亥比３で信号Ａが。一になると、出力信号Ｇはハイ
になる。時刻しで伝達ケー−ト２が導適するとィンバー
タ２１の／・ィレベル出力がノアゲート２２に伝達され
るので、信号Ｂはローになる。

このとき伝達ゲート３により蓄積されているハィレベル
信号がィンバータ３０で反転されてノアゲート３１への
ローレベル入力となり、ゲートの出力信号Ｃを／・ィに
する。従って、信号Ｄはロー状態を保つ。伝達ゲート５
で蓄積されたローレベル信号はィンバータ５０で反転さ
れて伝達ゲート６を介してィンバー夕５１に供給される
。従って、信号Ｅはロー状態を保つ。時刻らで／・ィレ
ベル信号が伝達されてきたため伝達ゲート７はハィレベ
ル信号を蓄積しており、このためインバータ６４はロー
レベル信号を発生していたが、この信号は伝達ゲート８
を介してノアゲート６０の上側入力端子に入力する。従
ってこの時ノアゲート６０は／・ィ信号Ｆを発生する。
時刻らで伝達ゲート１を介して伝達されたハィレベル信
号は、時刻しでこの伝達ゲートに蓄積され、このため信
号Ａはロー状態を保つ。Ａ，Ｅの両信号がローであるか
ら、出力信号Ｇは時刻しでハィ状態を保つ。時刻はこお
いて伝達ゲート２はハィレベル信号を蓄積しており、こ
れによってノアゲート２２はロー信号Ｂを発生する。

伝達ゲート４がローレベル信号を蓄積しているので、そ
の出力信号Ｃは／・ィ状態を保つ。ノアゲート４０の出
力Ｄはロー状態を保つ。伝達ゲート６がハィレベル信号
を蓄積しているので、ィンバー夕５１の出力Ｅはロー状
態を保つ。同様に、伝達ゲート８がィンバー夕６４のロ
ーレベル出力をノアゲート６０‘こ供給し続けるので、
信号日ま／・ィを保つ。オアゲート１２の入力はいづれ
もローであるから、アンド・オア・ィンバータの出力は
／・ィであり、従って信号Ａはロー状態を保つ。時刻Ｌ
‘こおいて、伝達ゲート１はハィレベル信号を蓄積する
ので、信号Ａはロー状態を保つ。

ィソバータ２１の／・ィレベル出力が伝達ゲート２を介
してノアゲート２２に伝達されるので、信号Ｂもまたロ
ーである。このとき伝達ゲート３がローレベル信号を蓄
積しているので、ィンバータ３０の／・ィレベル出力が
伝達ゲート４を介してノアゲート３１に入力し、ノアゲ
ート３１の出力Ｃはローになる。このとき伝達ゲート５
に蓄積されているローレベル信号はインバー夕５０，５
１で２回反転されるので信号Ｂはローである。信号Ｂ，
Ｃ及びＥのすべてがローであるから、ィンバー夕５０の
出力Ｄは／・ィになる。伝達ゲ−ト８は、信号Ｃがロー
になるとオフになるが。−レベル信号を蓄積し続け、こ
の信号はノァゲート６川こ入力する。従って信号Ｆは／
・ィ状態を保つ。信号Ａ，Ｅの双方がローであるから、
ィンバータ７０の出力信号Ｇはノ・ィにとどまる。時刻
りこおいて、伝達ゲート２は／・ィレベル信号を蓄積し
ているので、ノアゲート２２は信号Ｂをロー状態に保つ
。

伝達ゲート４が／・ィレベル信号を蓄積しているので、
ノアゲート３１の出力Ｃはロー状態を保つ。伝達ゲート
６もまた／・ィレベル信号を蓄積しているので、信号Ｅ
はロー状態を保つ。アソド・オア・ィンバー夕の出力は
ローを保ち、このローレベル信号は伝達ゲート１を介し
てノアゲート２０に伝達される。従ってこのとき信号Ａ
が／・ィになる。信号Ｂ，Ｃ及びＥのすべてがロ−であ
るから、ノアゲート４０の出力信号Ｄは／・ィ状態を保
つ。伝達ゲート８はローレベル信号を蓄積し続け、信号
Ｆは／・ィ状態を保つ。信号Ａがハイになると、／アゲ
ート７０の出力信号Ｇはローとなる。時刻ら‘こおいて
、伝達ゲート１はローレベル信号を蓄積するので、信号
Ａは／・ィに保たれる。

伝達ゲート２はィンバータ２１の。ーレベル出力をノア
ゲート２２の上側入力端子に供給し、信号Ｂを／・ィに
する。伝達ゲート３はローレベル信号を蓄積し、ィンバ
ータ３０のハィレベル信号は伝達ゲート４を介してノア
ゲート３１の上側入力端子に供給され、このため信号Ｃ
はローに保たれる。伝達ゲート５が蓄積している／・ィ
レベル信号はィンバータ５０，５１で反転されるので、
信号Ｅはこの時点でハイになる。信号Ｅがハィになると
、ノアゲート４０はローレベル信号Ｄを発生する。伝達
ゲート８はローレベル信号を蓄積し続け、このため信号
Ｆはハィに保たれる。ノアゲート７０への入力信号Ａ，
Ｅの双方がハィであるから、出力信号Ｇはローに保たれ
る。時刻ら‘こおいて、伝達ゲート２はローレベル信号
を蓄積しており、このため信号Ｂは／・ィに保たれる。

伝達ゲート４は／・ィレベル信号を蓄積しているので、
ノアゲート３１の出力Ｃはローに保たれる。信号Ｂはハ
イであるから、ノアゲート４０の出力Ｄはローに保たれ
る。伝達ゲート６が蓄積しているローレベル信号はィン
バータ５１で反転され、このため信号Ｅはハィに保たれ
る。伝達ゲート８は。ーレベル信号を蓄積し続けるので
、信号Ｆは／・ィに保たれる。アンド・オア・インバー
タの出力は／・ィになり、この世力は伝達ゲート１を介
してノアゲート２０の上側入力端子に供給され、信号Ａ
をローにする。信号Ｅはハイであるから、ノアゲート７
０の出力信号Ｇはローに保たれる。時刻Ｌ。

において、伝達ゲート１はハィレベル信号を蓄積してお
り、このため信号Ａはローに保たれる。伝達ゲート２は
ィンバータ２１のハイレベル出力をノアゲート２２の上
側入力端子に供給するので、信号Ｂはこの時点でローに
なる。伝達ゲート３が蓄積している／・ィレベル信号は
ィンバータ３０で反転され、伝達ゲート４を介してノア
ゲート３１の上側入力端子に供給されるので、信号Ｃは
この時点でハイになる。信号Ｃがハイになっても、ノア
ゲート４０の出力Ｄはローに保たれる。伝達ゲート５が
蓄積しているローレベル信号はィンバータ５０，５１で
２回反転されるので、信号Ｅはローになる。伝達ゲート
７が蓄積しているローレベル信号はィンバータ６４で反
転され、伝達ゲート８を介してノアゲート６０の上側入
力端子に供給され、その出力信号Ｆはこの時点で。−に
なる。信号Ａ，Ｅの双方がローになるから、ノアゲ−ト
７０の出力Ｇはこの時点でハィになる。第３図において
、時刻らとｔ，ｏの間でクロック信号？１は３．５サイ
クルを繰返し、出力信号Ｇは１サイクルを繰返すことに
留意されたい。

従って出力信号Ｇはクロック信号？１を３．５分周した
ものとなる。同様に時亥Ｕｔ，。とｔ，７間の動作をみ
れば、出力信号Ｇが他の一周期を完全に繰返しているこ
とが理解されよう。同様に、時亥Ｕｔ，８で制御信号日
６３がローからハィに立上るとこの分周回路の動作が変
更されて、出力信号Ｇはクロック信号ＪＩを４で分筒し
た周波数になることが理解されよう。

時刻ら７，ら，間の動作が時刻ｔ３，ｔ７間の動作と類
似であることに留意されたい。一方、制御信号日６３が
／・ィであるときのｔａ〜ｔ２５期間内の動作は、信号
Ａ，Ｂ及びＣがｔ２，〜ｔ２５期間よりも長期間にわた
ってハイに保たれるという点において、ｔ７〜ｔ，。期
間内の動作と実質的に異っている。時刻ｔ２６で制御信
号日６３がローになると、この分周回路は時刻ち８以前
の動作に戻る。制御信号日６３が／・ィにセットされて
４分周出力信号Ｇが挿入される動作モードは、テレビジ
ョン・デスプレーをィンタ−レースモードで動作させる
のに有用である。

インターレースの動作モードにおいては、各６４本のキ
ャラクタ・コンディション・ラインの第６３キャラクタ
・コンディション上で制御信号日６３がセットされ、後
続の各ラインは直前のラインに対して位相が半分だけシ
フトされる。以上開示した分周回路を種々変形し、特に
例示した上述の実施例の他に種々の例を実施することが
できることは当業者にとって明らかである。

例えば、４分周動作モードを要しないならばノアゲート
６０，６２及び制御信号線６７を除去することができる
。更に、この分周回路は３．５以外の値で分周するよう
に変形できる。例えば、０１クロックの周波数を４．粉
ご間するとき‘こは、第２のフリツプフロップ同様に伝
達ゲート３，４、ィンバータ３０及びノアゲート３１か
ら成る付加的なフリツプフロツプを第１、第２のフリッ
プフロツプ間に挿入すればよい。従って、本発明のすべ
ての変形を網羅するように特許請求の範囲が記載されて
いる。

【図面の簡単な説明】

第１図は本発明の一実施例の論理図、第２図はクロック
発生回路の一実施例の論理図、第３図は第１図の実施例
の動作を二つの異る動作モ−ド‘こついて説明するタイ
ミング図である。１〜８，１０１〜１０３・・・・・・伝達ゲート、１０
，１１……アンドゲート、１２，２０，２２，３１，４
０，６０，６２，７０，７１，７３，８４，８５……ノ
アゲート、２１，３０，５０，５１，６１，６４，７２
，８１〜８３……インバータ、８０・・・・・・水晶発
振器。Ｚ；；ＺＺＺ；２ｒ万万３

Claims

【特許請求の範囲】１第１、第２アンドゲート及び前記アンドゲートの出
力に応答する第１ノアゲートより成るアンド・オア・イ
ンバータ、前記アンド・オア・インバータの出力に応
答し、第１、第２伝達ゲートを具え、出力Ａ及びＢを発
生する第１フリツプフロツプ、前記出力Ｂに応答し、
第３、第４伝達ゲートを具え、出力Ｃを発生する第２フ
リツプフロツプ、前記出力Ｃに応答し、出力Ｄを発生
する第２ノアゲート、前記出力Ｄに応答し、第５、第
６伝達ゲートを具え、出力Ｅを発生する第３フリツプフ
ロツプ、周波数Ｎの第１クロツク信号を前記第１、第
３及び第５伝達ゲートに与え、周波数Ｎの第２クロツク
信号を第２、第４及び第６伝達ゲートに与え、第１、第
２クロツク信号は重複しないクロツク源、前記出力Ａ
及びＣに応答し、出力Ｆ及びその補数■を発生する第４
フリツプフロツプ、前記出力Ｅを前記第１アンドゲー
トの１入力に結合させ、前記補数■を前記第１アンドゲ
ートの他の入力に結合させ、前記出力Ｄを前記第２アン
ドゲートの１入力に結合させ、前記出力Ｆを前記第２ア
ンドゲートの他の入力に結合させる手段、前記出力Ｂ
及びＥを前記第２ノアゲートに追加入力として結合させ
る追加手段、前記出力Ａ及びＥに応答し、周波数がＮ
／Ｍ＋０．５（たゞしＭは正の整数）に等しい出力Ｇを
発生する第３ノアゲート、を具備する分周回路。２Ｍは３である前記特許請求の範囲第１項記載の分周
回路。３Ｎは約３．５ＭＨｚである前記特許請求の範囲第２
項記載の分周回路。４第４フリツプフロツプは、第１、第２状態を有する
制御信号に応答するものであり、前記分周回路は、前
記制御信号が第１状態にある時、周波数Ｎ／Ｍ＋０．５
にある出力Ｇを発生し、前記制御信号が前記第２状態
にある時、周波数Ｎ／Ｍ＋１にある出力Ｇを発生する、
前記特許請求の範囲第１項記載の分周回路。